JP2013171841A - 半導体装置の製造方法及び電子装置の製造方法 - Google Patents

半導体装置の製造方法及び電子装置の製造方法 Download PDF

Info

Publication number
JP2013171841A
JP2013171841A JP2012032677A JP2012032677A JP2013171841A JP 2013171841 A JP2013171841 A JP 2013171841A JP 2012032677 A JP2012032677 A JP 2012032677A JP 2012032677 A JP2012032677 A JP 2012032677A JP 2013171841 A JP2013171841 A JP 2013171841A
Authority
JP
Japan
Prior art keywords
adhesive layer
component
layer
hole
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012032677A
Other languages
English (en)
Other versions
JP5810958B2 (ja
Inventor
Yoshikatsu Ishizuki
義克 石月
Shinya Sasaki
伸也 佐々木
Motoaki Tani
元昭 谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2012032677A priority Critical patent/JP5810958B2/ja
Priority to US13/749,126 priority patent/US9214361B2/en
Priority to TW102104345A priority patent/TWI525755B/zh
Priority to CN201310048269.2A priority patent/CN103258752B/zh
Publication of JP2013171841A publication Critical patent/JP2013171841A/ja
Application granted granted Critical
Publication of JP5810958B2 publication Critical patent/JP5810958B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

【課題】半導体装置の製造に要する工数、コストの削減を図る。
【解決手段】半導体装置の製造方法は、貫通孔１１を有する支持体１０上に配設された粘着層２０の上に半導体素子３０を配設する工程、及びその粘着層２０上の、支持体１０の貫通孔１１に対応する箇所を含む領域に、部品１００を配設する工程を含む。更に、その粘着層２０上に樹脂層４０を配設して擬似ウエハ５０を形成する工程、及び支持体１０の貫通孔１１を通して部品１００を押圧し、擬似ウエハ５０を粘着層２０から剥離する工程を含む。部品１００を押圧して擬似ウエハ５０を粘着層２０から剥離することで、剥離面の損傷等を抑え、粘着層２０の粘着力を低下させる処理を省略可能にし、半導体装置の製造に要する工数、コストの削減を図る。
【選択図】図１

Description

本発明は、半導体素子を含む半導体装置の製造方法、及び半導体装置を含む電子装置の製造方法に関する。
ベアチップのような半導体素子（電子部品）を含む半導体パッケージ（半導体装置）の１つとして、ＷＬＰ（Wafer Level Package）が知られている。ＷＬＰは、ＷＬ−ＣＳＰ（Wafer Level-Chip Size Package）、Ｗ−ＣＳＰ（Wafer-Chip Size Package）と呼ばれることもある。ＷＬＰは、ベアチップの端部にある端子をチップエリア内に再配置する、つまりファンイン（Fan-in）することを可能にする。また、ベアチップの多端子化が進むとチップエリアだけで端子の再配置が困難になることに鑑み、チップエリア外に端子を再配置する、つまりファンアウト（Fan-out）するＷＬＰも開発されている。
このような半導体パッケージの製造に関しては、支持体上に設けた粘着シート等の粘着層の上に半導体素子を貼付し、その半導体素子を樹脂で封止して擬似ウエハとし、その擬似ウエハを粘着層から剥離する方法を用いる技術が知られている。そして、擬似ウエハの粘着層からの剥離後、その擬似ウエハの、粘着層から剥離された面上に配線層が形成され、ダイシングが行われて、個片化された半導体パッケージが取得される。このような製造方法において、擬似ウエハの粘着層からの剥離は、例えば、粘着層の粘着力を紫外線照射、薬液処理或いは加熱処理によって低下させて行われる。
尚、従来、フィルム、テープ等の粘着層の上に貼付された、個片化されたチップの剥離に関し、チップを粘着層側からピンで突き上げ、チップを粘着層から剥離する技術が知られている。
米国特許第７２０２１０７Ｂ２号明細書 特許第４４０３６３１号公報 特開２００２−１２４５２７号公報 特開２０１１−１８７５５１号公報 特開２００３−１７５１３号公報
上記のように、粘着層上に形成した擬似ウエハ（基板）をその粘着層から剥離する方法では、粘着層に対する紫外線照射、薬液処理或いは加熱処理によってその粘着力を低下させる手法が用いられ得る。
しかし、このようにして一旦粘着力を低下させた粘着層は、再利用が難しく、擬似ウエハ形成の度に、用いる粘着層が取り替えられることで、半導体装置（半導体パッケージ）の製造に要する工数、コストの削減が妨げられていた。また、そのように製造される半導体装置を用いることで、電子装置のコストが高くなる可能性があった。
本発明の一観点によれば、貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、前記支持体上に配設された前記粘着層上の、前記貫通孔に対応する箇所を含む領域に、部品を配設する工程と、前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、前記貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程とを含む半導体装置の製造方法が提供される。
また、本発明の一観点によれば、貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、前記支持体上に配設された前記粘着層上の、前記貫通孔に対応する箇所を含む領域に、部品を配設する工程と、前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、前記貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程と、前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、前記半導体パッケージを回路基板に実装する工程とを含む電子装置の製造方法が提供される。
開示の技術によれば、基板を、粘着層が配設された支持体の貫通孔を通して、その貫通孔に対応して設けた部品を押圧することにより、容易に粘着層から剥離することが可能になる。基板の粘着層からの剥離に際し、粘着層の粘着力を低下させる処理が省略可能になり、粘着層を再利用することが可能になるため、半導体装置の製造に要する工数、コストの削減を図ることが可能になる。また、半導体装置を用いた電子装置の低コスト化を図ることが可能になる。
半導体装置の製造方法の一例を示す図である。 半導体装置の製造工程の説明図である。 別形態の半導体装置の製造方法を示す図である。 部品の構成例を示す図である。 半導体装置の製造方法の別例を示す図である。 粘着層の構成例を示す図である。 第１実施例に係る支持体及び粘着層準備工程の説明図である。 第１実施例に係る部品配設工程の説明図である。 第１実施例に係る樹脂層配設工程の説明図である。 第１実施例に係る擬似ウエハ剥離工程の説明図である。 第１実施例に係る配線層形成工程の説明図である。 第１実施例に係る個片化工程の説明図である。 第２実施例に係る部品配設工程の説明図である。 第２実施例に係る樹脂層配設工程の説明図である。 第２実施例に係る擬似ウエハ剥離工程の説明図である。 第２実施例に係る第１配線層形成工程の説明図である。 第２実施例に係る研削工程の説明図である。 第２実施例に係る第２配線層形成工程の説明図である。 第２実施例に係る保護膜配設及び表面処理工程の説明図である。 第２実施例に係る個片化工程の説明図である。 枠を用いた擬似ウエハの一例を示す図である。 枠を用いた擬似ウエハの別例を示す図である。 電子装置の一例を示す図である。
図１は半導体装置の製造方法の一例を示す図である。尚、図１（Ａ）は粘着層配設工程の一例の要部断面模式図である。図１（Ｂ）は半導体素子及び部品配設工程の一例の要部断面模式図である。図１（Ｃ）は樹脂層配設（擬似ウエハ形成）工程の一例の要部断面模式図である。図１（Ｄ）は擬似ウエハ剥離工程の一例の要部断面模式図である。また、図２は半導体装置の製造工程の説明図である。尚、図２は擬似ウエハ剥離工程の一例の斜視模式図である。
半導体装置の製造では、まず、図１（Ａ）に示すように、支持体１０上に粘着層２０が設けられる。ここでは一例として、所定の位置に貫通孔１１を有する支持体１０上に、その貫通孔１１に連通する貫通孔２１を有する粘着層２０が設けられている場合を図示している。連通する貫通孔１１及び貫通孔２１は、後述する擬似ウエハ５０の粘着層２０からの剥離の際、その擬似ウエハ５０に、連通する貫通孔１１及び貫通孔２１を通して外力を加えるために設けられる。
支持体１０上に粘着層２０が設けられた後、図１（Ｂ）に示すように、支持体１０上の粘着層２０の上に、電子部品として半導体素子３０が、その電極３１が設けられている面（電極面）３０ａを粘着層２０側に向けて、設けられる。尚、図１（Ｂ）には１つの半導体素子３０を図示しているが、粘着層２０上に設ける半導体素子３０は１つに限定されない。粘着層２０上には、複数の半導体素子３０が、それぞれ所定の箇所に、図１（Ｂ）と同様にして、各電極面３０ａを粘着層２０側に向けて、設けられてもよい。
更に、支持体１０上の粘着層２０の上には、図１（Ｂ）に示すように、連通する貫通孔１１及び貫通孔２１に対応する箇所を含む領域に、部品１００が設けられる。この部品１００には、例えば、製造する半導体装置（半導体パッケージ）の回路の一部としては機能しない、ダミー部品或いはダミー個片を用いることができる。部品１００には、例えば、後述のように粘着層２０上で硬化される樹脂層４０に比べて硬質なものが用いられる。このような部品１００が、連通する貫通孔１１及び貫通孔２１を覆うように、粘着層２０上に設けられる。
粘着層２０上に半導体素子３０及び部品１００が設けられた後、粘着層２０上には、図１（Ｃ）に示すように、樹脂層４０が設けられる。樹脂層４０は、例えば、モールド成形によって、粘着層２０上に設けられる。或いは、樹脂層４０は、粘着層２０上の半導体素子３０及び部品１００を囲繞するように設けられた枠内に樹脂を流し込むことによって、粘着層２０上に設けられてもよい。粘着層２０上に設けられた樹脂層４０は、加熱、紫外線照射等によって硬化される。これにより、粘着層２０上に樹脂層４０が設けられ、半導体素子３０及び部品１００が樹脂層４０で封止された擬似ウエハ（基板）５０が粘着層２０上に形成される。
尚、樹脂層４０は、この段階では完全に硬化されていることを要せず、後述のように粘着層２０から剥離した擬似ウエハ５０をそのウエハ状態を保持して取り扱うことのできる程度に硬化されていれば足りる。
また、この段階での樹脂層４０の硬化条件（温度条件、紫外線照射条件等）は、樹脂層４０及び粘着層２０の材料に基づき、粘着層２０の粘着力が保持されるような条件に設定される。或いは、樹脂層４０の材料及び硬化条件に基づき、粘着層２０の材料が設定される。
次いで、粘着層２０上に形成された擬似ウエハ５０が、図１（Ｄ）及び図２に示すように、粘着層２０から剥離され、粘着層２０及び支持体１０から分離される。擬似ウエハ５０は、この例では、支持体１０に設けられた貫通孔１１、及びそれに連通して粘着層２０に設けられた貫通孔２１を通して外力（図２に細矢印で図示）が加えられることで、粘着層２０から剥離される。例えば、貫通孔１１及び貫通孔２１に、擬似ウエハ５０側に向かってピン等の部材が挿入され、その部材で擬似ウエハ５０が押圧される（擬似ウエハ５０が突き上げられる）ことで、擬似ウエハ５０が粘着層２０から剥離される。擬似ウエハ５０の、粘着層２０から剥離された面には、半導体素子３０の電極面３０ａが露出するようになる。
このように擬似ウエハ５０を粘着層２０から剥離する工程において、粘着層２０上の擬似ウエハ５０には、連通する貫通孔１１及び貫通孔２１を覆うように、比較的硬質の、例えば粘着層２０上で硬化した樹脂層４０に比べて硬質の部品１００が配置されている。擬似ウエハ５０は、連通する貫通孔１１及び貫通孔２１を通してこの部品１００に外力が加えられることで、粘着層２０から剥離される。
粘着層２０から剥離された擬似ウエハ５０は、加熱、紫外線照射等によって更に樹脂層４０の硬化が行われてもよい。
以上のようにして形成された擬似ウエハ５０の、粘着層２０から剥離された面、即ち半導体素子３０の電極面３０ａが露出する面に、半導体素子３０の電極３１に電気的に接続された導電部（ビア、配線等）を含む配線層（再配線層）が形成される。そして、配線層の形成後、半導体素子３０の周囲で樹脂層４０及び配線層が切断され、半導体素子３０を含む半導体装置（半導体パッケージ）に個片化される。
ここで、比較のため、上記のような部品１００を用いない別形態の半導体装置の製造方法について説明する。
図３は別形態の半導体装置の製造方法を示す図である。尚、図３（Ａ）は粘着層配設工程の一例の要部断面模式図である。図３（Ｂ）は半導体素子配設工程の一例の要部断面模式図である。図３（Ｃ）は樹脂層配設（擬似ウエハ形成）工程の一例の要部断面模式図である。図３（Ｄ）は擬似ウエハ剥離工程の一例の要部断面模式図である。
まず、図３（Ａ）に示すように、支持体１０上に粘着層２０が設けられる。支持体１０には、上記同様、所定の位置に貫通孔１１が設けられたものが用いられる。粘着層２０には、この例では、上記貫通孔２１が設けられていないものが用いられる。このような粘着層２０上に、図３（Ｂ）に示すように、半導体素子３０が、その電極面３０ａを粘着層２０側に向けて、設けられる。そして、このように半導体素子３０が設けられた粘着層２０上に、図３（Ｃ）に示すように、モールド成形等によって樹脂層４０が設けられる。この樹脂層４０が硬化されることで、粘着層２０上に擬似ウエハ５０が形成される。その後、図３（Ｄ）に示すように、支持体１０に設けた貫通孔１１を通して、ピン等の部材で擬似ウエハ５０に外力が加えられて（この例では粘着層２０を介して擬似ウエハ５０が押圧されて）、擬似ウエハ５０が粘着層２０から剥離される。粘着層２０から剥離された擬似ウエハ５０の、粘着層２０から剥離された面上に、配線層が形成され、その後、個々の半導体装置（半導体パッケージ）に個片化される。
この図３のような方法を用いると、図３（Ｄ）の工程で、貫通孔１１を通してピン等の部材で擬似ウエハ５０に外力を加えた時に、貫通孔１１に対応する部分に局所的に外力が加わることで、擬似ウエハ５０表面に損傷が生じる場合がある。損傷が生じた擬似ウエハ５０表面上には、精度良く配線層を形成することができないことが起こり得る。
損傷を抑えて擬似ウエハ５０を粘着層２０から剥離し易いように、その粘着層２０に紫外線照射処理、薬液処理、加熱処理等を行い、その粘着力を低下させたうえで、そこから擬似ウエハ５０を剥離する手法がある。しかし、このように紫外線照射、薬液処理、加熱処理等によって一旦粘着力を低下させた粘着層２０は、その後の再利用が難しい。そのため、この手法では、粘着力を低下させた使用済みの粘着層２０は廃棄され、擬似ウエハ５０を形成する度に、粘着層２０が新しいものと交換される。このように粘着層２０の粘着力を低下させる処理を行うこと、それによって粘着層２０を繰り返し使用できないことは、擬似ウエハ５０の製造工数の増加、高コスト化、更にそれから形成される半導体パッケージの高コスト化の一因となる。
また、図３（Ｃ）の工程で、モールド成形によって樹脂層４０が設けられる場合等、一定の圧力が加えられて樹脂層４０が設けられる場合には、樹脂層４０の樹脂が粘着層２０を押して支持体１０の貫通孔１１内に入り込むことが起こり得る。このように樹脂層４０の樹脂が貫通孔１１内に入り込むと、図３（Ｄ）の工程で粘着層２０から剥離される擬似ウエハ５０には、突出部５１が形成されるようになる。擬似ウエハ５０の、粘着層２０から剥離された面に、このような樹脂層４０の突出部５１が形成されていると、その面の平坦性が損なわれることで、その面上に精度良く配線層を形成することができないことが起こり得る。このような突出部５１は、粘着層２０に、支持体１０の貫通孔１１に連通する貫通孔２１が設けられているような場合には、一層形成され易くなる。
これに対し、上記図１の方法のように、部品１００を用いた場合には、擬似ウエハ５０の粘着層２０からの剥離の際、連通する貫通孔１１及び貫通孔２１を覆うように配置された、比較的硬質の部品１００を押圧する。そのため、剥離時に外力を加えることによる擬似ウエハ５０表面の損傷を抑制することができる。部品１００を押圧して擬似ウエハ５０を粘着層２０から剥離することができるため、比較的大きな外力を加えても、擬似ウエハ５０表面の損傷を抑制することができる。
更に、部品１００を押圧して擬似ウエハ５０を粘着層２０から剥離することができるため、紫外線照射、薬液処理、加熱処理といった、粘着層２０の粘着力を低下させる処理を行わなくても、擬似ウエハ５０を粘着層２０から剥離することが可能になる。それにより、粘着層２０の再利用が可能となる。即ち、図１（Ａ）〜（Ｄ）に示したように、まず支持体１０上の粘着層２０の上に半導体素子３０及び部品１００を設け、更に樹脂層４０を設けて、１枚目の擬似ウエハ５０を形成し、これを粘着層２０から剥離する。そして、その１枚目の擬似ウエハ５０が剥離された粘着層２０の上に、再び別の半導体素子３０及び部品１００を設け、更に別の樹脂層４０を設けて、２枚目の擬似ウエハ５０を形成する。この２枚目の擬似ウエハ５０を剥離した粘着層２０を、同様にして、更に３枚目の擬似ウエハ５０の形成に利用してもよい。
粘着層２０の粘着力を低下させる処理を省略可能にし、粘着層２０の再利用を可能にすることで、支持体１０上に設ける粘着層２０を擬似ウエハ５０の形成の度に交換する工数を削減することが可能になると共に、コストの削減を図ることが可能になる。その結果、擬似ウエハ５０及び半導体パッケージの低コスト化が実現可能になる。
また、連通する貫通孔１１及び貫通孔２１を覆うように部品１００を配置することで、擬似ウエハ５０（樹脂層４０）を形成する際、樹脂層４０に用いる樹脂の貫通孔１１及び貫通孔２１への入り込み（上記の突出部５１の形成）を回避することができる。それにより、粘着層２０から剥離された面の平坦性が良好な擬似ウエハ５０を得ることが可能になり、その面上に精度良く配線層を形成することが可能になる。
続いて、上記のような部品１００を用いた半導体装置の製造方法に関し、より詳細に説明する。
まず、支持体１０及び粘着層２０について説明する。
支持体１０には、シリコン等の半導体、金属、ガラス、プリント板、セラミック等の基板を用いることができる。支持体１０の貫通孔１１の形成には、エッチング加工、打ち抜き加工、ドリル加工等の方法を用いることができる。貫通孔１１の形成に用いる方法は、支持体１０の材質に合わせて選択することができる。
粘着層２０には、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、シリコーン樹脂、若しくはウレタン樹脂の各材料、又はこれらの材料の少なくとも１種を含む材料を用いることができる。粘着層２０は、例えば、このような材料を用いて形成されたフィルム（粘着フィルム）を支持体１０上に貼付することで、支持体１０上に設けることができる。また、粘着層２０は、上記のような材料をスピンコート法、スプレーコート法、印刷法等で支持体１０上に塗布することで、支持体１０上に設けることもできる。
粘着層２０は、支持体１０の貫通孔１１に対応する箇所を刳り抜いて貫通孔２１を設けたものを、それら対応する貫通孔１１と貫通孔２１の位置を合わせて、支持体１０上に貼付することができる。また、貫通孔１１が未形成の支持体１０の上に、貫通孔２１が未形成の粘着層２０を設け、それら支持体１０と粘着層２０に対する打ち抜き加工、ドリル加工等によって、連通する貫通孔１１と貫通孔２１を一括形成してもよい。
貫通孔１１及び貫通孔２１は、上記のように、支持体１０上の粘着層２０の上に形成される擬似ウエハ５０を剥離する際、擬似ウエハ５０に外力を加える（ピン等の部材で押圧する）ために設けられる。貫通孔１１及び貫通孔２１の径は、このような外力を加えるための部材が挿入可能な径とされる。
連通する貫通孔１１及び貫通孔２１は、支持体１０及び粘着層２０上の、擬似ウエハ５０が形成される領域に対応する領域内に設ける。連通する貫通孔１１及び貫通孔２１は、擬似ウエハ５０に対応する領域内の、少なくとも端部に設けることが好ましい。連通する貫通孔１１及び貫通孔２１を、このように少なくとも擬似ウエハ５０に対応する領域の端部に設けることで、それらの貫通孔１１及び貫通孔２１から外力が加えられた擬似ウエハ５０の剥離が端部を起点に始まる。そのため、例えば擬似ウエハ５０に対応する領域の中央部のみに貫通孔１１及び貫通孔２１を設けた場合に比べ、擬似ウエハ５０の剥離が容易になる。
尚、貫通孔１１及び貫通孔２１の個数は上記の例に限定されるものではない。また、ここでは一例として、支持体１０及び粘着層２０にそれぞれ複数の貫通孔１１及び貫通孔２１を設ける場合を例示した。このほか、連通する貫通孔１１及び貫通孔２１を支持体１０及び粘着層２０の１箇所に設け、それらの貫通孔１１及び貫通孔２１を利用して擬似ウエハ５０の粘着層２０からの剥離を行うようにしてもよい。このように連通する貫通孔１１及び貫通孔２１を１箇所に設ける場合には、例えば、それらを上記のように擬似ウエハ５０に対応する領域の端部に設けることが好ましい。
次に、粘着層２０上に設ける半導体素子３０及び部品１００について説明する。
半導体素子３０には、ＬＳＩ（Large Scale Integration）等のベアチップを適用することができる。半導体素子３０には、例えば、厚さ０．１ｍｍ〜０．５ｍｍのものが用いられる。
部品１００には、例えば、粘着層２０上で硬化した樹脂層４０に比べて硬質なものが用いられる。部品１００には、例えば、シリコン等の半導体、ガラス、金属、若しくは樹脂、又はこれらのうちの少なくとも１種を含むものを用いることができる。部品１００は、上記のように支持体１０及び粘着層２０に連通するように設けられた貫通孔１１及び貫通孔２１を覆うように、粘着層２０に接触して設けられる。部品１００は、粘着層２０と接触する面が、連通する貫通孔１１及び貫通孔２１を覆うことができるようなサイズとされる。
尚、部品１００は、各箇所の連通する貫通孔１１及び貫通孔２１ごとに設けることができる。このほか、部品１００は、異なる箇所の連通する貫通孔１１及び貫通孔２１に跨って設けることもできる。
また、部品１００には、粘着層２０と接触する面に、粘着層２０との接着強度を高めるような構造が設けられていてもよい。
図４は部品の構成例を示す図である。尚、図４（Ａ），（Ｂ）は支持体及び粘着層上に設けられた部品の一例の要部断面模式図である。
部品１００には、例えば、図４（Ａ）に示すように、粘着層２０と対向する面に、凹凸１１０が設けられたものを用いることができる。このような凹凸１１０を設けた部品１００によれば、部品１００を粘着層２０上に設けた時に、その凹凸１１０により、部品１００と粘着層２０との接触面積が増加するため、部品１００と粘着層２０との接着強度を高めることが可能になる。また、図４（Ｂ）に示すように、部品１００の、粘着層２０と接触する部位に選択的に、凹凸１１０が設けられた部品１００を用いることもできる。このように凹凸１１０を設けた部品１００によっても、粘着層２０との接着強度を高めることが可能になる。
部品１００と粘着層２０の接着強度を高めることには、次のようなメリットがある。即ち、上記図１（Ｃ）のように、粘着層２０上に擬似ウエハ５０を形成する際、半導体素子３０及び部品１００を封止するように設けた樹脂層４０を硬化すると、樹脂層４０の収縮が生じ得る。仮に、このような樹脂層４０の硬化収縮に伴って部品１００の位置ずれが生じると、連通する貫通孔１１及び貫通孔２１の開口部の一部或いは全部が部品１００で覆われなくなることが起こり得る。その場合、樹脂層４０の樹脂が、その連通する貫通孔１１及び貫通孔２１内に入り込み、擬似ウエハ５０に樹脂層４０の突出部が形成され、擬似ウエハ５０の平坦性が損なわれて、その後の配線層形成が精度良く行えなくなる恐れがある。部品１００が粘着層２０と接触する部分の面積が小さいと、このような部品１００の位置ずれが起こり易くなる。
これに対し、部品１００に上記のような凹凸１１０を設けると、部品１００と粘着層２０との接触面積が増加し、それらの接着強度が高められ、部品１００の粘着層２０上での位置ずれを抑制することが可能になる。それにより、擬似ウエハ５０に樹脂層４０の突出部が形成されるのを抑制することが可能になり、擬似ウエハ５０の、粘着層２０から剥離された面上に、精度良く配線層を形成することが可能になる。
次に、樹脂層４０について説明する。
樹脂層４０には、半導体素子３０の封止に用いられる、様々な非導電性の封止樹脂材料を用いることができる。この樹脂層４０には、非導電性のフィラーが含有されてもよい。粘着層２０上に設ける際の樹脂層４０の厚さは、例えば、粘着層２０上に設けた半導体素子３０の上面よりも０．１ｍｍ以上厚くする。
尚、擬似ウエハ５０内の樹脂層４０の厚さは、半導体素子３０と同じか同等の厚さ、例えば、半導体素子３０の電極面３０ａ側と反対側の面（背面）が樹脂層４０から露出するような厚さとしてもよい。このような場合は、支持体１０上の粘着層２０の上に、一旦半導体素子３０を覆うように樹脂層４０を設けて擬似ウエハ５０を形成した後、その樹脂層４０の研磨又は研削を行い、半導体素子３０の背面上の樹脂層４０を薄くするようにすればよい。
次に、配線層形成及び個片化について説明する。
擬似ウエハ５０を粘着層２０から剥離した後、その擬似ウエハ５０の、粘着層２０から剥離された面（半導体素子３０の電極面３０ａが露出する面）に、配線層が形成される。配線層の形成方法としては、次のような方法を用いることができる。
まず、擬似ウエハ５０の、粘着層２０から剥離された面上に、例えば、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミドのような感光性樹脂を塗布し、その後、露光、現像、キュアを行い、半導体素子３０の電極面３０ａの電極３１に通じる開口部を形成する。キュア後には、プラズマ処理を行ってもよい。次いで、チタン、クロム等の金属密着層と、銅をスパッタ法で形成し、シード層を形成する。その後、ビア、配線を形成する部分を開口したパターンのフォトレジストを形成し、先に形成したシード層を用いて銅の電気めっきを行う。フォトレジストを剥離した後、フォトレジストが形成されていた領域に残存するシード層を除去する。このシード層の除去には、ウェットエッチング処理を用いてもよいし、ドライエッチング処理を用いてもよい。シード層の除去後には、配線に、密着性向上等の目的で、表面処理を行ってもよい。このような工程で、配線層が形成される。
この配線層を第１層目とする多層配線を形成する場合には、第２層目以降についても同様に、上記のような感光性樹脂の塗布以降の工程を繰り返して各配線層を形成し、多層配線を形成すればよい。
最表面の配線層上には、配線の一部が露出するようにソルダーレジスト等の保護膜を形成する。保護膜から露出する配線領域は、外部接続端子として利用される。保護膜から露出する配線領域には、ニッケルを形成し、その上に金を形成する表面処理を行ってもよい。また、保護膜から露出する配線領域、或いはニッケルと金による表面処理を行った配線領域には、ソルダーボール等のバンプを搭載してもよい。
このようにして配線層を形成した後、半導体素子３０の周囲で樹脂層４０及び配線層を切断して個片化することで、半導体素子３０を含む半導体装置（半導体パッケージ）が取得される。
尚、上記のような部品１００は、貫通孔１１を有する支持体１０上に、貫通孔２１を有しない粘着層２０を設ける場合にも、適用することができる。
図５は半導体装置の製造方法の別例を示す図である。尚、図５（Ａ）は粘着層配設工程の一例の要部断面模式図である。図５（Ｂ）は半導体素子及び部品配設工程の一例の要部断面模式図である。図５（Ｃ）は樹脂層配設（擬似ウエハ形成）工程の一例の要部断面模式図である。図５（Ｄ）は擬似ウエハ剥離工程の一例の要部断面模式図である。
この図５に示す方法では、図５（Ａ）に示すように、貫通孔１１を有する支持体１０上に、貫通孔２１を有しない粘着層２０を設ける。そして、図５（Ｂ）に示すように、電極面３０ａを粘着層２０側に向けて半導体素子３０を設け、支持体１０の貫通孔１１に対応する箇所を含む領域に部品１００を設ける。次いで、図５（Ｃ）に示すように、樹脂層４０を設け、それを硬化し、擬似ウエハ５０を形成する。この擬似ウエハ５０を、図５（Ｄ）に示すように、粘着層２０から剥離し、場合により、樹脂層４０を更に硬化する。
この図５のような方法を用いる場合にも、部品１００を設けることで、擬似ウエハ５０をその表面の損傷を抑制して粘着層２０から剥離することが可能になる。
更に、紫外線照射、薬液処理、加熱処理等によって粘着層２０の粘着力を低下させなくても、擬似ウエハ５０をその部品１００を押圧して粘着層２０から剥離することが可能になり、工数、コストの削減を図ることが可能になる。粘着層２０の粘着力を低下させる処理を省略することで、粘着層２０は再利用することが可能になる。即ち、図５（Ａ）〜（Ｃ）のように擬似ウエハ５０を形成し、それを図５（Ｄ）のように粘着層２０から剥離した後、その粘着層２０上に、再び図５（Ｂ），（Ｃ）のようにして新たに別の擬似ウエハ５０を形成することもできる。
また、部品１００を設けることで、樹脂層４０の樹脂が粘着層２０を押して貫通孔１１内に入り込むのを抑制し、擬似ウエハ５０に樹脂層４０の突出部が形成されるのを抑制し、擬似ウエハ５０上に精度良く配線層を形成することが可能になる。
尚、上記の図１及び図５に示した支持体１０上に設ける粘着層２０には、予め、粘着力を低下させる処理を行わなくても擬似ウエハ５０を剥離することができるような粘着性を示すものを用いてもよい。例えば、粘着層２０には、擬似ウエハ５０が形成される面方向（図１及び図５の方向Ｓ）については、擬似ウエハ５０の剥離までの間、上に設けられる半導体素子３０及び部品１００を、その位置ずれを抑えて付着させておくことができるものが用いられる。更に、粘着層２０には、擬似ウエハ５０が剥離される方向（図１及び図５の方向Ｔ）について、擬似ウエハ５０を剥離し易いものが用いられる。このような粘着層２０として、擬似ウエハ５０が剥離される方向Ｔの粘着力が、擬似ウエハ５０が形成される面方向Ｓの粘着力よりも弱いものを用いることができる。
このような粘着層２０を用いると、粘着層２０上に擬似ウエハ５０が形成され、その擬似ウエハ５０が粘着層２０から剥離されるまでの間（図１（Ｂ）〜（Ｄ）及び図５（Ｂ）〜（Ｄ））、半導体素子３０及び部品１００の方向Ｓのずれが抑制される。
例えば、粘着層２０上に擬似ウエハ５０を形成する際、半導体素子３０及び部品１００を封止するように設ける樹脂層４０に硬化収縮が生じると、半導体素子３０及び部品１００に方向Ｓの位置ずれが生じ得る。半導体素子３０に方向Ｓの位置ずれが生じると、後に擬似ウエハ５０上に配線層を形成する際、その配線やビアと半導体素子３０との電気的な接続不良が生じる場合がある。また、部品１００に方向Ｓの位置ずれが生じると、前述のように、樹脂層４０の樹脂が貫通孔１１及び貫通孔２１内に入り込み、擬似ウエハ５０に樹脂層４０の突出部が形成されてしまう場合がある。
これに対し、上記のような粘着層２０によれば、樹脂層４０の硬化収縮が生じても、半導体素子３０及び部品１００の粘着層２０上での方向Ｓの位置ずれを効果的に抑制することができ、その後の配線層形成を一定条件で精度良く実施することができる。
更に、粘着層２０として、方向Ｓの粘着力よりも、擬似ウエハ５０が剥離される方向Ｔの粘着力が弱い特性を有するものを用いる。それにより、剥離時に、粘着層２０の粘着力を低下させる処理を行わなくても、また、大きな外力を加えなくても、擬似ウエハ５０と粘着層２０の間に隙間を生じさせ、そこを起点に擬似ウエハ５０を粘着層２０から容易に剥離することができる。
擬似ウエハ５０が剥離される方向Ｔの粘着力が、擬似ウエハ５０が形成される面方向Ｓの粘着力よりも弱くなるような粘着層２０としては、次の図６に示すようなものを用いることができる。
図６は粘着層の構成例を示す図である。尚、図６（Ａ）は粘着層の一例の要部断面模式図、図６（Ｂ）は粘着層の一例の要部斜視模式図である。
粘着層２０には、例えば、図６（Ａ）に示すように、表面、ここでは半導体素子３０及び樹脂層４０が設けられて擬似ウエハ５０が形成される面に、凹凸部２２を有するものが用いられる。凹凸部２２は、例えば、凸部２２ａをドット状に配置したり、凸部２２ａを平行なライン状に配置したり、或いは平行なライン状の凸部２２ａを縦横に配置して格子状にしたりすることが可能である。また、凹凸部２２は、例えば、図６（Ｂ）に示すように、凸部２２ａが凹部２２ｂを囲むようなリング状になるようにし、クレータ状の凹凸形状にすることもできる。
凹凸部２２の形成には、インプリント法、プラズマ処理、ドライエッチング処理、ウェットエッチング処理等を用いることができる。
例えば、インプリント法を用いて形成する場合は、粘着層２０の凸部２２ａに対応して凹部が設けられ、凹部２２ｂに対応して凸部が設けられた型を準備し、その型を、粘着層２０の形成用に支持体１０上に設けた層に押し当てる。これにより、型に対応した形状の凹凸部２２が形成された粘着層２０が得られる。
また、クレータ状の凹凸部２２の場合は、例えば、エポキシ樹脂或いはポリイミド樹脂を含むマトリックス材料にアクリル樹脂フィラーを混合した層を支持体１０上に形成し、この層表面を酸素プラズマ等で処理する。このプラズマ処理では、アクリル樹脂フィラーのエッチングレートが、エポキシ樹脂或いはポリイミド樹脂を含むマトリックス材料のエッチングレートよりも大きいために、層表面のアクリル樹脂フィラーが選択的に除去される。アクリル樹脂フィラーが選択的に除去された部分に凹部２２ｂが形成され、クレータ状の凹凸部２２が形成された粘着層２０が得られる。
このような凹凸部２２を有する粘着層２０を用いることで、上に設けられる半導体素子３０及び部品１００の方向Ｓの位置ずれを抑制し、且つ、上に形成される擬似ウエハ５０の剥離が容易になる。
部品１００と共に、このように擬似ウエハ５０が剥離される方向Ｔの粘着力が、擬似ウエハ５０が形成される面方向Ｓの粘着力よりも弱い粘着層２０を用いることで、配線層を精度良く形成可能な擬似ウエハ５０の粘着層２０からの剥離の容易化が図られる。
以下、半導体装置の製造方法を、具体例を挙げて、より詳細に説明する。
まず、第１実施例について、図７〜図１２を参照して説明する。
図７は第１実施例に係る支持体及び粘着層準備工程の説明図である。尚、図７（Ａ）は第１実施例に係る支持体及び粘着層準備工程の要部断面模式図、図７（Ｂ）は第１実施例に係る支持体及び粘着層準備工程の平面模式図である。
まず、支持体１０上に粘着層２０を形成した後、それらの支持体１０及び粘着層２０に貫通孔１１及び貫通孔２１を形成する。
支持体１０には、例えば、直径１５６ｍｍ、厚さ１．０ｍｍのステンレス（ＳＵＳ）基板を用いる。この支持体１０上に、一様に粘着層２０を形成した後、例えば、ドリル加工によって、連通する貫通孔１１及び貫通孔２１を一括形成する。連通する貫通孔１１及び貫通孔２１は、例えば、支持体１０及び粘着層２０の端部８箇所と中心部１箇所の計９箇所に、直径２ｍｍのサイズで形成する。
図８は第１実施例に係る部品配設工程の説明図である。尚、図８（Ａ）は第１実施例に係る部品配設工程の要部断面模式図、図８（Ｂ）は第１実施例に係る部品配設工程の平面模式図である。
上記のように支持体１０及び粘着層２０に貫通孔１１及び貫通孔２１を形成した後、その粘着層２０上の所定の領域に、半導体素子３０、及びチップコンデンサ等のチップ部品６０を設ける。更に、粘着層２０上の、連通する貫通孔１１及び貫通孔２１に対応する箇所を含む領域に、ダミー個片等の部品１００を設ける。
例えば、厚さ０．４ｍｍの半導体素子３０を、フリップチップボンダーを用いて粘着層２０上に設け、厚さ０．３３ｍｍのチップ部品６０を、マウンターを用いて粘着層２０上に設ける。半導体素子３０及びチップ部品６０は、電極３１及び電極６１が粘着層２０の表面に接するように、例えば、等間隔で配列する。
部品１００には、例えば、少なくとも一面に凹凸１１０を設けた、銅のダミー個片を用いる。凹凸１１０は、例えば、硫酸によるエッチングで形成する。このような部品１００を、その凹凸１１０を設けた面が粘着層２０の表面に接するように、連通する貫通孔１１及び貫通孔２１の各箇所に対応する領域に配置する。凹凸１１０は、部品１００と粘着層２０との接触面積の増加、それによる接着強度の増加に寄与する。
図９は第１実施例に係る樹脂層配設（擬似ウエハ形成）工程の説明図である。尚、図９（Ａ）は第１実施例に係る樹脂層配設工程の要部断面模式図、図９（Ｂ）は第１実施例に係る樹脂層配設工程の平面模式図である。
半導体素子３０及びチップ部品６０、並びに部品１００を、それぞれ所定の領域に設けた後、それらを封止するように粘着層２０上に樹脂層４０を設け、その樹脂層４０を硬化して擬似ウエハ５０を形成する。
例えば、金型を用いたモールド成形によって、半導体素子３０、チップ部品６０、及び部品１００を封止する樹脂層４０を設け、その樹脂層４０を加熱等によって硬化し、粘着層２０上に直径１５０ｍｍの擬似ウエハ５０を形成する。
樹脂層４０を設ける際、粘着層２０上の半導体素子３０及びチップ部品６０、並びに部品１００の位置ずれが抑制される。また、連通する貫通孔１１及び貫通孔２１は部品１００で覆われているため、連通する貫通孔１１及び貫通孔２１への樹脂層４０の樹脂の入り込みが抑制される。
図１０は第１実施例に係る擬似ウエハ剥離工程の説明図である。尚、図１０（Ａ）は第１実施例に係る擬似ウエハ剥離工程の要部断面模式図、図１０（Ｂ）は第１実施例に係る擬似ウエハ剥離工程の平面模式図である。図１０（Ｂ）には、擬似ウエハの、粘着層から剥離された面側の平面を模式的に図示している。
擬似ウエハ５０の形成後、その形成した擬似ウエハ５０を、粘着層２０から剥離し、支持体１０及び粘着層２０から分離する。擬似ウエハ５０の剥離は、先に支持体１０及び粘着層２０の９箇所に設けておいた、連通する貫通孔１１及び貫通孔２１に、ピン１２０を挿入し、擬似ウエハ５０をピン１２０で押圧することで行う。擬似ウエハ５０の、粘着層２０から剥離された面には、半導体素子３０の電極３１及びチップ部品６０の電極６１、並びに部品１００（凹凸１１０）が露出するようになる。
擬似ウエハ５０の剥離の際、擬似ウエハ５０は、直接的にはその部品１００がピン１２０で押圧されるため、ピン１２０による擬似ウエハ５０表面の損傷は抑制される。擬似ウエハ５０の剥離の際、紫外線照射、薬液処理、加熱処理等、粘着層２０の粘着力を低下させる処理を行うことを要しない。
尚、以上の図７〜図１０のような工程に従って擬似ウエハ５０を形成した所、粘着層２０から剥離された面において、半導体素子３０及びチップ部品６０、並びに部品１００の大きな位置ズレは観察されなかった。また、擬似ウエハ５０表面の損傷、及び樹脂層４０の凸部の生成も観察されなかった。
図１１は第１実施例に係る配線層形成工程の説明図である。尚、図１１は第１実施例に係る配線層形成工程の要部断面模式図である。
上記図１０のようにして擬似ウエハ５０を粘着層２０から剥離した後は、１５０℃で１時間、加熱処理を行い、擬似ウエハ５０（樹脂層４０）を完全に硬化する。次いで、擬似ウエハ５０の、粘着層２０から剥離された面上に、配線層７０を形成する。配線層７０は、半導体素子３０の電極３１及びチップ部品６０の電極６１に電気的に接続されたビア及び配線等の導電部７０ａと、その周辺の絶縁部７０ｂとを含んでいる。
配線層７０の形成では、まず、擬似ウエハ５０の、粘着層２０から剥離された面（電極３１及び電極６１並びに部品１００が露出する面）上に、例えば、スピンコート法で感光性ポリイミドワニス等の感光性樹脂を塗布する。この感光性樹脂にプリベーク、露光、現像、キュア、及び酸素プラズマ処理を行い、半導体素子３０の電極３１及びチップ部品６０の電極６１に通じる開口部７１ａを有する絶縁層７１（７０ｂ）を形成する。例えば、絶縁層７１の膜厚は５μｍ、開口部７１ａの直径は３０μｍとする。
次に、スパッタ法でチタンと銅を形成し、シード層（図示せず）を形成する。例えば、チタンと銅はそれぞれ厚さ０．２μｍ、０．５μｍとする。シード層の形成後、ビア及び配線を形成する領域を開口したパターンのフォトレジストを形成し、シード層を用いて銅の電気めっきを行う。電気めっき後、フォトレジストを剥離し、フォトレジストで覆われていた部分のシード層をウェットエッチング処理とドライエッチング処理で除去する。これにより、半導体素子３０の電極３１及びチップ部品６０の電極６１に繋がるビア７２及び配線７３（７０ａ）を形成する。配線７３には、密着性向上等の目的で表面処理を行ってもよい。
このようにして絶縁層７１内にビア７２及び配線７３が形成された配線層７０が形成される。尚、このような配線層７０を形成する工程と同様の工程を繰り返し、擬似ウエハ５０上に多層配線を形成してもよい。
最上層の配線層７０には、配線７３の一部（外部接続端子）が露出するようにソルダーレジスト等の保護膜７４を設ける。保護膜７４から露出する配線７３の領域には表面処理、例えば、ニッケル７５と金７６の表面処理を行う。外部接続端子として機能する配線７３の領域（ニッケル７５と金７６の表面処理を行った表面）には、例えば、ソルダーボール等のバンプ７７を搭載する。
図１２は第１実施例に係る個片化工程の説明図である。尚、図１２は第１実施例に係る個片化工程の要部断面模式図である。
配線層７０の形成及びバンプ７７の搭載後は、擬似ウエハ５０及び配線層７０を、ダイシング等によって所定の位置で切断する。これにより、それぞれ半導体素子３０及びチップ部品６０を含んだ、個片化された個々の半導体装置（半導体パッケージ）８０ａが取得される。
尚、個片化の際には、擬似ウエハ５０及び配線層７０を、個片化後の個々の半導体装置８０ａ内に部品１００が含まれないような位置で、切断することができる。
以上の図７〜図１２に示したような工程により、半導体装置８０ａを製造することができる。ここで、図１０に示した擬似ウエハ５０の剥離工程後には、その擬似ウエハ５０から分離された支持体１０及び粘着層２０を、次の擬似ウエハ５０の形成に再利用することができる。即ち、一旦擬似ウエハ５０から分離された支持体１０及び粘着層２０の、その粘着層２０上に、再度、図８のように半導体素子３０及びチップ部品６０、並びに部品１００を設け、図９のように樹脂層４０を設けて、新たに擬似ウエハ５０を形成する。新たに形成した擬似ウエハ５０から、図１０〜図１２のようにして同様に半導体装置８０ａが形成される。
第１実施例に係る半導体装置８０ａの製造方法によれば、擬似ウエハ５０の部品１００を、連通する貫通孔１１及び貫通孔２１を通して押圧することで、擬似ウエハ５０をその表面の損傷を抑えて容易に粘着層２０から剥離することができる。擬似ウエハ５０の粘着層２０からの剥離に際し、粘着層２０の粘着力を低下させる処理が省略可能になり、粘着層２０を再利用することが可能になる。それにより、半導体装置８０ａの製造に要する工数、コストの削減を図ることが可能になる。
次に、第２実施例について、図１３〜図２０を参照して説明する。
この第２実施例でも、上記第１実施例の図７で述べたのと同様に、まず、支持体１０上に粘着層２０を形成し、それらの支持体１０及び粘着層２０に貫通孔１１及び貫通孔２１を形成したものを準備する。例えば、支持体１０に直径１５６ｍｍ、厚さ１．０ｍｍのＳＵＳ基板を用い、この支持体１０上に粘着層２０を形成した後、例えば、ドリル加工によって、端部８箇所と中心部１箇所に、直径２ｍｍの連通する貫通孔１１及び貫通孔２１を一括形成する。
このような支持体１０及び粘着層２０を準備した後、この第２実施例では、次の図１３〜図１９に示すような工程を実施する。
図１３は第２実施例に係る部品配設工程の説明図である。尚、図１３は第２実施例に係る部品配設工程の要部断面模式図である。
まず、粘着層２０上に銅箔を貼り合わせ、更にドライフィルムレジストを貼り合わせて、ドライフィルムレジストの露光、現像、及び銅箔のエッチングを行い、粘着層２０上の所定の領域に、銅のポスト１３０を形成する。例えば、粘着層２０上に貼り合わせる銅箔の厚さ（ポスト１３０の高さ）は、０．５ｍｍとする。
ポスト１３０を設けた後、粘着層２０上の所定の領域に、半導体素子３０及びチップ部品６０を設け、更に、粘着層２０上の、連通する貫通孔１１及び貫通孔２１に対応する箇所を含む領域に部品１００を設ける。
例えば、厚さ０．４ｍｍの半導体素子３０を、フリップチップボンダーを用いて粘着層２０上に設け、厚さ０．３３ｍｍのチップ部品６０を、マウンターを用いて粘着層２０上に設ける。半導体素子３０及びチップ部品６０は、電極３１及び電極６１が粘着層２０の表面に接するように、例えば、等間隔で配列する。
部品１００には、例えば、少なくとも一面に凹凸１１０を設けた、厚さ０．５ｍｍのＳＵＳ３０４のダミー個片を用いる。このような部品１００を、その凹凸１１０を設けた面が粘着層２０の表面に接するように、連通する貫通孔１１及び貫通孔２１の各箇所に対応する領域に配置する。
図１４は第２実施例に係る樹脂層配設（擬似ウエハ形成）工程の説明図である。尚、図１４は第２実施例に係る樹脂層配設工程の要部断面模式図である。
半導体素子３０及びチップ部品６０、並びに部品１００を、それぞれ所定の領域に設けた後、それらを封止するように粘着層２０上に樹脂層４０を設け、その樹脂層４０を硬化して擬似ウエハ５０を形成する。例えば、金型を用いたモールド成形によって、半導体素子３０、チップ部品６０、及び部品１００を封止する樹脂層４０を設け、その樹脂層４０を加熱等によって硬化し、粘着層２０上に直径１５０ｍｍの擬似ウエハ５０を形成する。
樹脂層４０を設ける際、粘着層２０上の半導体素子３０及びチップ部品６０、並びに部品１００の位置ずれは抑制される。また、部品１００により、連通する貫通孔１１及び貫通孔２１への樹脂層４０の樹脂の入り込みが抑制される。
図１５は第２実施例に係る擬似ウエハ剥離工程の説明図である。尚、図１５は第２実施例に係る擬似ウエハ剥離工程の要部断面模式図である。
擬似ウエハ５０の形成後、連通する貫通孔１１及び貫通孔２１に挿入したピン１２０で擬似ウエハ５０の部品１００を押圧し、擬似ウエハ５０を粘着層２０から剥離し、支持体１０及び粘着層２０から分離する。擬似ウエハ５０の、粘着層２０から剥離された面には、ポスト１３０、半導体素子３０の電極３１及びチップ部品６０の電極６１、並びに部品１００（凹凸１１０）が露出するようになる。
擬似ウエハ５０の剥離の際には、部品１００がピン１２０で押圧されるため、ピン１２０による擬似ウエハ５０表面の損傷は抑制される。また、擬似ウエハ５０の剥離の際には、紫外線照射、薬液処理、加熱処理等、粘着層２０の粘着力を低下させる処理を行うことを要しない。
尚、以上の図７、及び図１３〜図１５のような工程に従って擬似ウエハ５０を形成した所、粘着層２０から剥離された面において、ポスト１３０、半導体素子３０及びチップ部品６０、並びに部品１００の大きな位置ズレは観察されなかった。また、擬似ウエハ５０表面の損傷、及び樹脂層４０の突出部の生成も観察されなかった。
図１６は第２実施例に係る第１配線層形成工程の説明図である。尚、図１６は第２実施例に係る第１配線層形成工程の要部断面模式図である。
上記図１０のようにして擬似ウエハ５０を粘着層２０から剥離した後は、２５０℃で１時間、加熱処理を行い、擬似ウエハ５０（樹脂層４０）を完全に硬化する。次いで、擬似ウエハ５０の、粘着層２０から剥離された面上に、導電部７０ａ及び絶縁部７０ｂを含む第１配線層７０Ａを形成する。第１配線層７０Ａは、擬似ウエハ５０の粘着層２０からの剥離後に露出する半導体素子３０の電極３１及びチップ部品６０の電極６１、並びにポスト１３０に電気的に接続された導電部７０ａを含むように、形成される。第１配線層７０Ａは、上記第１実施例の図１１で述べた配線層７０を形成する工程と同様の工程で形成することができる。
尚、第１配線層７０Ａを形成する工程と同様の工程を繰り返し、擬似ウエハ５０上に多層配線を形成してもよい。
図１７は第２実施例に係る研削工程の説明図である。尚、図１７は第２実施例に係る研削工程の要部断面模式図である。
擬似ウエハ５０上に第１配線層７０Ａを形成した後、その第１配線層７０Ａの形成面側と反対の面側、即ち樹脂層４０を研削（バックグラインド）し、擬似ウエハ５０上に第１配線層７０Ａを形成した基板を薄型化する。樹脂層４０は、ここでは、ポスト１３０及び部品１００が露出するように研削する。
図１８は第２実施例に係る第２配線層形成工程の説明図である。尚、図１８は第２実施例に係る第２配線層形成工程の要部断面模式図である。
樹脂層４０を研削した後、その研削した面上に、導電部７０ａ及び絶縁部７０ｂを含む第２配線層７０Ｂを形成する。第２配線層７０Ｂは、研削によって露出したポスト１３０に電気的に接続された導電部７０ａを含むように、形成される。第２配線層７０Ｂは、第１配線層７０Ａと、擬似ウエハ５０を貫通するポスト１３０を介して電気的に接続される。このような第２配線層７０Ｂは、図１６で述べた第１配線層７０Ａ（上記第１実施例の図１１で述べた配線層７０）を形成する工程と同様の工程で形成することができる。
尚、第２配線層７０Ｂを形成する工程と同様の工程を繰り返し、擬似ウエハ５０の樹脂層４０の研削面上に多層配線を形成してもよい。
図１９は第２実施例に係る保護膜配設及び表面処理工程の説明図である。尚、図１９は第２実施例に係る保護膜配設及び表面処理工程の要部断面模式図である。
１層又は複数層の第１配線層７０Ａ及び第２配線層７０Ｂ（ここではいずれも１層）を形成した後、最上層の第１配線層７０Ａ及び第２配線層７０Ｂには、各々の配線７３の一部（外部接続端子）が露出するようにソルダーレジスト等の保護膜７４を設ける。保護膜７４から露出する各配線７３の領域には表面処理、例えば、ニッケル７５と金７６の表面処理を行う。
図２０は第２実施例に係る個片化工程の説明図である。尚、図２０は第２実施例に係る個片化工程の要部断面模式図である。
第１配線層７０Ａ及び第２配線層７０Ｂの形成後は、擬似ウエハ５０、第１配線層７０Ａ及び第２配線層７０Ｂを、ダイシング等によって所定の位置で切断する。これにより、それぞれ半導体素子３０及びチップ部品６０を含んだ、個片化された個々の半導体装置（半導体パッケージ）８０ｂが取得される。
尚、個片化の際には、擬似ウエハ５０、第１配線層７０Ａ及び第２配線層７０Ｂを、個片化後の個々の半導体装置８０ｂ内に部品１００が含まれないような位置で、切断することができる。
以上の図７及び図１３〜図２０に示したような工程により、半導体装置８０ｂを製造することができる。ここで、図１５に示した擬似ウエハ５０の剥離工程後には、その擬似ウエハ５０から分離された支持体１０及び粘着層２０を、次の擬似ウエハ５０の形成に再利用することができる。即ち、一旦擬似ウエハ５０から分離された支持体１０及び粘着層２０の、その粘着層２０上に、再度、図１３のようにポスト１３０、半導体素子３０及びチップ部品６０並びに部品１００を設ける。そして、図１４のように樹脂層４０を設けて、新たに擬似ウエハ５０を形成する。新たに形成した擬似ウエハ５０から、図１５〜図２０のようにして同様に半導体装置８０ｂが形成される。
第２実施例に係る半導体装置８０ｂの製造方法によれば、擬似ウエハ５０の部品１００を、連通する貫通孔１１及び貫通孔２１を通して押圧することで、擬似ウエハ５０をその表面の損傷を抑えて容易に粘着層２０から剥離することができる。擬似ウエハ５０の粘着層２０からの剥離に際し、粘着層２０の粘着力を低下させる処理が省略可能になり、粘着層２０を再利用することが可能になる。それにより、半導体装置８０ｂの製造に要する工数、コストの削減を図ることが可能になる。
尚、以上の説明における部品１００は、様々な形態を採り得る。
例えば、擬似ウエハ５０には、半導体素子３０等を囲繞するように枠を設け、その枠によって樹脂層４０の硬化収縮に伴う半導体素子３０等の位置ずれ、擬似ウエハ５０の変形等を抑える技術を適用することもできる。このような枠を、上記の部品１００として利用することもできる。
図２１は枠を用いた擬似ウエハの一例を示す図である。尚、図２１（Ａ）は、支持体及び粘着層上に形成された、枠を用いた擬似ウエハの一例の要部断面模式図である。図２１（Ｂ）は、粘着層との接触面側から見た、枠を用いた擬似ウエハの一例の平面模式図である。
ここでは、上記半導体装置８０ａの製造に用いる擬似ウエハ５０を例にして説明する。擬似ウエハ５０には、この図２１（Ａ），（Ｂ）に示すように、各組の半導体素子３０及びチップ部品６０を囲繞する枠１４０（部品）と、それらの各枠１４０がそれぞれ内側に配置される開口部を有する格子状の枠１５０（部品）とを設けることができる。枠１４０は、その内側の導体素子３０及びチップ部品６０の、樹脂層４０の硬化収縮に伴う位置ずれを抑制する。枠１５０は、粘着層２０からの剥離後の擬似ウエハ５０の、反り等の変形を抑制する。
枠１４０及び枠１５０は、上記の部品１００と同様、シリコン等の半導体、金属等を用いて形成することができる。枠１４０及び枠１５０は、半導体素子３０及びチップ部品６０と共に、粘着層２０上に設けられる。支持体１０及び粘着層２０には予め、このような枠１４０又は枠１５０が設けられる領域に、連通する貫通孔１１及び貫通孔２１を設けておく。それにより、粘着層２０上に枠１４０及び枠１５０を設けた時に、連通する貫通孔１１及び貫通孔２１が枠１４０又は枠１５０で覆われるようになる。即ち、枠１４０又は枠１５０が上記の部品１００と同じ役割を果たす。擬似ウエハ５０を粘着層２０から剥離する際には、連通する貫通孔１１及び貫通孔２１を覆う枠１４０又は枠１５０がピン等の部材で押圧される。
このように枠１４０又は枠１５０を利用しても、上記の部品１００を用いた時と同様の効果を得ることができる。
尚、枠１４０及び枠１５０を設けた擬似ウエハ５０に、上記のようにして配線層７０等を形成し、その後、個片化する際には、例えば、個片化後の半導体装置８０ａの内部に枠１４０が残るように、切断する。この場合は、半導体装置８０ａの内部に残した枠１４０を、半導体素子３０等で発生する熱を放熱する放熱部材、半導体素子３０等への水分の浸入を抑制する耐湿部材として機能させることが可能になる。
また、ここでは格子状の枠１５０を例示したが、前述のように、擬似ウエハ５０の反り等の変形を抑制するためには、必ずしも格子状であることを要しない。
図２２は枠を用いた擬似ウエハの別例を示す図である。尚、粘着層との接触面側から見た、枠を用いた擬似ウエハの一例の平面模式図である。
図２２に示す擬似ウエハ５０には、各組の半導体素子３０及びチップ部品６０を囲繞する枠１４０のほか、擬似ウエハ５０の周端部に、擬似ウエハ５０内の半導体素子３０及びチップ部品６０を全て囲繞するように、リング状の枠１５０ａが設けられている。
支持体１０及び粘着層２０には予め、このようなリング状の枠１５０ａが設けられる領域に、連通する貫通孔１１及び貫通孔２１を設けておくことができる。それにより、粘着層２０上に枠１４０及び枠１５０ａを設けた時に、連通する貫通孔１１及び貫通孔２１が枠１５０ａで覆われるようになる。擬似ウエハ５０を粘着層２０から剥離する際には、連通する貫通孔１１及び貫通孔２１を覆う枠１５０ａがピン等の部材で押圧される。
このような枠１５０ａを利用しても、上記の部品１００を用いた時と同様の効果を得ることができる。
ここでは半導体装置８０ａの製造に用いる擬似ウエハ５０を例にして説明したが、ポスト１３０を含む上記半導体装置８０ｂの製造に用いる擬似ウエハ５０についても同様に、このような枠１４０及び枠１５０又は枠１５０ａを利用した手法を用いることができる。
また、上記のようにして得られる半導体装置８０ａ、半導体装置８０ｂ等は、回路基板に実装することができる。
図２３は電子装置の一例を示す図である。尚、図２３には、電子装置の一例の要部断面を模式的に図示している。
図２３に示す電子装置２００は、半導体装置８０ａ及び回路基板９０を有している。半導体装置８０ａは、そのバンプ７７を用いて回路基板９０の電極パッド９１に電気的に接続され、回路基板９０に実装されている。このように、個片化後の半導体装置８０ａは、回路基板９０に実装され、電子装置２００に利用することができる。工数、コストを削減して形成可能な半導体装置８０ａを用いることで、低コストで電子装置２００を実現することが可能になる。
尚、この図２３には、上記第１実施例に係る半導体装置８０ａを回路基板９０に実装した電子装置２００を例示したが、上記第２実施例に係る半導体装置８０ｂも同様に、ソルダーボール等のバンプを介して、回路基板９０に実装することができる。また、半導体装置８０ｂの場合には、回路基板９０に実装した半導体装置８０ｂに、更に別の半導体装置を実装することもできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、
前記支持体上に配設された前記粘着層上の、前記第１貫通孔に対応する箇所を含む領域に、部品を配設する工程と、
前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、
前記第１貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程と
を含む
ことを特徴とする半導体装置の製造方法。
（付記２） 前記部品を配設する工程では、前記部品として、前記粘着層と対向する部位に凹凸を有する部品を配設する
ことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記部品を配設する工程では、前記部品として、前記粘着層上の前記半導体素子の側方を囲繞する枠を配設する
ことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４） 前記支持体上の前記粘着層は、前記第１貫通孔に連通する第２貫通孔を有し、
前記基板を前記粘着層から剥離する工程では、前記第１貫通孔及び前記第２貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された第１導電部を含む第１配線層を配設する工程を更に含む
ことを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６） 前記第１配線層を配設する工程後に、前記半導体素子の周囲で前記樹脂層及び前記第１配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記第１配線層を含む半導体パッケージを取得する工程を更に含む
ことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記基板を形成する工程前に、前記粘着層上にポストを配設する工程を更に含み、
前記基板を形成する工程では、前記半導体素子、前記部品及び前記ポストが配設された前記粘着層上に前記樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品、前記ポスト及び前記樹脂層を含む前記基板を形成し、
前記基板を前記粘着層から剥離する工程後、前記第１配線層を配設する工程では、前記基板の、前記粘着層から剥離された面上に、前記半導体素子及び前記ポストに電気的に接続された前記第１導電部を含む前記第１配線層を配設し、
前記第１配線層を配設する工程後に、
前記基板の、前記粘着層が剥離された面と反対の面側を研削し、前記ポストを露出させる工程と、
前記ポストが露出した面上に、前記ポストに電気的に接続された第２導電部を含む第２配線層を配設する工程と
を更に含む
ことを特徴とする付記５に記載の半導体装置の製造方法。
（付記８） 前記粘着層は、前記基板が剥離される方向の粘着力が、前記基板が形成される面方向の粘着力よりも弱い
ことを特徴とする付記１乃至７のいずれかに記載の半導体装置の製造方法。
（付記９） 第１貫通孔を有する支持体上に配設された粘着層上に、第１半導体素子を配設する工程と、
前記支持体上に配設された前記粘着層上の、前記第１貫通孔に対応する箇所を含む領域に、第１部品を配設する工程と、
前記第１半導体素子及び前記第１部品が配設された前記粘着層上に第１樹脂層を配設し、前記粘着層上に前記第１半導体素子、前記第１部品及び前記第１樹脂層を含む第１基板を形成する工程と、
前記第１貫通孔を通して前記第１部品を押圧し、前記第１基板を前記粘着層から剥離する工程と、
前記第１基板が剥離された前記粘着層上に、第２半導体素子を配設する工程と、
前記第１基板が剥離された前記粘着層上の前記領域に、第２部品を配設する工程と、
前記第２半導体素子及び前記第２部品が配設された前記粘着層上に第２樹脂層を配設し、前記粘着層上に前記第２半導体素子、前記第２部品及び前記第２樹脂層を含む第２基板を形成する工程と、
前記第１貫通孔を通して前記第２部品を押圧し、前記第２基板を前記粘着層から剥離する工程と
を含む
ことを特徴とする半導体装置の製造方法。
（付記１０） 前記第１部品を配設する工程では、前記第１部品として、前記粘着層と対向する部位に凹凸を有する部品を配設し、
前記第２部品を配設する工程では、前記第２部品として、前記粘着層と対向する部位に凹凸を有する部品を配設する
ことを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記第１部品を配設する工程では、前記第１部品として、前記粘着層上の前記第１半導体素子の側方を囲繞する枠を配設し、
前記第２部品を配設する工程では、前記第２部品として、前記粘着層上の前記第２半導体素子の側方を囲繞する枠を配設する
ことを特徴とする付記９又は１０に記載の半導体装置の製造方法。
（付記１２） 前記支持体上の前記粘着層は、前記第１貫通孔に連通する第２貫通孔を有し、
前記第１基板を前記粘着層から剥離する工程では、前記第１貫通孔及び前記第２貫通孔を通して前記第１部品を押圧し、前記第１基板を前記粘着層から剥離し、
前記第２基板を前記粘着層から剥離する工程では、前記第１貫通孔及び前記第２貫通孔を通して前記第２部品を押圧し、前記第２基板を前記粘着層から剥離する
ことを特徴とする付記９乃至１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 前記粘着層は、前記第１基板及び前記第２基板が剥離される方向の粘着力が、前記第１基板及び前記第２基板が形成される面方向の粘着力よりも弱い
ことを特徴とする付記９乃至１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、
前記支持体上に配設された前記粘着層上の、前記貫通孔に対応する箇所を含む領域に、部品を配設する工程と、
前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、
前記貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程と、
前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、
前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、
前記半導体パッケージを回路基板に実装する工程と
を含む
ことを特徴とする電子装置の製造方法。
１０ 支持体
１１，２１ 貫通孔
２０ 粘着層
２２ 凹凸部
２２ａ 凸部
２２ｂ 凹部
３０ 半導体素子
３０ａ 電極面
３１，６１ 電極
４０ 樹脂層
５０ 擬似ウエハ
５１ 突出部
６０ チップ部品
７０ 配線層
７０ａ 導電部
７０ｂ 絶縁部
７０Ａ 第１配線層
７０Ｂ 第２配線層
７１ 絶縁層
７１ａ 開口部
７２ ビア
７３ 配線
７４ 保護膜
７５ ニッケル
７６ 金
７７ バンプ
８０ａ，８０ｂ 半導体装置
９０ 回路基板
９１ 電極パッド
１００ 部品
１１０ 凹凸
１２０ ピン
１３０ ポスト
１４０，１５０，１５０ａ 枠
２００ 電子装置

Claims (10)

  1. 第１貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、
    前記支持体上に配設された前記粘着層上の、前記第１貫通孔に対応する箇所を含む領域に、部品を配設する工程と、
    前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、
    前記第１貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程と
    を含む
    ことを特徴とする半導体装置の製造方法。
  2. 前記部品を配設する工程では、前記部品として、前記粘着層と対向する部位に凹凸を有する部品を配設する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記部品を配設する工程では、前記部品として、前記粘着層上の前記半導体素子の側方を囲繞する枠を配設する
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記支持体上の前記粘着層は、前記第１貫通孔に連通する第２貫通孔を有し、
    前記基板を前記粘着層から剥離する工程では、前記第１貫通孔及び前記第２貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する
    ことを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程を更に含む
    ことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
  6. 前記配線層を配設する工程後に、前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程を更に含む
    ことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 貫通孔を有する支持体上に配設された粘着層上に、第１半導体素子を配設する工程と、
    前記支持体上に配設された前記粘着層上の、前記貫通孔に対応する箇所を含む領域に、第１部品を配設する工程と、
    前記第１半導体素子及び前記第１部品が配設された前記粘着層上に第１樹脂層を配設し、前記粘着層上に前記第１半導体素子、前記第１部品及び前記第１樹脂層を含む第１基板を形成する工程と、
    前記貫通孔を通して前記第１部品を押圧し、前記第１基板を前記粘着層から剥離する工程と、
    前記第１基板が剥離された前記粘着層上に、第２半導体素子を配設する工程と、
    前記第１基板が剥離された前記粘着層上の前記領域に、第２部品を配設する工程と、
    前記第２半導体素子及び前記第２部品が配設された前記粘着層上に第２樹脂層を配設し、前記粘着層上に前記第２半導体素子、前記第２部品及び前記第２樹脂層を含む第２基板を形成する工程と、
    前記貫通孔を通して前記第２部品を押圧し、前記第２基板を前記粘着層から剥離する工程と
    を含む
    ことを特徴とする半導体装置の製造方法。
  8. 前記第１部品を配設する工程では、前記第１部品として、前記粘着層と対向する部位に凹凸を有する部品を配設し、
    前記第２部品を配設する工程では、前記第２部品として、前記粘着層と対向する部位に凹凸を有する部品を配設する
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記第１部品を配設する工程では、前記第１部品として、前記粘着層上の前記第１半導体素子の側方を囲繞する枠を配設し、
    前記第２部品を配設する工程では、前記第２部品として、前記粘着層上の前記第２半導体素子の側方を囲繞する枠を配設する
    ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 貫通孔を有する支持体上に配設された粘着層上に、半導体素子を配設する工程と、
    前記支持体上に配設された前記粘着層上の、前記貫通孔に対応する箇所を含む領域に、部品を配設する工程と、
    前記半導体素子及び前記部品が配設された前記粘着層上に樹脂層を配設し、前記粘着層上に前記半導体素子、前記部品及び前記樹脂層を含む基板を形成する工程と、
    前記貫通孔を通して前記部品を押圧し、前記基板を前記粘着層から剥離する工程と、
    前記基板を前記粘着層から剥離する工程後に、前記基板の、前記粘着層から剥離された面上に、前記半導体素子に電気的に接続された導電部を含む配線層を配設する工程と、
    前記半導体素子の周囲で前記樹脂層及び前記配線層を切断し、前記半導体素子並びに切断された前記樹脂層及び前記配線層を含む半導体パッケージを取得する工程と、
    前記半導体パッケージを回路基板に実装する工程と
    を含む
    ことを特徴とする電子装置の製造方法。
JP2012032677A 2012-02-17 2012-02-17 半導体装置の製造方法及び電子装置の製造方法 Expired - Fee Related JP5810958B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012032677A JP5810958B2 (ja) 2012-02-17 2012-02-17 半導体装置の製造方法及び電子装置の製造方法
US13/749,126 US9214361B2 (en) 2012-02-17 2013-01-24 Semiconductor device manufacturing method and electronic device manufacturing method
TW102104345A TWI525755B (zh) 2012-02-17 2013-02-05 半導體裝置之製造方法及電子裝置之製造方法
CN201310048269.2A CN103258752B (zh) 2012-02-17 2013-02-06 半导体装置制造方法和电子装置制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012032677A JP5810958B2 (ja) 2012-02-17 2012-02-17 半導体装置の製造方法及び電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013171841A true JP2013171841A (ja) 2013-09-02
JP5810958B2 JP5810958B2 (ja) 2015-11-11

Family

ID=48962586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012032677A Expired - Fee Related JP5810958B2 (ja) 2012-02-17 2012-02-17 半導体装置の製造方法及び電子装置の製造方法

Country Status (4)

Country Link
US (1) US9214361B2 (ja)
JP (1) JP5810958B2 (ja)
CN (1) CN103258752B (ja)
TW (1) TWI525755B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014168035A (ja) * 2012-06-29 2014-09-11 Nitto Denko Corp 封止層被覆半導体素子、その製造方法および半導体装置
WO2017111839A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Swaging process for complex integrated heat spreaders
JP2020147197A (ja) * 2019-03-14 2020-09-17 トヨタ自動車株式会社 ハイブリッド車両、及び過給機の冷却方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5903920B2 (ja) * 2012-02-16 2016-04-13 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法
JP6439053B2 (ja) 2015-08-26 2018-12-19 株式会社アルバック 電子部品の製造方法および処理システム
CN105977170B (zh) * 2016-07-01 2018-06-05 京东方科技集团股份有限公司 布线保护膜层的贴附方法及布线结构、显示面板
WO2018030262A1 (ja) * 2016-08-09 2018-02-15 株式会社村田製作所 モジュール部品の製造方法
US10700008B2 (en) * 2018-05-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having redistribution layer structures
US11004803B2 (en) 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187551A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体装置の製造方法および半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915170A (en) 1994-09-20 1999-06-22 Tessera, Inc. Multiple part compliant interface for packaging of a semiconductor chip and method therefor
US6555908B1 (en) 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
JP4403631B2 (ja) 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
JP2002124527A (ja) 2000-10-16 2002-04-26 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JP2002299500A (ja) 2001-04-04 2002-10-11 Sony Corp チップ状電子部品の製造方法及びチップ状電子部品、並びにその製造に用いる疑似ウェーハの製造方法及び疑似ウェーハ
JP4330821B2 (ja) 2001-07-04 2009-09-16 株式会社東芝 半導体装置の製造方法
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
AU2003279758A1 (en) 2002-10-03 2004-04-23 Pan Jit Americas, Inc. Low temperature texturing layer to enhance adhesion of subsequent layers
DE10333841B4 (de) 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
DE10334576B4 (de) 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
JP2005340655A (ja) 2004-05-28 2005-12-08 Shinko Electric Ind Co Ltd 半導体装置の製造方法および半導体基板の支持構造体
JP2007250598A (ja) 2006-03-14 2007-09-27 Renesas Technology Corp 半導体装置の製造方法
FR2917234B1 (fr) 2007-06-07 2009-11-06 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice semi-conductrice.
JP5496445B2 (ja) * 2007-06-08 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US7943423B2 (en) 2009-03-10 2011-05-17 Infineon Technologies Ag Reconfigured wafer alignment
JP5042297B2 (ja) 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
JP5137937B2 (ja) 2009-12-16 2013-02-06 日東電工株式会社 半導体装置製造用耐熱性粘着シート、該シートに用いる粘着剤、及び該シートを用いた半導体装置の製造方法
JP5144634B2 (ja) 2009-12-22 2013-02-13 日東電工株式会社 基板レス半導体パッケージ製造用耐熱性粘着シート、及びその粘着シートを用いる基板レス半導体パッケージ製造方法
JP5729290B2 (ja) 2011-12-16 2015-06-03 富士通株式会社 半導体装置の製造方法、電子装置の製造方法及び基板
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187551A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体装置の製造方法および半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014168035A (ja) * 2012-06-29 2014-09-11 Nitto Denko Corp 封止層被覆半導体素子、その製造方法および半導体装置
WO2017111839A1 (en) * 2015-12-26 2017-06-29 Intel Corporation Swaging process for complex integrated heat spreaders
JP2020147197A (ja) * 2019-03-14 2020-09-17 トヨタ自動車株式会社 ハイブリッド車両、及び過給機の冷却方法
JP7192591B2 (ja) 2019-03-14 2022-12-20 トヨタ自動車株式会社 ハイブリッド車両、及び過給機の冷却方法

Also Published As

Publication number Publication date
CN103258752B (zh) 2016-01-20
CN103258752A (zh) 2013-08-21
JP5810958B2 (ja) 2015-11-11
TWI525755B (zh) 2016-03-11
US20130217184A1 (en) 2013-08-22
US9214361B2 (en) 2015-12-15
TW201349396A (zh) 2013-12-01

Similar Documents

Publication Publication Date Title
JP5810958B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
JP5810957B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
JP4840373B2 (ja) 半導体装置およびその製造方法
JP5903920B2 (ja) 半導体装置の製造方法及び電子装置の製造方法
JP5535494B2 (ja) 半導体装置
JP5232185B2 (ja) 半導体装置の製造方法
JP2004071998A (ja) 半導体装置およびその製造方法
KR20110002426A (ko) 반도체장치의 제조방법
JP2015106671A (ja) 半導体装置、半導体装置の製造方法、基板及び基板の製造方法
TW202025408A (zh) 封裝方法、面板組件、晶圓封裝體以及晶片封裝體
JP4636090B2 (ja) 半導体装置およびその製造方法
KR20210095564A (ko) 반도체 디바이스들 및 반도체 디바이스들의 제조 방법
US7615408B2 (en) Method of manufacturing semiconductor device
JP2012216601A (ja) 電子装置の製造方法及び電子装置
JP2009182202A (ja) 半導体装置の製造方法
JP2007317857A (ja) 半導体装置及びその製造方法
JP5693763B2 (ja) 半導体装置及びその製造方法
TWI630665B (zh) 製作晶片封裝結構之方法
JP2011155313A (ja) 半導体装置
JP2008288481A (ja) 半導体装置およびその製造方法
JP2014099526A (ja) 半導体装置、半導体装置の製造方法、電子装置及び電子装置の製造方法
JP4297153B2 (ja) 半導体装置の製造方法
JP5458398B2 (ja) 電子部品パッケージの製造方法および電子部品パッケージ
CN111755345A (zh) 半导体封装及半导体封装的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141007

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150818

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150831

R150 Certificate of patent or registration of utility model

Ref document number: 5810958

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees