CN111755345A - 半导体封装及半导体封装的制造方法 - Google Patents

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Abstract

本发明提供一种可使用暂时支撑体简便地制造外部连接端子的连接强度高的半导体封装的半导体封装的制造方法、及可提高外部连接端子的连接强度的半导体封装。本发明在暂时支撑体上形成基底部及配置于基底部上的导电性的基座部，在暂时支撑体的形成有基底部及基座部的一侧配置与基座部电连接的半导体元件，并在暂时支撑体上形成成为埋设基底部、基座部、及半导体元件的状态的绝缘层。继而，通过去除暂时支撑体而使基底部及绝缘层的暂时支撑体侧的表面露出，进而将露出的基底部去除，由此使基座部以比绝缘层的表面凹陷的状态露出。在露出的基座部上形成外部连接端子，从而制造半导体封装。

Description

半导体封装及半导体封装的制造方法
技术领域
本公开涉及一种半导体封装及半导体封装的制造方法。
背景技术
利用树脂将半导体芯片密封而成的半导体封装例如是使用硅晶片等半导体基板进行薄膜形成、反复进行图案化而形成电路图案后，经过重配线的形成、外部连接端子的形成、树脂密封等各种工序而制造。作为外部连接端子，多数情况下使用焊球。
例如，在专利文献1～专利文献3中，公开了具有如下构成的半导体装置：在绝缘层内形成有与半导体芯片电连接的重配线，在绝缘层的开口部中层叠有与重配线电连接的基底金属膜与阻挡金属(barrier metal)，进而在阻挡金属上形成有焊球作为外部连接用的金属端子(外部连接端子)。且公开了将基底金属膜作为基底(种子层(seed layer))并通过电镀法形成阻挡金属，在阻挡金属上附着焊球来作为金属端子。
另外，在专利文献4中公开了一种半导体封装的制造方法等，其在导电性暂时支撑体上形成配线并搭载半导体元件，对与配线导通的半导体元件进行树脂密封后，去除导电性暂时支撑体而使配线露出，在形成外部连接端子的部位以外形成绝缘层，进而在配线的未形成绝缘层的部位形成外部连接端子。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2011-166072号公报
[专利文献2]日本专利特开2014-197711号公报
[专利文献3]日本专利特开2016-66820号公报
[专利文献4]日本专利特开2011-146751号公报
发明内容
[发明所要解决的问题]
另外，作为利用树脂将半导体芯片密封而成的半导体封装的制造方法，例如有如下方法：在玻璃基板等暂时支撑体上依次构筑作为用以配置外部连接端子的基座部的Cu层、绝缘膜、重配线、半导体芯片，利用树脂进行模塑密封后，去除暂时支撑体，在自去除了暂时支撑体的一侧的绝缘层露出的Cu层上，进一步通过无电镀形成Ni层(Ni基座)来作为阻挡金属的基座部，在Ni基座上载置焊球作为外部连接端子。
在如上所述使用暂时支撑体的方法中，在去除暂时支撑体之前可稳定地进行搬送、成膜。但是，在去除暂时支撑体之后，作为装置的强度大幅降低，操作性降低。因此，在去除暂时支撑体之后，用以形成Ni层作为基座部的无电镀之类的湿法工艺有可能带来装置的损伤。因此，例如也考虑再次安装暂时支撑体来提高稳定性、操作性，但此情况下需要进行多余的工序，会导致制造成本的上升。
图24概略性地示出了如下情况下的基座部与外部连接端子的连接部分的一例：如上所述在暂时支撑体(未示出)上的规定位置形成作为基座部的Cu层(Cu基座)220、重配线240等，在去除暂时支撑体而露出的Cu基座220上，进一步通过无电镀形成Ni层(Ni基座)222。在去除暂时支撑体之后，当在Cu层220上通过无电镀形成Ni层(Ni基座)222来作为基座部时，Ni基座222形成为侧面自绝缘膜230露出而比作为基底的Cu层(Cu基座)220宽大的状态。当在此种比作为基底的Cu基座220宽大的Ni基座222上载置焊球210并进行连接时，Cu基座220与焊球210的实际有效连接面积小，端子强度有可能不足。
本公开的目的在于提供一种可使用暂时支撑体简便地制造外部连接端子的连接强度高的半导体封装的半导体封装的制造方法、及可提高外部连接端子的连接强度的半导体封装。
[解决问题的技术手段]
本公开的半导体封装的制造方法包括：在暂时支撑体上形成基底部及配置于所述基底部上的导电性的基座部的工序；
在所述暂时支撑体的形成有所述基底部及所述基座部的一侧，配置与所述基座部电连接的半导体元件的工序；
在所述暂时支撑体上形成绝缘层的工序，所述绝缘层成为埋设所述基底部、所述基座部、及所述半导体元件的状态；
通过去除所述暂时支撑体，使所述基底部及所述绝缘层的所述暂时支撑体侧的表面露出的工序；
通过去除所述露出的所述基底部，使所述基座部以比所述绝缘层的所述表面凹陷的状态露出的工序；以及
在所述露出的所述基座部上形成外部连接端子的工序。
本公开的半导体封装包括：外部连接端子；
导电性的基座部，形成有所述外部连接端子；
半导体元件，与所述基座部电连接；以及
绝缘层，埋设所述基座部及所述半导体元件，
所述基座部以形成有所述外部连接端子的面比所述绝缘层的表面凹陷的状态埋设于所述绝缘层中。
[发明的效果]
根据本公开，提供一种可使用暂时支撑体简便地制造外部连接端子的连接强度高的半导体封装的半导体封装的制造方法、及可提高外部连接端子的连接强度的半导体封装。
附图说明
图1是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图2是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图3是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图4是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图5是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图6是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图7是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图8是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图9是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图10是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图11是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图12是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图13是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图14是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图15是表示本公开第一实施方式的半导体封装的制造方法的一例的概略剖面图。
图16是表示本公开第一实施方式的半导体封装中基座部与外部连接端子的连接部分的一例的概略图。
图17是表示本公开第一实施方式的半导体封装中基座部与外部连接端子的连接部分的一例的概略图。
图18是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图19是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图20是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图21是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图22是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图23是表示本公开第二实施方式的半导体封装的制造方法的一例的概略剖面图。
图24是表示现有半导体封装中基座部与外部连接端子的连接部分的一例的示意图。
[符号的说明]
10：玻璃基板
12：暂时固定层
14：保护层
16：暂时支撑体
20：种子层(基底部的一例)
22：基座部
24：抗蚀剂掩模
30：第一绝缘层
40：重配线
44：重配线
50：接合电极
62：连接焊料端子
64：接合电极
66：绝缘膜
68：半导体元件
70：倒装芯片
72：半导体元件
80：第二绝缘层
82：绝缘层
84：绝缘层
100：半导体封装主体
110：焊球(外部连接端子的一例)
112：焊球(外部连接端子的一例)
120：半导体封装
140：半导体封装
210：焊球
具体实施方式
以下，参照附图对本公开的实施方式(本实施方式)进行说明。此外，在各附图中，对实质上相同或等效的构成要素或部分附注了相同的参照符号。另外，在本说明书中，术语“工序”不仅包含独立的工序，在无法与其他工序明确区分的情况下，只要实现工序所期望的目的，则也包含在本术语中。
[半导体封装的制造方法]
首先，对本实施方式的半导体封装的制造方法进行说明。
本实施方式的半导体封装的制造方法包括：
在暂时支撑体上形成基底部及配置于所述基底部上的导电性的基座部的工序；
在所述暂时支撑体的形成有所述基底部及所述基座部的一侧，配置与所述基座部电连接的半导体元件的工序；
在所述暂时支撑体上形成绝缘层的工序，所述绝缘层成为埋设所述基底部、所述基座部、及所述半导体元件的状态；
通过去除所述暂时支撑体，使所述基底部及所述绝缘层的所述暂时支撑体侧的表面露出的工序；
通过去除所述露出的所述基底部，使所述基座部以比所述绝缘层的所述表面凹陷的状态露出的工序；以及
在所述露出的所述基座部上形成外部连接端子的工序。
形成所述绝缘层的工序可包括：在所述暂时支撑体上形成第一绝缘层的工序，所述第一绝缘层成为埋设所述基底部及所述基座部的状态；以及
在将与所述基座部电连接的所述半导体元件配置于所述第一绝缘层上的工序之后，形成第二绝缘层的工序，所述第二绝缘层成为埋设所述半导体元件的状态。
另外，在所述暂时支撑体上形成所述基底部及所述基座部的工序可包括：
在所述暂时支撑体上形成用以形成所述基底部的基底层的工序；
在所述基底层上形成抗蚀剂掩模的工序，所述抗蚀剂掩模的形成所述基座部的区域开口；
在所述基底层上的所述抗蚀剂掩模开口的区域形成所述基座部的工序；
去除所述抗蚀剂掩模的工序；以及
将所述基座部作为掩模来对所述基底层的未形成有所述基座部的区域进行蚀刻，由此形成所述基底部的工序。
另外，在所述暂时支撑体上形成所述基底部及所述基座部的工序可包括：
通过电镀来形成所述基座部的工序。
根据本实施方式的半导体封装的制造方法，在暂时支撑体上形成基底部，进而在基底部上形成用以形成外部连接端子的基座部，因此在去除暂时支撑体后不需要通过无电镀等形成基座部。另外，根据本实施方式的半导体封装的制造方法，通过暂时支撑体的去除及基底部的去除，基座部的侧面埋在绝缘层中，且形成外部连接端子的面以比绝缘层的表面凹陷的状态露出。因此，不需要如专利文献4中公开的方法般在去除暂时支撑体之后在形成外部连接端子的区域之外再次形成绝缘层，通过在去除了基底部之后的基座部上形成外部连接端子，可制造端子强度高的半导体封装。
＜第一实施方式的半导体封装的制造方法＞
以下，参照附图对本实施方式的半导体封装的制造方法的一例(第一实施方式)进行说明。
图1～图15分别概略性地示出了第一实施方式的半导体封装的制造方法的一例。在第一实施方式中，通过电镀形成基座部，且形成埋设基座部的第一绝缘层与埋设半导体元件的第二绝缘层来作为绝缘层。
(暂时支撑体的准备)
首先，准备暂时支撑体。本实施方式中使用的暂时支撑体16是在玻璃基板10上层叠暂时固定层12以及保护层14而构成(图1)。此外，暂时支撑体并不限定于图1所示的构成，只要具有可构筑后述模塑密封后的半导体封装主体100(参照图11)的刚性，并且在暂时支撑体上构筑了半导体封装主体后可去除即可。
暂时固定层12包含利用透射玻璃基板10的紫外线激光而分解的材料。例如，通过在玻璃基板10上涂布暂时固定剂并加以干燥，而形成厚度为0.25μm左右的暂时固定层12。在暂时支撑体16上构筑了后述半导体封装主体100后，自玻璃基板10侧照射紫外线激光，由此暂时固定层12分解，从而可使暂时支撑体16的玻璃基板10与半导体封装主体100分离。
保护层14例如包含通过溅射而形成的厚度为0.15μm左右的Ti膜。通过在暂时固定层12上形成保护层14，可抑制在暂时支撑体16上构筑半导体封装主体100的工序中暂时固定层12受损。另外，当在暂时支撑体16上构筑了半导体封装主体100后自玻璃基板10侧照射紫外线激光来分解暂时固定层12时，通过保护层14来阻碍紫外线激光的透射，从而可抑制由紫外线激光造成的半导体封装主体100的损伤。
(基底部的形成)
在暂时支撑体16上形成种子层20作为基底部。种子层20是在通过电镀来形成作为基座部的Ni层22时用于通电的层。
形成种子层20的方法并无限定，例如，在暂时支撑体16(保护层14)的整个面上，通过溅射成膜而形成例如厚度为0.3μm～0.6μm左右的Cu层20A来作为用以形成基底部20的基底层(图2)。
继而，在Cu层20A上，以形成基座部22的区域开口的方式形成抗蚀剂掩模24(图3)。抗蚀剂掩模24可通过光刻法形成。例如，在通过旋转涂布法将感光性绝缘材料涂布于Cu层20A上之后，通过曝光及显影进行图案化，由此在Cu层20A上的规定位置形成抗蚀剂掩模24。
(基座部的形成)
继而，形成用以形成后述外部连接端子110(参照图15)的导电性的基座部22。基座部22作为阻挡金属发挥功能，所述阻挡金属抑制构成重配线40的Cu向外部连接端子110的扩散。作为基座部22，例如通过电镀而形成厚度为5μm左右的Ni层(Ni基座)22。具体而言，将自抗蚀剂掩模24的开口部26露出的Cu层20A浸渍于镀敷液中，并对与晶片外周部的稍微露出的种子层20A连接的镀敷电极(未示出)供给电流。由此，在Cu层20A上的未形成有抗蚀剂掩模24的区域(开口部)26中形成Ni层(Ni基座)22(图4)。
在通过电镀形成了Ni基座22之后，使用灰化工艺或有机溶剂等将抗蚀剂掩模24去除(图5)。
在去除了抗蚀剂掩模24之后，通过蚀刻来去除Cu层20A中未形成有Ni基座22的区域(Cu层20A露出的部分)(图6)。通过进行蚀刻，Ni基座22成为掩模，Cu层20A中未形成有Ni层22的部分被去除，从而形成基底部(种子层)20。此外，Cu层20A的未形成有抗蚀剂掩模24的区域被去除而露出的保护层(Ti层)14未受到蚀刻而残存。
(第一绝缘层、重配线、接合电极的形成)
在形成作为外部连接端子110的基座部的Ni层(Ni基座)22之后，在暂时支撑体16上，以Ni基座22与包括半导体元件的后述倒装芯片70(参照图9)经由重配线40等而电连接的方式形成第一绝缘层30及重配线40。例如，作为第一绝缘层30而使用聚酰亚胺，作为重配线40而使用Cu，通过公知的光刻法及蚀刻，以成为基底部20及Ni基座22被埋设于第一绝缘层30中的状态且重配线40的一部分自第一绝缘层30的开口部42露出的方式形成第一绝缘层30及重配线40(图7)。另外，在未形成有基底部20的区域中，成为第一绝缘层30与暂时支撑体16接触的状态。
继而，在第一绝缘层30的开口部42中形成与重配线40连接的接合电极50(图8)。接合电极50包含具有阻挡金属效果的金属，所述具有阻挡金属效果的金属抑制构成重配线40的Cu的扩散。例如，以形成接合电极50的区域露出的方式通过光刻法形成抗蚀剂掩模(未图示)，并通过电镀而形成例如厚度5μm左右的Ni层。自开口部42露出的重配线40的一部分成为种子层，在第一绝缘层30的开口部42中形成与重配线40连接的接合电极50。
(半导体元件的配置)
继而，在暂时支撑体16的形成有基底部20及Ni基座22的一侧，配置与Ni基座22电连接的半导体元件。本实施方式中使用的半导体元件并无限定，可使用大规模集成(large-scale integrated，LSI)芯片、集成电路(integrated circuit，IC)芯片等所需要的元件。例如，可使用形成有半导体元件68与绝缘膜66的倒装芯片70(图9)，所述半导体元件68是在半导体基板上形成晶体管、电阻元件、电容器等电路元件而成，所述绝缘膜66形成于电路元件形成面上来作为保护膜。在绝缘膜66的一部分中形成有开口部65，在开口部65中形成有作为与半导体元件68电连接的接合电极的具有阻挡金属效果的Ni层64，且在接合电极64上形成有包含SnAg等焊料的连接焊料端子62。
将倒装芯片70侧的连接焊料端子62与暂时支撑体16侧的接合电极50进行对位、密接，并施加热及压力来加以接合(图10)。由此，半导体元件68经由接合后的连接焊料端子62、接合电极50、接合电极64、及重配线40而与Ni基座22电连接，并且配置于第一绝缘层30上。
(模塑密封)
在将Ni基座22与半导体元件68电连接之后，利用环氧树脂等热硬化性树脂进行模塑密封，从而形成成为埋设半导体元件68的状态的第二绝缘层80(图11)。由此，形成在绝缘层82(第一绝缘层30及第二绝缘层80)内埋设有种子层20、Ni基座22、重配线40、接合电极50、接合电极64、连接焊料端子62、及倒装芯片70的半导体封装主体100。
(暂时支撑体的去除)
在模塑密封后，通过去除暂时支撑体16，使基底部20及绝缘层82(第一绝缘层30)的暂时支撑体16侧的表面露出。
首先，自玻璃基板10侧照射紫外线激光(例如，波长355nm以上的三次谐波发生(third harmonic generation，THG)激光)，使暂时支撑体16的玻璃基板10与半导体封装主体100分离(图12)。通过透射玻璃基板10的紫外线激光而暂时固定层12分解，成为暂时支撑体16的玻璃基板10自半导体封装主体100分离、且保护层14附着于第一绝缘层30的状态。此外，通过保护层14而阻碍紫外线激光向半导体封装主体100侧的透射，从而可抑制紫外线激光对半导体封装主体100造成的损伤。
在通过紫外线激光的照射而将玻璃基板10分离之后，进行清洗而去除残留于第一绝缘层30侧的暂时固定层12的残留物。
在分离玻璃基板10之后，进一步自半导体封装主体100去除保护层(Ti层)14。例如，通过使用碱性化学液作为蚀刻液来去除保护层(Ti层)14，种子层20及第一绝缘层30的与暂时支撑体16(保护层14)接触的面露出(图13)。
(种子层的去除)
继而，将通过去除暂时支撑体16而露出的种子层20去除(图14)。例如，利用酸系化学液对种子层20进行蚀刻。由此，Ni基座22的与重配线40连接的面及侧面埋设于第一绝缘层30中，且形成外部连接端子110的面以比第一绝缘层30的表面(去除暂时支撑体16而露出的面)凹陷的状态露出。
(外部连接端子的形成)
在去除种子层20而露出的Ni基座22上形成外部连接端子110。例如，通过球搭载方式而在Ni基座22上配置焊球，从而形成外部连接端子110(图15)。
经过以上工序，制造出第一实施方式的半导体封装120。
根据第一实施方式的半导体封装的制造方法，在暂时支撑体16上预先形成基底部20、以及用以形成外部连接端子110的基座部22，并在构筑了半导体封装主体100之后去除暂时支撑体16及基底部20，由此，基座部22以比绝缘层82的表面凹陷的状态露出。因此，不需要在去除暂时支撑体之后通过无电镀等形成基座部、或者在形成外部连接端子110的区域之外的绝缘层82(第一绝缘层30)上形成绝缘层，从而可简便地制造半导体封装120。
另外，在所制造的半导体封装120中，基座部22的形成有外部连接端子110的面为比第一绝缘层30凹陷的状态，且基座部22的侧面埋入第一绝缘层30中，因此，可提高外部连接端子110的连接强度。
[半导体封装]
接着，对本实施方式的半导体封装进行说明。
本实施方式的半导体封装包括：外部连接端子；导电性的基座部，形成有所述外部连接端子；半导体元件，与所述基座部电连接；以及绝缘层，埋设所述基座部及所述半导体元件，所述基座部以形成有所述外部连接端子的面比所述绝缘层的表面凹陷的状态埋设于所述绝缘层中。
所述绝缘层可包括埋设所述基座部的第一绝缘层、以及埋设所述半导体元件的第二绝缘层，所述基座部可以形成有所述外部连接端子的面比所述第一绝缘层的表面凹陷的状态埋设于所述第一绝缘层中。
本实施方式的半导体封装中，基座部的侧面埋入绝缘层中，且在比绝缘层的表面凹陷的状态的面上形成有外部连接端子，因此可提高外部连接端子的连接强度。
＜第一实施方式的半导体封装＞
以下，参照附图对本实施方式的半导体封装的一例(第一实施方式)进行说明。
本实施方式的半导体封装例如可通过所述第一实施方式的半导体封装的制造方法来制造，且具有图15所示的构成。图16是表示第一实施方式的半导体封装中基座部与外部连接端子的连接部分的一例的概略图。
第一实施方式的半导体封装120包括作为外部连接端子的焊球110、形成有外部连接端子110的导电性的基座部22、埋设基座部22的第一绝缘层30、与基座部22电连接的半导体元件68、以及埋设半导体元件68的第二绝缘层80，基座部22以形成有外部连接端子110的面比第一绝缘层30的表面凹陷的状态埋设于第一绝缘层30中。
第一实施方式的半导体封装120中，形成有外部连接端子110的面为比第一绝缘层30凹陷的状态，且基座部22的侧面埋入第一绝缘层30中，因此，可提高外部连接端子110的连接强度。
此外，外部连接端子并不限定于焊球，可采用作为外部连接端子而公知的导电性材料、形成方式。
例如，如图17所示，作为外部连接端子，可设置配置于基座部22上且还配置于基座部22周边的第一绝缘层30上的焊球112。若以此种方式将焊球112配置成也载置于在基座部22的周边形成了阶差的第一绝缘层30上，则焊球112不仅与基座部22连接，而且还受到在基座部22的周边形成了阶差的第一绝缘层30的支撑，从而可进一步提高外部连接端子的连接强度。
＜第二实施方式＞
在第一实施方式中，对形成埋设基座部的第一绝缘层以及埋设半导体元件的第二绝缘层来作为绝缘层的情况进行了说明，但基座部与半导体元件也可埋设于一个绝缘层中。
图18～图23示出了制造将基座部与半导体元件埋设于相同的绝缘层中的半导体封装的方法。
首先，与第一实施方式同样地，在暂时支撑体16上形成基底部20与基座部22(图18)。
继而，在暂时支撑体16上配置半导体元件72，且以基座部22与半导体元件72电连接的方式形成重配线44(图19)。
然后，利用环氧树脂等热硬化性树脂进行模塑密封(图20)。由此，形成如下的绝缘层84：其埋设基底部20、基座部22、重配线44、以及半导体元件72，且在未配置有基底部20及半导体元件72的区域中与暂时支撑体16接触。
在模塑密封后，与第一实施方式同样地去除暂时支撑体16(图21)。
进而，通过蚀刻来去除所露出的基底部20(图22)。由此，基座部22的侧面埋入绝缘层84中，且基座部22的形成外部连接端子的面以比绝缘层84的表面(去除暂时支撑体16而露出的面)凹陷的状态露出。
然后，在露出的基座部22上载置焊球，从而形成外部连接端子110。
通过此种工序，制造出将基座部22与半导体元件72埋设于相同的绝缘层84中的第二实施方式的半导体封装140。
根据第二实施方式的半导体封装的制造方法，在暂时支撑体16上预先形成基底部20、以及用以形成外部连接端子110的基座部22，并在通过配置半导体元件72、形成重配线44、利用树脂密封形成绝缘层84而构筑了半导体封装主体之后，去除暂时支撑体16及基底部20，由此，基座部22以比绝缘层84的表面凹陷的状态露出。因此，不需要在去除暂时支撑体16之后通过无电镀等形成基座部、或者在形成外部连接端子110的区域之外的绝缘层84上形成绝缘层，从而可简便地制造半导体封装140。
另外，在所制造的半导体封装140中，基座部22的形成有外部连接端子110的面为比绝缘层84凹陷的状态，且基座部22的侧面埋入绝缘层84中，因此，可提高外部连接端子110的连接强度。
以上对本公开的半导体封装的制造方法及半导体封装的例子进行了说明，但本公开的半导体封装的制造方法及半导体封装并不限定于所述实施方式。
例如，在所述实施方式中，说明了通过电镀来形成基座部的情况，但并不限定于此。例如，基座部也可通过溅射法等成膜法来形成。另外，也可在暂时支撑体上依次形成作为基底部的基底层以及作为基座部的导电层而将基底层与导电层层叠后，在导电层上的规定区域中形成抗蚀剂掩模，并依次去除未形成有抗蚀剂掩模的区域的导电层、基底层，由此形成基座部与基底部。
另外，构成半导体封装的材料、尺寸、形状、厚度等可适当设定。例如，作为基座部及接合电极的构成材料，并不限定于Ni，可包含Ta、TaN等具有阻挡金属效果的金属。另外，重配线的材料也不限定于Cu，可使用Al等可用作配线的公知材料。

Claims (6)

1.一种半导体封装的制造方法，包括：
在暂时支撑体上形成基底部及配置于所述基底部上的导电性的基座部的工序；
在所述暂时支撑体的形成有所述基底部及所述基座部的一侧，配置与所述基座部电连接的半导体元件的工序；
在所述暂时支撑体上形成绝缘层的工序，所述绝缘层成为埋设所述基底部、所述基座部、及所述半导体元件的状态；
通过去除所述暂时支撑体，使所述基底部及所述绝缘层的所述暂时支撑体侧的表面露出的工序；
通过去除所述露出的所述基底部，使所述基座部以比所述绝缘层的所述表面凹陷的状态露出的工序；以及
在所述露出的所述基座部上形成外部连接端子的工序。
2.根据权利要求1所述的半导体封装的制造方法，其中，形成所述绝缘层的工序包括：
在所述暂时支撑体上形成第一绝缘层的工序，所述第一绝缘层成为埋设所述基底部及所述基座部的状态；以及
在将与所述基座部电连接的所述半导体元件配置于所述第一绝缘层上的工序之后，形成第二绝缘层的工序，所述第二绝缘层成为埋设所述半导体元件的状态。
3.根据权利要求1或2所述的半导体封装的制造方法，其中，
在所述暂时支撑体上形成所述基底部及所述基座部的工序包括：
在所述暂时支撑体上形成用以形成所述基底部的基底层的工序；
在所述基底层上形成抗蚀剂掩模的工序，所述抗蚀剂掩模的形成所述基座部的区域开口；
在所述基底层上的所述抗蚀剂掩模开口的区域形成所述基座部的工序；
去除所述抗蚀剂掩模的工序；以及
将所述基座部作为掩模来对所述基底层的未形成有所述基座部的区域进行蚀刻，由此形成所述基底部的工序。
4.根据权利要求1至3中任一项所述的半导体封装的制造方法，其中，在所述暂时支撑体上形成所述基底部及所述基座部的工序包括：
通过电镀来形成所述基座部的工序。
5.一种半导体封装，包括：
外部连接端子；
导电性的基座部，形成有所述外部连接端子；
半导体元件，与所述基座部电连接；以及
绝缘层，埋设所述基座部及所述半导体元件，
所述基座部以形成有所述外部连接端子的面比所述绝缘层的表面凹陷的状态埋设于所述绝缘层中。
6.根据权利要求5所述的半导体封装，其中，所述绝缘层包括埋设所述基座部的第一绝缘层、以及埋设所述半导体元件的第二绝缘层，
所述基座部以形成有所述外部连接端子的面比所述第一绝缘层的表面凹陷的状态埋设于所述第一绝缘层中。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995026047A1 (en) * 1994-03-18 1995-09-28 Hitachi Chemical Company, Ltd. Semiconductor package manufacturing method and semiconductor package
JP4777644B2 (ja) * 2004-12-24 2011-09-21 Ｏｋｉセミコンダクタ株式会社 半導体装置およびその製造方法
JP2007305622A (ja) 2006-05-08 2007-11-22 Seiko Epson Corp 薄膜素子およびその製造方法、薄膜回路装置およびその製造方法、並びに電子機器
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
JP5582811B2 (ja) 2010-02-15 2014-09-03 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP5873146B2 (ja) 2014-07-15 2016-03-01 ラピスセミコンダクタ株式会社 半導体装置
KR101778498B1 (ko) * 2014-10-10 2017-09-13 이시하라 케미칼 가부시키가이샤 합금 범프의 제조방법
KR101672640B1 (ko) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스
JP6152434B2 (ja) 2016-01-14 2017-06-21 ラピスセミコンダクタ株式会社 半導体装置
KR102579880B1 (ko) * 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
JP2017028316A (ja) * 2016-10-13 2017-02-02 日立化成株式会社 半導体装置の製造方法、半導体装置、及び感光性樹脂組成物
JP6955864B2 (ja) * 2016-12-26 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法

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