KR20100068660A - 적층 웨이퍼 레벨 패키지 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 적층 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것으로, 재배열 배선층; 상기 재배열 배선층 하부에 배치되며 상기 재배열 배선층과 전기적으로 접속하는 외부접속수단; 상기 재배열 배선층 상부에 배치되며 상기 재배열 배선층과 전기적으로 접속된 칩 접속 패드; 상기 칩 접속 패드와 접속되도록 상기 재배열 배선층상에 실장된 반도체 칩; 상기 재배열 배선층과 전기적으로 연결된 금속 포스트; 상기 금속 포스트의 일부를 노출하며 상기 반도체 칩을 밀봉하는 밀봉부재; 및 상기 밀봉부재상에 적층되며 상기 노출된 금속포스트와 전기적으로 연결된 전자부품;을 포함한다.
웨이퍼 레벨 패키지, 적층, 포스트, 미스얼라인, 인터커넥션, 재배선층
Description
본원 발명은 적층 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것으로, 적층되고자 하는 전자부품의 인터커넥션을 위한 금속 포스트를 재배열 배선층을 형성하기 위한 도전층에 미리 접합시킨후, 반도체 칩 실장공정, 재배열 배선층 형성공정과 적층공정등을 수행함으로써, 적층공정에서 발생하는 미스얼라인 문제를 개선하며 파인 피치를 갖는 적층 웨이퍼 레벨 패키지 및 이의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지이다.
반도체 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술로써, 반도체 소자의 성능과 최종 제품의 가격, 성능 및 신뢰성을 좌우할 기술인 만큼 여러 형태로 개발되어지고 있다.
반도체 패키지 중 적층 칩 패키지는 반도체 칩들을 적층하여 단일 패키지로 제조하여, 반도체 패키지 용량을 확장시키거나 반도체 패키지의 용량을 기준으로 실장영역을 최소화할 수 있는 등의 이점을 가지고 있다.
이들 적층 칩 패키지들의 제조방법은 개개의 반도체 칩들을 제조하는 웨이퍼 제조공정(Wafer Fabrication)과 웨이퍼에서 개개의 반도체 칩들을 분리한 후 최종 제품인 반도체 패키지로 조립하는 패키지 조립공정(Assembly)을 모두 포함한다.
이와 같이 기존의 적층 칩 패키지 제조방법이 웨이퍼 제조공정과 패키지 조립공정을 모두 포함함에 따라, 최종 제품을 완성하기까지의 작업시간(Throughput)의 증가와 공정의 복잡화로 인한 신뢰성의 저하 및 공정비용의 증가 등을 가져오게 되며, 결국 고가의 제품을 생산하게 됨으로써 가격 경쟁력이 약화되는 등의 단점을 가져올 수 있었다.
이에 따라, 기판상에 칩을 실장시킨 후 그 상부에 재배열 배선층 형성공정, 유전층을 적층하는 공정 및 비아홀 형성하는 공정을 포함하여 제조되는 적층 웨이퍼 레벨 패키지가 개발되었다. 즉, 적층 웨이퍼 레벨 패키지는 웨이퍼 기판에서 반도체 칩과 패키징을 모두 수행함에 따라 제조공정과 제조시간을 단축하고 제조비용을 절감할 수 있다.
그러나, 적층 웨이퍼 레벨 패키지는 칩 실장 후에 수행되는 열처리 공정에 의하여, 웨이퍼 기판이나 반도체 칩간의 열팽창 계수 차이가 발생하거나 웨이퍼 기판의 휨과 같은 웨이퍼 기판의 변형에 따라, 상기 칩과 후속공정에서 형성되는 재 배열 배선층과의 접촉 불량을 야기할 수 있다. 또한, 칩 실장후에 수행되는 후속 공정, 예컨대 레이어 적층 공정 및 비아홀 형성 공정등에서 많은 불량을 야기할 수 있다.
이와 더불어, 상기 칩상에 다른 칩을 더 적층하는 공정에서, 상기 웨이퍼 기판의 변형으로 인해 적층되고자 하는 칩의 미스 얼라인을 야기할 수 있다.
따라서, 종래 제종공정과 제조시간을 단축할 수 있는 적층 웨이퍼 레벨 패키지 기술이 대두되었으나, 아직까지 적층공정에서 발생하는 미스얼라인으로 인해 수율 감소 및 코스트가 증가되는 문제점이 있었다.
본 발명의 과제는 적층되고자 하는 전자부품의 인터커넥션을 위한 금속 포스트를 재배열 배선층을 형성하기 위한 도전층에 미리 접합시킨후, 반도체 칩 실장공정, 재배열 배선층 형성공정과 적층공정등을 수행함으로써, 적층공정에서 발생하는 미스얼라인 문제를 개선하며 파인 피치를 갖는 적층 웨이퍼 레벨 패키지 및 이의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 적층 웨이퍼 레벨 패키지를 제공한다. 상기 적층 웨이퍼 레벨 패키지는 재배열 배선층; 상기 재배열 배선층 하부에 배치되며 상기 재배열 배선층과 전기적으로 접속하는 외부접속수단; 상기 재배열 배선층 상부에 배치되며 상기 재배열 배선층과 전기적으로 접속된 칩 접속 패드; 상기 칩 접속 패드와 접속되도록 상기 재배열 배선층상에 실장된 반도체 칩; 상기 재배열 배선층과 전기적으로 연결된 금속 포스트; 상기 금속 포스트의 일부를 노출하며 상기 반도체 칩을 밀봉하는 밀봉부재; 및 상기 밀봉부재상에 적층되며 상기 노출된 금속포스트와 전기적으로 연결된 전자부품;을 포함한다.
여기서, 상기 전자부품은 반도체 칩, 모듈 및 패키지 중 어느 하나의 형태를 가질 수 있다.
또한, 적어도 상기 칩 접속 패드와 반도체 칩의 연결부분을 덮는 버퍼부를 더 포함할 수 있다.
또한, 상기 전자부품과 상기 밀봉부재사이에 충진된 적층 버퍼부를 더 포함할 수 있다.
또한, 상기 반도체 칩의 실장은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 적층 웨이퍼 레벨 패키지의 제조 방법을 제공한다. 상기 제조 방법은 기판을 준비하는 단계; 상기 기판상에 도전층을 형성하는 단계; 상기 도전층과 전기적으로 연결된 금속 포스트를 형성하는 단계; 상기 도전층상에 칩 접속 패드를 형성하는 단계; 상기 칩 접 속 패드와 접속되도록 상기 도전층상에 반도체 칩을 실장하는 단계; 상기 금속포스트 및 상기 반도체 칩을 밀봉하는 밀봉부재를 형성하는 단계; 상기 도전층으로부터 상기 기판을 분리하는 단계; 상기 도전층을 식각하여 재배열 배선층을 형성하는 단계; 상기 재배열 배선층에 외부 접속수단을 형성하는 단계; 및 상기 밀봉부재상에 상기 금속포스트와 전기적으로 접속되도록 전자부품을 적층하는 단계;를 포함한다.
여기서, 상기 반도체 칩과 상기 칩 접속 패드간의 접속은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수 있다.
또한, 적어도 상기 칩 접속 패드과 반도체 칩의 연결부분을 덮는 버퍼부를 더 형성할 수 있다.
또한, 적어도 상기 금속포스트와 상기 전자부품의 연결부분을 감싸는 적층 버퍼부를 더 형성할 수 있다.
또한, 적어도 상기 금속포스트와 상기 전자부품의 연결부분을 감싸는 적층 버퍼부를 더 형성할 수 있다.
또한, 상기 재배열 배선층에 외부 접속수단을 형성하는 단계이후에 상기 밀봉부재에 상기 금속포스트를 노출하는 콘택홀을 형성하는 단계; 및 상기 콘택홀에 접속부재를 충진하는 단계를 더 포함할 수 있다.
또한, 상기 밀봉부재는 형성하는 단계에서 상기 밀봉부재는 상기 금속포스트를 노출하도록 형성할 수 있다.
본 발명의 적층 웨이퍼 레벨 패키지는 적층되고자 하는 부품의 인터커넥션을 위한 금속 포스트를 미리 도전층에 접합한 후, 상기 반도체 칩 실장공정, 재배열 배선층 형성 공정과 적층공정등을 수행함으로써, 적층공정중에 발생하는 미스 얼라인의 발생을 방지할 수 있어, 적층된 전자부품의 전기적 접촉 신뢰성을 향상시킬 수 있다.
또한, 적층 웨이퍼 레벨 패키지는 웨이퍼 기판상에서 칩의 적층 공정 및 패키징 공정을 모두 수행함에 따라, 공정 시간 및 공정 비용을 줄일 수 있다.
또한, 상기 금속 포스트를 통해 인터커넥션을 용이하게 수행하며 전자부품을 적층시킬 수 있어, 공정을 단순화시킬 수 있다.
또한, 상기 금속 포스트를 통해 적층되는 전자부품간의 인터커넥션을 수행함에 따라, 파인 피치를 실현할 수 있다.
이하, 본 발명의 실시예들은 적층 웨이퍼 레벨 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타 낸다.
도 1은 본 발명의 제 1 실시예에 따른 적층 웨이퍼 레벨 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 적층 웨이퍼 레벨 패키지는 재배열 배선층(111), 외부접속수단(190), 칩 접속 패드(130a), 반도체 칩(160), 금속포스트(140), 밀봉부재(170) 및 전자부품(200)을 포함한다.
상기 재배열 배선층(111)은 상기 칩 접속 패드(130a)와 상기 금속포스트(140)를 재배열하는 역할을 한다.
상기 재배열 배선층(111) 하부에는 절연 패턴(180)이 배치되어 있다. 상기 절연 패턴(180)은 상기 재배열 배선층(111)을 외부로부터 보호하는 역할을 한다.
상기 절연 패턴(180)은 상기 재배열 배선층(111)의 일부를 노출한다. 상기 노출된 재배열 배선층(111) 하부에 외부접속수단(190)이 접합되어 있다. 즉, 상기 외부접속수단(190)은 상기 재배열 배선층(111)과 전기적으로 접속되어 있다. 상기 외부접속수단(190)에 의해 적층 웨이퍼 레벨 패키지는 외부신호기기, 예컨대 인쇄회로기판과 전기적으로 연결될 수 있다. 상기 외부접속수단(190)의 예로서는 솔더볼 또는 금속범프일 수 있다.
상기 재배열 배선층(111) 상부에 칩 접속 패드(130a)가 배치될 수 있다. 여기서, 상기 칩 접속 패드(130a)는 상기 재배열 배선층(111)과 전기적으로 접속되어 있을 수 있다. 이에 따라, 상기 칩 접속 패드(130a)는 상기 재배열 배선층(111)에 의해 재배열될 수 있다.
상기 반도체 칩(160)은 솔더볼 또는 금속범프로 이루어진 접속단자(161)를 구비할 수 있다. 상기 반도체 칩(160)의 접속단자(161)는 상기 칩 접속 패드(130a)와 전기적으로 연결되며 상기 반도체 칩(160)은 상기 재배열 배선층(111)상에 실장될 수 있다. 여기서, 상기 반도체 칩(160)의 실장수단(150)은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF)등일 수 있다.
이에 더하여, 본 발명의 실시예에 따른 적층 웨이퍼 레벨 패키지는, 상기 칩 접속 패드(130a)와 상기 반도체 칩(160)이 솔더링에 의해 전기적으로 접속될 경우, 도면에는 도시되지 않았으나, 적어도 상기 칩 접속 패드(130a)과 반도체 칩(160)의 연결부분을 덮는 버퍼부를 더 포함할 수 있다. 상기 버퍼부는 상기 반도체 칩(160)과 상기 재배열 배선층(111)을 포함하는 절연 패턴(180)사이의 전체면에 개재될 수 있다. 상기 버퍼부를 형성하는 재질의 예로서는 언더필 재료일 수 있다. 상기 버퍼부는 열 응력을 흡수 및 완화하는 역할을 하는 완충 역할과 전기적 절연 기능을 수행하여, 상기 반도체 칩(160)과 상기 칩 접속 패드(130a)간의 전기적 접속 신뢰성을 향상시키는 역할을 한다. 또한, 상기 버퍼부는 상기 반도체 칩(160)을 상기 재배열 배선층(110)을 포함하는 절연패턴(180)상에 접착하여 고정시키는 역할을 할 수 있다.
상기 금속포스트(140)는 상기 재배열 배선층(111)과 전기적으로 연결되어 있을 수 있다. 여기서, 상기 금속 포스트(140)를 통해 상기 재배열 배선층(111)과 후술 될 전자부품(200)은 서로 전기적으로 연결될 수 있다.
상기 밀봉부재(170)는 상기 반도체 칩(160)을 밀봉하여, 상기 반도체 칩(160)을 외부 환경으로부터 보호하는 역할을 한다. 여기서, 상기 밀봉부재(170)는 상기 금속 포스트(140)와 상기 전자부품(200)간의 전기적 접속을 위해 상기 금속 포스트(140)의 일부를 노출한다. 이때, 상기 밀봉부재(170)는 상기 금속포스트(140)를 노출하기 위한 콘택홀(171)을 구비할 수 있다.
상기 콘택홀(171)에 의해 노출된 금속 포스트(140)와 전기적으로 연결된 전자부품(200)이 적층되어 있다. 여기서, 상기 금속 포스트(140)와 전자부품(200)의 접속단자(201)는 상기 콘택홀(171)에 충진된 접속부재(195), 예컨대 도금층 및 도전 페이스트에 의해 서로 전기적으로 연결될 수 있다. 이로써, 상기 전자부품(200)은 상기 금속포스트(140)를 통해 외부로부터 전기적 신호를 인가받을 수 있다.
상기 전자부품(200)의 예로서는 부가 반도체 칩, 모듈 및 패키지 등일 수 있다. 여기서, 상기 부가 반도체칩은 상기 반도체칩(160)과 동일한 종류이거나, 서로 다른 종류일 수 있으며, 본 발명의 실시예에서 한정하는 것은 아니다. 또한, 상기 전자부품(200)의 접속단자(201)의 예로서는 솔더볼 및 금속범프등일 수 있다.
이에 더하여, 도면에는 도시되지 않았으나, 적어도 상기 금속포스트(140)와 상기 전자부품(200)의 연결부분을 감싸는 적층 버퍼부를 더 형성할 수 있다. 즉, 상기 적층 버퍼부는 상기 밀봉부재(170)와 상기 전자부품(200)사이에 개재된다. 여기서, 상기 적층 버퍼부는 전기적 접속 신뢰성을 향상시킬 수 있다. 또한, 상기 적층 버퍼부는 상기 전자부품을 상기 밀봉부재상에 고정하는 역할을 할 수도 있다.
따라서, 본 발명의 실시예에서, 재배열층과 전기적으로 접속된 금속 포스트 를 통해 적층되는 전자부품간의 인터커넥션을 이룸에 따라, 적층되는 전자부품간의 전기적 접속 신뢰성 및 파인 피치를 확보할 수 있다.
이에 더하여, 본 발명의 실시예에서, 상기 밀봉부재가 상기 금속 포스트(140)를 노출하기 위해 콘택홀을 구비하는 것으로 설명하였으나 이에 한정되는 것은 아니다. 즉, 상기 밀봉부재의 높이를 조절함으로써, 별도로 콘택홀을 형성하지 않고 상기 금속포스트를 노출시킬 수도 있다. 예컨대. 상기 밀봉부재의 높이는 상기 금속 포스트의 높이보다 작거나 같게 형성할 경우, 상기 금속포스트는 상기 밀봉부재로부터 자연적으로 노출될 수 있다.
도 2 내지 도 17은 본 발명의 제 2 실시예에 따른 적층 웨이퍼 레벨 패키지의 제조공정을 설명하기 위한 단면도들이다.
도 2를 참조하면, 적층 웨이퍼 레벨 패키지를 제조하기 위해 먼저, 기판(100)을 제공한다.
상기 기판(100)은 반도체 공정에 사용되는 웨이퍼 기판일 수 있다. 상기 기판(100)의 재질의 예로서는 실리콘, 세라믹, 유리 및 폴리머등일 수 있다.
상기 기판(100)상에 도전층(110)을 형성한다. 여기서, 상기 도전층(110)은 금속 포일(foil)을 라미네이팅하여 형성할 수 있다. 본 발명의 실시예에서 상기 도전층(110)을 형성하는 방법에 대해서 한정하는 것은 아니며, 다른 방법으로, 상기 도전층(110)은 금속을 증착하여 형성할 수 도 있다. 또한, 상기 금속의 예로서는 Cu, Au, W, Ni, Pb 및 Ti등일 수 있다. 상기 도전층(110)은 단일 종으로 이루어진 단일막 또는 이종 이상의 적층막으로 이루어질 수 있다.
도 3를 참조하면, 상기 도전층(110)을 형성한 후, 상기 도전층(110)상에 제 1 레지스트 패턴(121)을 형성한다. 상기 제 1 레지스트 패턴(121)을 형성하기 위해, 먼저 상기 도전층(110)상에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 제 1 레지스트 패턴(121)을 형성할 수 있다.
도 4를 참조하면, 상기 제 1 레지스트 패턴(121)에 의해 노출된 상기 도전층(110)상에 금속 포스트(140)를 형성한다. 상기 금속 포스트(140)는 금속 도금법에 의해 형성할 수 있다.
이후, 상기 금속 포스트(140)를 형성한 후, 제 1 레지스트 패턴(121)을 제거한다.
도 5를 참조하면, 상기 금속 포스트(140)가 형성된 기판(100)상에 제 2 레지스트 패턴(122)을 형성한다. 상기 제 2 레지스트 패턴(122)을 마스크로 하여, 상기 제 2 레지스트 패턴(122)에 의해 노출된 상기 도전층(110)상에 칩 접속 패드(130a)를 형성한다.
상기 칩 접속 패드(130a)는 쉐도우 마스크를 이용한 증착공정을 통해 형성될 수 있다. 또는 상기 칩 접속 패드(130a)는 상기 도전층(110)을 시드층으로 사용한 전기 도금을 통해 형성될 수도 있다.
상기 칩 접속 패드(130a)는 금속, 예컨대 Al, Cu, Ni, 및 Ti 중 어느 하나 또는 둘 이상으로 이루어질 수 있다.
상기 제 2 레지스트 패턴(122)을 도 6에서와 같이 제거한다.
도 7을 참조하면, 상기 칩 접속 패드(130a)를 포함하는 상기 도전층(110)상에 실장 수단(150), 예컨대 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 및 액상의 비전도성 페이스트(Non-Conductive Paste;NCP)등을 형성한다.
도 8를 참조하면, 상기 실장 수단(150)상에 상기 반도체 칩(160)을 압착함에 따라, 상기 반도체 칩(160)의 접속단자(161)는 상기 칩 접속 패드(130a)와 전기적으로 접속될 수 있다. 여기서, 상기 실장수단(150)이 이방성 전도성 필름일 경우, 상기 이방성 전도성 필름에 의해 상기 반도체 칩(160)의 접속단자(161)와 상기 칩 접속 패드(130a)는 서로 전기적으로 연결될 수 있다. 또한, 상기 실장수단(150)이 비전도성 페이스트일 경우, 상기 실장수단(150)은 상기 반도체 칩(160)의 접속단자(161)와 상기 칩 접속 패드(130a) 사이에는 개재되지 않고, 서로 접촉하고 있는 상기 반도체 칩(160)의 접속단자(161)와 상기 칩 접속 패드(130a)의 주변에 배치되어, 상기 반도체 칩(160)을 상기 도전층(110)상에 접착 및 고정시키는 역할을 한다. 이때, 상기 비전도성 페이스트는 상기 반도체 칩(160)과 상기 도전층(110)간의 전기적 접촉 신뢰성을 향상시키는 버퍼부의 역할을 할 수 있다.
상기 실장수단(150)의 다른 예로서는 솔더링 또는 도전성 페이스트를 이용하여 서로 전기적으로 접속될 수 있다. 여기서, 상기 반도체 칩(160)과 상기 칩 접속 패드(130a)가 솔더링에 의해 전기적으로 접속될 경우, 도면에는 도시되지 않았으나, 상기 반도체 칩(160)과 상기 칩 접속 패드(130a)의 연결부분을 덮는 버퍼부를 더 형성할 수 있다. 상기 버퍼부는 상기 반도체 칩(160)과 상기 기판(100)간의 열 팽창계수 차이로 인해 솔더에 인가되는 열적 스트레스를 완화(thermal stress release)시키는 효과를 줌으로써 솔더의 피로수명을 향상시킬 수 있다. 이에 따라, 상기 반도체 칩(160)과 상기 칩 접속 패드(130a)간의 전기적 접촉 신뢰성을 향상시킬 수 있다. 또한, 상기 버퍼부에 의해 상기 반도체 칩(160)은 상기 도전층(110)상에 고정될 수 있다. 상기 버퍼부는 상기 칩 접속 패드(130a)상에 상기 반도체 칩(160)을 솔더링하여 접합시킨후, 상기 도전층(110)과 상기 반도체 칩(160)사이에 언더필 재료를 충진함으로써 형성할 수 있다. 예컨대, 상기 언더필 재료는 에폭시계 수지, 폴리이미드계 수지, 폴라아크릴레이트계, 폴리에스테르계 수지 및 폴리벤즈옥사졸등의 수지를 포함할 수 있다.
도 9를 참조하면, 상기 반도체 칩(160)을 실장한 후, 상기 반도체 칩(160)를 밀봉하는 밀봉부재(170)를 형성한다. 여기서, 상기 밀봉부재(170)를 형성하는 방법의 예로서는 트랜스퍼 몰딩 방법, 인젝션 몰딩방법, 스프린 프린팅 방법 및 디스펜싱 방법등일 수 있다. 또한, 상기 밀봉부재(170)는 수지로 형성되는 것으로, 예컨대 에폭시계 수지, 실리콘계 수지, 불소 수지 및 아크릴계 수지등일 수 있다.
도 10을 참조하면, 상기 밀봉부재(170)를 형성한 후, 상기 도전층(110)으로부터 상기 기판(100)을 분리한다. 상기 기판(100)의 분리하는 방법으로 상기 기판(100)을 폴리싱하거나 습식공정에 의해 분해시킬 수 있다.
상기 기판(100)을 분리하는 다른 방법으로, 도면에는 도시되지 않았으나, 상기 기판(100)과 상기 도전층(110)사이에 희생층을 형성한 후, 상기 희생층을 습식공정 또는 UV 조사에 의해 제거시킴으로써 상기 도전층(110)으로부터 상기 기 판(100)을 제거할 수 있다. 이때, 상기 희생층은 상기 도전층(110)을 형성하기 전에 상기 기판(100)상에 형성하게 된다. 여기서, 상기 희생층은 금속, 실리콘산화물, 실리콘질화물 및 UV광 분해성 수지 중 어느 하나로 형성될 수 있다.
도 11를 참조하면, 상기 기판(100)을 제거되어 노출된 상기 도전층(110) 하부에 제 3 레지스트 패턴(123)을 형성한다. 상기 제 3 레지스트 패턴(123)은 상기 도전층(110)하부에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 제 3 레지스트 패턴(123)을 형성할 수 있다.
도 13을 참조하면, 상기 제 2 레지스트 패턴(122)을 식각 마스크로 사용하여 상기 도전층(110)을 식각하여 재배열 배선층(111)을 형성한다. 이후, 도 14에서와 같이, 상기 제 2 레지스트 패턴(122)을 제거한다.
따라서, 후술 될 전자부품(200)과의 인터커넥션을 위한 금속포스트(140)를 재배열 배선층(111)을 형성하기 전의 도전층(110)에 미리 접합시킨 후, 재배열 배선층 형성공정, 반도체 칩 실장 공정, 밀봉부재 형성공정등을 수행함에 따라, 상기 금속 포스트(140)가 상기 재배열 배선층(111)과의 접속 불량이 발생되는 것을 방지할 수 있다.
도 14를 참조하면, 상기 재배열 배선층(111)상에 절연 패턴(180)을 형성한다. 상기 절연 패턴(180)은 상기 재배열 배선층(111)의 일부를 노출한다. 상기 절연 패턴(180)은 절연층을 형성한 후, 노광 및 현상공정을 통해 형성할 수 있다.
도 15을 참조하면, 상기 절연 패턴(180)에 의해 노출된 상기 재배열 배선 층(111)상에 외부접속수단(190)을 형성한다. 여기서, 상기 외부접속수단(190)의 예로서는 솔더볼 및 금속범프등일 수 있다.
도 16을 참조하면, 상기 밀봉부재(170)에 상기 금속 포스트(140)를 노출하기 위한 콘택홀(171)을 형성한다. 상기 콘택홀(171)을 형성하는 방법의 예로서는 기계적 드릴법, 레이저 드릴법, 식각방법등을 이용할 수 있다.
도 17을 참조하면, 상기 콘택홀(171)에 의해 노출된 상기 금속포스트(140)와 전기적으로 접속하는 전자부품(200)을 적층한다. 여기서, 상기 전자부품(200)의 예로서는 부가 반도체 칩, 모듈 및 패키지 등일 수 있다. 여기서, 상기 부가 반도체칩은 상기 반도체칩과 동일한 종류이거나, 서로 다른 종류일 수 있으며, 본 발명의 실시예에서 한정하는 것은 아니다. 여기서, 상기 콘택홀(171)에 접속부재(195), 예컨데 도금층 또는 도전성 페이스트를 충진한 후, 상기 접속부재(195)와 상기 전자부품의 접속수단과 접합시킴으써, 상기 전자부품(200)과 상기 금속 포스트(140)는 전기적으로 접속될 수 있다.
이에 더하여, 도면에는 도시되지 않았으나, 적어도 상기 금속 포스트(140)와 상기 전자부품(200)의 연결부분을 감싸는 적층 버퍼부를 더 형성할 수 있다. 즉, 상기 적층 버퍼부는 상기 밀봉부재(170)와 상기 전자부품(200)사이에 개재된다. 여기서, 상기 적층 버퍼부는 전기적 접속 신뢰성을 향상시킬 수 있다. 또한, 상기 적층 버퍼부는 상기 전자부품을 상기 밀봉부재상에 고정하는 역할을 할 수도 있다.
따라서, 본 발명의 실시예에 따른 적층 웨이퍼 레벨 패키지의 제조 방법에 있어서, 적층된 부품들간의 인터커넥션을 위한 금속포스트를 재배열 배선층을 형성 하기 위한 도전층에 미리 접합시킨후, 재배열 배선층 형성공정, 반도체 칩 실장공정 및적층공정등을 수행함으로써, 적층공정에서 발생하는 미스얼라인 문제를 개선할 수 있다.
본 발명의 실시예에서, 상기 밀봉부재에 콘택홀을 형성함으로써 금속 포스트를 노출하도록 하였으나, 이에 한정되는 것은 아니다. 예컨대, 상기 밀봉부재를 상기 금속포스트의 높이와 같거나 작게 형성함으로써, 상기 밀봉부재는 상기 금속 포스트를 노출하도록 형성될 수 있다. 즉, 상기 밀봉부재를 형성할 때, 상기 금속포스트를 노출하도록 형성함으로써, 상기 금속 포스트를 노출하기 위한 콘택홀 형성 공정을 별도로 수행하지 않아도 되므로, 공정을 단순화시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 적층 웨이퍼 레벨 패키지의 단면도이다.
도 2 내지 도 17은 본 발명의 제 2 실시예에 따른 적층 웨이퍼 레벨 패키지의 제조공정을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 110 : 도전층
111 : 재배열 배선층 130a : 칩 접속 패드
140 : 금속 포스트 150 : 실장수단
160 : 반도체 칩 170 : 밀봉부재
200 : 전자부품
Claims (12)
- 재배열 배선층;상기 재배열 배선층 하부에 배치되며 상기 재배열 배선층과 전기적으로 접속하는 외부접속수단;상기 재배열 배선층 상부에 배치되며 상기 재배열 배선층과 전기적으로 접속된 칩 접속 패드;상기 칩 접속 패드와 접속되도록 상기 재배열 배선층상에 실장된 반도체 칩;상기 재배열 배선층과 전기적으로 연결된 금속 포스트;상기 금속 포스트의 일부를 노출하며 상기 반도체 칩을 밀봉하는 밀봉부재; 및상기 밀봉부재상에 적층되며 상기 노출된 금속포스트와 전기적으로 연결된 전자부품;을 포함하는 적층 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 전자부품은 반도체 칩, 모듈 및 패키지 중 어느 하나의 형태를 갖는 적층 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,적어도 상기 칩 접속 패드와 반도체 칩의 연결부분을 덮는 버퍼부를 더 포함하는 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 전자부품과 상기 밀봉부재사이에 충진된 적층 버퍼부를 더 포함하는 적층 웨이퍼 레벨 패키지.
- 제 1 항에 있어서,상기 반도체 칩의 실장은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용하는 적층 웨이퍼 레벨 패키지.
- 기판을 준비하는 단계;상기 기판상에 도전층을 형성하는 단계;상기 도전층과 전기적으로 연결된 금속 포스트를 형성하는 단계;상기 도전층상에 칩 접속 패드를 형성하는 단계;상기 칩 접속 패드와 접속되도록 상기 도전층상에 반도체 칩을 실장하는 단계;상기 금속포스트 및 상기 반도체 칩을 밀봉하는 밀봉부재를 형성하는 단계;상기 도전층으로부터 상기 기판을 분리하는 단계;상기 도전층을 식각하여 재배열 배선층을 형성하는 단계;상기 재배열 배선층에 외부 접속수단을 형성하는 단계; 및상기 밀봉부재상에 상기 금속포스트와 전기적으로 접속되도록 전자부품을 적층하는 단계;를 포함하는 적층 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,상기 반도체 칩과 상기 칩 접속 패드간의 접속은 솔더링, 도전성 페이스트, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용하는 적층 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,적어도 상기 칩 접속 패드과 반도체 칩의 연결부분을 덮는 버퍼부를 더 형성하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,적어도 상기 금속포스트와 상기 전자부품의 연결부분을 감싸는 적층 버퍼부를 더 형성하는 적층 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,적어도 상기 금속포스트와 상기 전자부품의 연결부분을 감싸는 적층 버퍼부를 더 형성하는 적층 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,상기 재배열 배선층에 외부 접속수단을 형성하는 단계이후에 상기 밀봉부재에 상기 금속포스트를 노출하는 콘택홀을 형성하는 단계; 및상기 콘택홀에 접속부재를 충진하는 단계를 더 포함하는 웨이퍼 레벨 패키지의 제조 방법.
- 제 6 항에 있어서,상기 밀봉부재를 형성하는 단계에 있어서, 상기 밀봉부재는 상기 금속 포스트를 노출하도록 형성되는 웨이퍼 레벨 패키지의 제조 방법.
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