JP2012231130A - パッケージ基板及びその製造方法 - Google Patents

パッケージ基板及びその製造方法 Download PDF

Info

Publication number
JP2012231130A
JP2012231130A JP2012088225A JP2012088225A JP2012231130A JP 2012231130 A JP2012231130 A JP 2012231130A JP 2012088225 A JP2012088225 A JP 2012088225A JP 2012088225 A JP2012088225 A JP 2012088225A JP 2012231130 A JP2012231130 A JP 2012231130A
Authority
JP
Japan
Prior art keywords
layer
package substrate
alloy
thermal diffusion
metal post
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012088225A
Other languages
English (en)
Other versions
JP5624077B2 (ja
Inventor
Dong-Gyu Yi
イ・ドン・ギュ
Jin-Won Choi
チェ・ジン・ウォン
Sung-Won Jeong
ジョン・スン・ウォン
Dae-Yong Yi
イ・デ・ヨン
Gi-Sop Yi
イ・ギ・ソプ
Jin-Hong Kim
キム・ジン・ホ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2012231130A publication Critical patent/JP2012231130A/ja
Application granted granted Critical
Publication of JP5624077B2 publication Critical patent/JP5624077B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145—Flow barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

【課題】本発明はパッケージ基板及びその製造方法に関する。
【解決手段】本発明のパッケージ基板は、少なくとも一つの導電性パッドを具備した基板と、前記基板上に形成され、前記導電性パッドを露出させる開口部を有する絶縁層と、前記開口部を介して露出された導電性パッドの上面及び前記絶縁層の側壁に沿って形成される剥離防止層と、少なくとも一つの合金材料からなって前記剥離防止層上に形成されるメタルポストと、前記メタルポスト上に形成される熱拡散防止膜と、を含む。
【選択図】図１

Description

本発明は、パッケージ基板及びその製造方法に関し、より詳細には、合金でメタルポストを構成し、その上部に熱拡散防止膜を形成したパッケージ基板及びその製造方法に関する。
一般的に、フリップチップパッケージは、チップと基板に形成されたはんだバンプを用いて接続する構造を有している。このような構造のフリップチップパッケージは、高速大容量データを処理することを目的としているため、半導体のデータ処理容量の増加と軽薄短小の傾向に伴って、バンプピッチが次第に減少している。
このような傾向に伴うパッケージの変化は、バンプ信頼性の悪化という問題点を発生させるため、これに対する迅速な改善が必要である。
従来は、基板とチップのバンプ接続信頼性を向上させるために、チップ側のバンプ材料をはんだから機械的強度に優れ安定的な銅に代替し、基板側のバンプにも銅ポストで形成した構造が提案されている。
この場合、チップと基板に形成された銅を接合するための媒介体としてはんだを用いているが、通常、基板に形成された銅ポストの上にはんだを印刷またはめっきして使用している。
しかし、前記のような銅ポスト上に形成されたはんだバンプはいくつかの問題点を有している。銅ポストは、銅の性質上酸化しやすく硬度が高いため、基板とチップとの間に反り（ｗａｒｐａｇｅ）現象が発生することで銅ポストに亀裂が生じ、反りがひどい場合には銅ポストに短絡現象が発生する問題がある。
このような問題点を解決するために、様々な合金材料で銅ポストを代替しようとする試みがあった。しかし、合金材料を用いてポストを形成すると、金属シード層とドライフィルムとの間でドライフィルムの剥離現象が発生して、めっきされてはならない絶縁層がめっきされたり、逆にめっきされるべきパッドには全くめっきされない問題点が発生した。
また、合金材料で構成された銅ポスト上に、はんだのめっきや印刷後にリフローを行うと、銅ポストとはんだとの間の界面がなくなり、はんだが銅ポストの上面や側面に流れたり、リフロー工程が行われる際にはんだから高温の熱が伝達され、銅ポスト自体が溶融される深刻な問題が発生する恐れがある。
韓国公開特許第１０−２００８−００２０３６５号公報 韓国公開特許第１０−２０１０−００６０９６８号公報
従って、本発明は、従来のパッケージ基板において提起されている前記様々な短所と問題点を解決するために導き出されたものであって、本発明の目的は、メタルポストを合金で構成し、その上部に熱拡散防止膜を形成することにより、ドライフィルムの剥離現象を防止し、リフロー工程時にメタルポストの溶融を防止するようにしたパッケージ基板及びその製造方法を提供することにある。
前記の目的を達成するために、本発明の一実施形態は、少なくとも一つの導電性パッドを具備した基板と、前記基板上に形成され、前記導電性パッドを露出させる開口部を有する絶縁層と、前記開口部を介して露出された導電性パッドの上面及び前記絶縁層の側壁に沿って形成される剥離防止層と、少なくとも一つ以上の合金材料からなって前記剥離防止層上に形成されるメタルポストと、前記メタルポスト上に形成される熱拡散防止膜と、を含むパッケージ基板を提供する。
前記パッケージ基板は、前記熱拡散防止膜上に形成されたはんだバンプをさらに含むことができる。
前記剥離防止層は、前記開口部が形成された前記絶縁層の上面より高く形成され、銅（Ｃｕ）を用いた電解銅めっきにより形成されることができる。
前記剥離防止層は、銅（Ｃｕ）とスズ（Ｓｎ）の合金により構成され、その銅含量が０．８ｗｔ％〜５ｗｔ％であることができる。
前記熱拡散防止膜は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料からなることができる。
前記の目的を達成するために、本発明の他の実施形態は、少なくとも一つの導電性パッドを具備した基板を準備する段階と、前記基板上に前記導電性パッドが露出される開口部を有する絶縁層を形成する段階と、前記開口部を介して露出された導電性パッドの上面及び前記絶縁層の側壁に沿って剥離防止層を形成する段階と、前記剥離防止層上に電解めっきによりメタルポストを形成する段階と、前記メタルポスト上に電解又は無電解めっきにより熱拡散防止膜を形成する段階と、を含むパッケージ基板の製造方法を提供する。
前記熱拡散防止膜を形成する段階の以降には、前記熱拡散防止膜上にはんだバンプを形成する段階をさらに含むことができる。
前記剥離防止層を形成する段階の以前には、前記絶縁層上にめっきシード層を形成する段階と、前記めっきシード層上にドライフィルムパターンを形成する段階と、をさらに含むことができる。
前記剥離防止層は、前記絶縁層の上面より高く形成され、前記ドライフィルムパターンと前記めっきシード層との間の界面を塞ぐことができるように形成されることができる。
前記剥離防止層は、前記めっきシード層を電極とし、電解めっき法により形成され、スズ（Ｓｎ）と銅（Ｃｕ）の合金材料で構成され、銅含量は０．８ｗｔ％〜５ｗｔ％であることができる。
前記熱拡散防止膜は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料で構成されることができる。
前記熱拡散防止膜上にはんだバンプを形成する段階の以後には、前記メタルポストと熱拡散防止膜及びはんだバンプを取り囲んでいる前記ドライフィルムパターンを除去する段階と、前記ドライフィルムパターンの下面に形成された前記めっきシード層を除去する段階と、をさらに含むことができる。
前記のように、本発明によるパッケージ基板及びその製造方法は、メタルポストの上面に熱拡散防止膜が形成されることにより、その上部にはんだバンプが形成され、リフロー工程時にはんだバンプが側面に溶融され、メタルポストを介して流れることを防止し、はんだバンプから伝達される熱によりメタルポストが溶融されることを防止することができる長所がある。
また、本発明によるパッケージ基板は、熱拡散防止膜がメタルポストの酸化を防止し、その上部に形成されたはんだバンプの湿潤性を向上させることができる作用効果を発揮することができる。
本発明の一実施形態によるパッケージ基板の断面図である。 本発明による他の実施形態によるパッケージ基板の断面図である。 本発明の各実施形態によるチップ取り付け構造が図示された構成図である。 本発明の各実施形態によるチップ取り付け構造が図示された構成図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。 本発明の一実施形態によるパッケージ基板の製造工程が順に図示された断面図である。
本発明によるパッケージ基板及びその製造方法の前記目的に対する技術的構成及び作用効果に関する事項は、本発明の好ましい実施形態が図示された図面に基づく以下の詳細な説明により明確に理解されるであろう。
先ず、図１は、本発明の一実施形態によるパッケージ基板の断面図であって、図示されたように、本発明のパッケージ基板１００は導電性パッド１１１が形成された基板１１０と、基板１１０上に形成された絶縁層１２０と、前記導電性パッド１１１と絶縁層１２０に形成された剥離防止層１３０と、剥離防止層１３０上に形成されたメタルポスト１４０と、メタルポスト１４０の上面に形成された熱拡散防止膜１５０及び熱拡散防止膜１５０上に形成されたはんだバンプ１６０により構成されることができる。
前記絶縁層１２０には、導電性パッド１１１を露出させる開口部１２１が形成されることができ、絶縁層１２０の開口部１２１を介して露出された導電性パッド１１１の上面と導電性パッド１１１の周りの絶縁層１２０の側壁に沿って剥離防止層１３０が形成されることができる。
この際、前記剥離防止層１３０は、絶縁層１２０の側壁に沿って形成される際に、開口部１２１が形成された絶縁層１２０の上面より高く形成されることが好ましく、前記開口部１２１の形象に対応してカップ状に形成されることができ、その材料として銅（Ｃｕ）を用いた電解銅めっきにより構成されることができる。
前記剥離防止層１３０は、絶縁層１２０の上面より高く形成されることにより、その上部にメタルポスト１４０が形成される際、メタルポスト１４０形成用めっき液がドライフィルム（不図示、下記の図２ｅ〜図２ｈ参照）と絶縁層１２０との間の界面に浸透することを防止し、ドライフィルムが剥離する現象を防止することができる。この際、剥離防止層１３０は５〜１０μｍの厚さで形成されることが好ましい。
前記剥離防止層１３０の下部には、剥離防止層１３０を形成する前にめっきシード層１２５をさらに形成することができる。めっきシード層１２５は、無電解めっきによる化学銅めっきまたはスパッタリングなどにより形成されることができ、剥離防止層１３０とメタルポスト１４０を電解めっきにより形成するための電極の機能を行い、約０．５〜１．０μｍの厚さで形成されることが好ましい。
ここで、剥離防止層１３０とメタルポスト１４０は、主に電解めっきにより形成されることができるが、剥離防止層１３０とメタルポスト１４０を形成する方法は、これに限定されるものではなく、めっきシード層１２５を形成せず無電解めっきにより形成されることもできる。
また、剥離防止層１３０の上部には、メタルポスト１４０が電解めっきにより形成されることができ、この際メタルポスト１４０は銅（Ｃｕ）とスズ（Ｓｎ）の合金で構成されることが好ましい。
ここで、メタルポスト１４０の銅含量は、０．８ｗｔ％〜５ｗｔ％であることができ、銅とスズの合金によりメタルポスト１４０を形成すると、銅のみからなる従来のメタルポストに比べて銅−スズ合金のメタルポストが柔軟性を有するため、基板の反り変形によるメタルポストの変形や破断を最小化することができるパッケージ基板を製作することができる。
また、前記メタルポスト１４０の上面には、電解または無電解めっきによりバリア層である熱拡散防止膜１５０が形成されることができる。熱拡散防止膜１５０はその上部にはんだバンプ１６０が形成され、リフロー工程時にはんだバンプ１６０が側面に溶融されてメタルポスト１４０を介して流れることを防止し、はんだバンプ１６０から伝達される熱によってメタルポスト１４０が溶融されることを防止することができる。
前記熱拡散防止膜１５０の上部には、はんだに印刷またはめっきを行った後、リフロー工程を経て上部がラウンド状に構成されたはんだバンプ１６０が形成されることができる。
また、熱拡散防止膜１５０は、メタルポスト１４０の酸化を防止し、その上部に形成されたはんだバンプ１６０の湿潤性を向上させることができる作用効果を発揮することができる。
この際、熱拡散防止膜１５０は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料で構成されることができ、前記金属材料から選択された熱拡散防止膜１５０の材料は、はんだバンプ１６０を構成するＳｎ系物質と結合して、ＮｉｘＳｎｘ系の防止膜に形成されることができるため、１μｍ以下の安定的で均一な熱拡散防止膜１５０が形成され、はんだバンプ１６０との界面結合力を増大させることができる。
前記熱拡散防止膜１５０上に形成されるはんだバンプ１６０は、メタルポスト１４０より溶融点が低い材料、すなわちスズ（Ｓｎ）とビスマス（Ｂｉ）の合金からなることが好ましい。これはリフロー工程時の工程温度をメタルポスト１４０より低い溶融点を有するはんだバンプ１６０の溶融点以下に低くすることにより、メタルポスト１４０がリフロー工程時に溶けることを防止するためである。
しかし、リフロー工程温度が安定せず、通常コンデンサやチップなどの基板実装に応じて３回以上リフロー工程を経てはんだバンプ１６０がメタルポスト１４０の側面に流れたりはんだバンプ１６０から繰り返して高温の熱を伝達されるメタルポスト１４０が溶融される恐れがあるため、熱拡散防止膜１５０が必ず必要となる。
次に、図２は、本発明による他の実施形態のパッケージ基板の断面図であって、図示されたように他の実施形態によるパッケージ基板は、前記の一実施形態と同一の構成を有すると共に、基板１１０上に形成されたメタルポスト１４０上に熱拡散防止膜１５０のみが形成された構造である。
他の実施形態によるパッケージ基板は、熱拡散防止膜１５０上にはんだバンプ１６０を形成するためのリフロー工程を必要としないため、工程の単純化を図ることができ、メタルポスト１４０を形成するためにドライフィルム（以下で再度説明する）を使用する際、高耐熱性のドライフィルムを用いる必要がないため、コスト減少を図ることができる。
また、図３ａ及び図３ｂは、本発明の各実施形態によるチップ取り付け構造が図示された構成図であって、図示されたように、本発明のパッケージ基板を構成する各実施形態に応じてチップ取り付け構造が異なり得る。すなわち、図１のように熱拡散防止膜１５０上にはんだバンプ１６０が形成されたパッケージ基板にチップ２００を取り付ける場合には、チップ２００に形成されたパッド２１０が直接はんだバンプ１６０に接触され、リフロー工程を経るようにし、また、図２のように熱拡散防止膜１５０のみが形成されたパッケージ基板にチップ２００を取り付ける場合には、チップ２００に形成されたパッド２１０上にはんだ２２０を形成してはんだ２２０と熱拡散防止膜１５０が接触した状態でリフローを経るようにすることにより、パッケージ基板にチップ２００が実装されるようにすることができる。
このように構成された本発明の一実施形態によるパッケージ基板の製造方法を、以下のとおり、添付の図４ａ乃至図４ｋの工程図を通じてより詳細に説明する。
図４ａ乃至図４ｋは、本発明の一実施形態によるパッケージ基板の製造工程を順に図示した断面図である。
図４ａ乃至図４ｋに図示されたように、本発明の一実施形態によるパッケージ基板の製造方法は、少なくとも一つの導電性パッド１１１を具備した基板１１０を準備する段階と、前記基板１１０上に前記導電性パッド１１１が露出される開口部１２１を有する絶縁層１２０を形成する段階と、前記開口部１２１を介して露出された導電性パッド１１１の上面と前記絶縁層１２０の側壁に沿って剥離防止層１３０を形成する段階と、前記剥離防止層１３０上に、電解めっきによりメタルポスト１４０を形成する段階と、前記メタルポスト１４０上に電解または無電解めっきにより熱拡散防止膜１５０を形成する段階と、前記熱拡散防止膜１５０上にはんだバンプ１６０を形成する段階と、を含むことができる。
先ず、図４ａを参照すると、少なくとも一つの導電性パッド１１１を具備した基板１１０上に導電性パッド１１１を露出させる開口部１２１を有する絶縁層１２０を形成する。この際、絶縁層１２０は感光性ソルダーレジストで形成されることができ、ソルダーレジストを塗布して露光及び現像して絶縁層１２０を形成することができる。
前記開口部１２１を有する絶縁層１２０上にはめっきシード層１２５を形成（図４ｂ参照）することができる。めっきシード層１２５は無電解めっきからなる化学銅めっきにより形成されることができ、約０．５〜１．０μｍの厚さで形成されることが好ましい。この際、前記シードめっき層１２５は電解めっきからなることができる剥離防止層１３０とメタルポスト１４０の形成のための電極の機能を行う。
次に、前記めっきシード層１２５上にドライフィルムレジスト１２６’を形成（図４ｃ参照）し、前記ドライフィルムレジスト１２６’を露光及び現像して図４ｄのようなドライフィルムパターン１２６を形成することができる。
また、前記開口部１２１内の導電性パッド１１１の上面とその外側の絶縁層１２０の側壁に沿って剥離防止層１３０が形成（図４ｅ参照）されることができ、剥離防止層１３０は、絶縁層１２０の側壁に沿って形成される際、絶縁層１２０の上面より高く形成されてドライフィルムパターン１２６とめっきシード層１２５との間の界面を塞ぐことができるように形成されることができる。
従って、以降に形成されることができるメタルポスト１４０形成用めっき液が絶縁層１２０とドライフィルムパターン１２６との間の界面に侵透することを防止してドライフィルムパターン１２６が剥離する問題を防止し、その間界面でめっきが行われないようにする。
この際、剥離防止層１３０は、開口部１２１の形に対応してカップ状に形成されることができ、その材料としては銅（Ｃｕ）で構成されることが好ましく、約５〜１０μｍの厚さで形成されることが好ましい。
また、剥離防止層１３０は、めっきシード層１２５を電極にして電解めっき法により形成されることができる。
次に、図４ｆを参照すると、前記剥離防止層１３０上にメタルポスト１４０を形成するが、メタルポスト１４０も電解めっき法により形成されることができ、スズ（Ｓｎ）と銅（Ｃｕ）の合金材料で構成されることが好ましい。この際、メタルポスト１４０の銅含量は０．８ｗｔ％〜５ｗｔ％であることができる。
前記メタルポスト１４０は、電解めっきの際、０．５ＡＳＤ（Ａ／ｄｍ２）〜３ＡＳＤ（Ａ／ｄｍ２）に電流密度（ＡＳＤ）を減少させて電解めっきが行われるようにすることで、メタルポスト１４０を構成する粒子（ｇｒａｉｎ ｓｉｚｅ）の大きさを小さく形成することが好ましい。これは、メタルポスト１４０を構成する銅−スズの粒子大きさが大きくなると、体積膨張が発生し、ドライフィルムパターン１２６の剥離現象が増加するため、これを防止するためである。
また、電解めっきにより前記メタルポスト１４０が形成されると、その上面に１μｍ以下の熱拡散防止膜１５０が形成（図４ｇ参照）されることができる。熱拡散防止膜１５０は、その上部にはんだバンプ１６０が形成され、リフロー工程時にはんだバンプ１６０が側面に溶融されてメタルポスト１４０を介して流れることを防止するために形成されるものであって、はんだバンプ１６０から伝達される熱を遮断してメタルポスト１４０が溶融されることを防止することができる。
この際、熱拡散防止膜１５０は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料で構成することができ、１μｍ以下の安定的で均一な熱拡散防止膜１５０が形成され、はんだバンプ１６０との界面結合力を増大させることができる。
次に、メタルポスト１４０の上部に形成された熱拡散防止膜１５０上にはソルダーペースト１６０’を印刷（図４ｈ参照）し、ソルダーペースト１６０’をリフロー工程を通じてはんだバンプ１６０に形成（図４ｉ参照）することができる。
最後に、メタルポスト１４０と熱拡散防止膜１５０及びはんだバンプ１６０を取り囲んでいるドライフィルムパターン１２６を除去（図４ｊ参照）し、ドライフィルムパターン１２６の下面に形成されためっきシード層１２５を除去（図４ｋ参照）することにより、熱拡散防止膜１５０によりはんだバンプ１６０の溶融されたはんだが流れず、メタルポスト１４０の溶融が防止されることができるパッケージ基板の製作が完了する。
以上で説明した本発明の好ましい実施形態は、例示のために開示されたものであって、本発明が属する技術分野で通常の知識を有した者であれば、本発明の技術的思想を外れない範囲内で様々な置換、変形及び変更を行うことができるが、このような置換、変更などは、添付の特許請求の範囲に属するものとして理解しなければならない。
１００ 基板
１１１ 導電性パッド
１２０ 絶縁層
１２１ 開口部
１２５ めっきシード層
１２６ ドライフィルムパターン
１３０ 剥離防止層
１４０ メタルポスト
１５０ 熱拡散防止膜
１６０ はんだバンプ

Claims (12)

  1. 少なくとも一つの導電性パッドを具備した基板と、
    前記基板上に形成され、前記導電性パッドを露出させる開口部を有する絶縁層と、
    前記開口部を介して露出された導電性パッドの上面及び前記絶縁層の側壁に沿って形成される剥離防止層と、
    少なくとも一つ以上の合金材料からなって前記剥離防止層上に形成されるメタルポストと、
    前記メタルポスト上に形成される熱拡散防止膜と、を含むパッケージ基板。
  2. 前記パッケージ基板は、前記熱拡散防止膜上に形成されるはんだバンプをさらに含む請求項１に記載のパッケージ基板。
  3. 前記剥離防止層は、前記開口部が形成された前記絶縁層の上面より高く形成され、銅（Ｃｕ）を用いた電解銅めっきにより形成される請求項１に記載のパッケージ基板。
  4. 前記剥離防止層は、銅（Ｃｕ）とスズ（Ｓｎ）の合金からなり、その銅含量が０．８ｗｔ％〜５ｗｔ％である請求項３に記載のパッケージ基板。
  5. 前記熱拡散防止膜は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料からなる請求項１に記載のパッケージ基板。
  6. 少なくとも一つの導電性パッドを具備した基板を準備する段階と、
    前記基板上に前記導電性パッドが露出される開口部を有する絶縁層を形成する段階と、
    前記開口部を介して露出された導電性パッドの上面及び前記絶縁層の側壁に沿って剥離防止層を形成する段階と、
    前記剥離防止層上に電解めっきによりメタルポストを形成する段階と、
    前記メタルポスト上に電解又は無電解めっきにより熱拡散防止膜を形成する段階と、を含むパッケージ基板の製造方法。
  7. 前記熱拡散防止膜を形成する段階の以降には、
    前記熱拡散防止膜上にはんだバンプを形成する段階をさらに含む請求項６に記載のパッケージ基板の製造方法。
  8. 前記剥離防止層を形成する段階の以前には、
    前記絶縁層上にめっきシード層を形成する段階と、
    前記めっきシード層上にドライフィルムパターンを形成する段階と、をさらに含む請求項６に記載のパッケージ基板の製造方法。
  9. 前記剥離防止層は、前記絶縁層の上面より高く形成され、前記ドライフィルムパターンと前記めっきシード層との間の界面を塞ぐことができるように形成される請求項８に記載のパッケージ基板の製造方法。
  10. 前記剥離防止層は、前記めっきシード層を電極とし、電解めっき法によって形成され、スズ（Ｓｎ）と銅（Ｃｕ）の合金材料からなり、銅含量は０．８ｗｔ％〜５ｗｔ％である請求項９に記載のパッケージ基板の製造方法。
  11. 前記熱拡散防止膜は、Ａｕ−Ｎｉ、Ａｕ−Ｎｉ合金、Ｎｉ、Ｎｉ合金、Ｐｄ−Ｎｉ、Ｐｄ−Ｎｉ合金、Ａｕ−Ｐｄ−Ｎｉ及びＡｕ−Ｐｄ−Ｎｉ合金のうち何れか一つの金属材料からなる請求項６に記載のパッケージ基板の製造方法。
  12. 前記熱拡散防止膜上にはんだバンプを形成する段階の以降には、
    前記メタルポストと熱拡散防止膜及びはんだバンプを取り囲んでいる前記ドライフィルムパターンを除去する段階と、
    前記ドライフィルムパターンの下面に形成される前記めっきシード層を除去する段階と、をさらに含む請求項８に記載のパッケージ基板の製造方法。
JP2012088225A 2011-04-25 2012-04-09 パッケージ基板 Expired - Fee Related JP5624077B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110038602A KR101167805B1 (ko) 2011-04-25 2011-04-25 패키지 기판 및 이의 제조방법
KR10-2011-0038602 2011-04-25

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013149296A Division JP5628975B2 (ja) 2011-04-25 2013-07-18 パッケージ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2012231130A true JP2012231130A (ja) 2012-11-22
JP5624077B2 JP5624077B2 (ja) 2014-11-12

Family

ID=46717242

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012088225A Expired - Fee Related JP5624077B2 (ja) 2011-04-25 2012-04-09 パッケージ基板
JP2013149296A Expired - Fee Related JP5628975B2 (ja) 2011-04-25 2013-07-18 パッケージ基板の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013149296A Expired - Fee Related JP5628975B2 (ja) 2011-04-25 2013-07-18 パッケージ基板の製造方法

Country Status (4)

Country Link
US (1) US8822841B2 (ja)
JP (2) JP5624077B2 (ja)
KR (1) KR101167805B1 (ja)
TW (1) TWI453882B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107427A (ja) * 2012-11-28 2014-06-09 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
KR20150031592A (ko) * 2013-09-16 2015-03-25 엘지이노텍 주식회사 반도체 패키지
JP2015057827A (ja) * 2013-09-16 2015-03-26 エルジー イノテック カンパニー リミテッド 半導体パッケージ
JP2021005609A (ja) * 2019-06-26 2021-01-14 イビデン株式会社 プリント配線板およびその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10128175B2 (en) * 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
JP6587891B2 (ja) * 2015-10-08 2019-10-09 イビデン株式会社 プリント配線板およびその製造方法
TWI678742B (zh) * 2018-03-26 2019-12-01 南茂科技股份有限公司 半導體封裝結構
JP7257175B2 (ja) * 2019-02-15 2023-04-13 イビデン株式会社 プリント配線板およびプリント配線板の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294585A (ja) * 1999-04-01 2000-10-20 Nec Corp バンプ構造及びその形成方法
JP2001168515A (ja) * 1999-10-26 2001-06-22 Motorola Inc 改善されたデバイス・スタンドオフおよびバンプ体積を有する微小ピッチ・バンピング
JP2010045234A (ja) * 2008-08-14 2010-02-25 Sony Corp 半導体装置およびその製造方法
JP2010518637A (ja) * 2007-02-12 2010-05-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体チップのコンタクト電極形成方法、はんだバンプ接続およびその形成方法
JP2011124559A (ja) * 2009-12-08 2011-06-23 Samsung Electro-Mechanics Co Ltd パッケージ基板及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104230A (ja) * 1989-09-19 1991-05-01 Fujitsu Ltd 半導体装置の製造方法
JP3176973B2 (ja) * 1992-01-31 2001-06-18 株式会社東芝 半導体装置の製造方法
EP1895587A3 (en) * 1997-10-17 2013-04-03 Ibiden Co., Ltd. Semiconductor package substrate
JP4528062B2 (ja) 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
WO2006091856A1 (en) 2005-02-24 2006-08-31 Agere Systems Inc. Structure and method for fabricating flip chip devices
KR20080020365A (ko) 2006-08-31 2008-03-05 주식회사 하이닉스반도체 플립 칩 패키지용 기판
JP2008098210A (ja) 2006-10-06 2008-04-24 Matsushita Electric Ind Co Ltd 突起電極形成方法、並びに半導体装置の製造方法、および半導体装置
KR20100060968A (ko) 2008-11-28 2010-06-07 삼성전기주식회사 메탈 포스트를 구비한 기판 및 그 제조방법
JP5097792B2 (ja) * 2009-08-17 2012-12-12 サムソン エレクトロ−メカニックス カンパニーリミテッド． 円筒型キャパシタを備えたウェーハレベルパッケージ及びその製造方法
KR20110036450A (ko) 2009-10-01 2011-04-07 삼성전기주식회사 플립칩용 기판의 제조방법 및 이를 이용하여 제조한 플립칩용 기판
KR20110064471A (ko) 2009-12-08 2011-06-15 삼성전기주식회사 패키지 기판 및 그의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000294585A (ja) * 1999-04-01 2000-10-20 Nec Corp バンプ構造及びその形成方法
JP2001168515A (ja) * 1999-10-26 2001-06-22 Motorola Inc 改善されたデバイス・スタンドオフおよびバンプ体積を有する微小ピッチ・バンピング
JP2010518637A (ja) * 2007-02-12 2010-05-27 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体チップのコンタクト電極形成方法、はんだバンプ接続およびその形成方法
JP2010045234A (ja) * 2008-08-14 2010-02-25 Sony Corp 半導体装置およびその製造方法
JP2011124559A (ja) * 2009-12-08 2011-06-23 Samsung Electro-Mechanics Co Ltd パッケージ基板及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107427A (ja) * 2012-11-28 2014-06-09 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
KR20150031592A (ko) * 2013-09-16 2015-03-25 엘지이노텍 주식회사 반도체 패키지
JP2015057827A (ja) * 2013-09-16 2015-03-26 エルジー イノテック カンパニー リミテッド 半導体パッケージ
KR102109042B1 (ko) * 2013-09-16 2020-05-12 엘지이노텍 주식회사 반도체 패키지
JP2021005609A (ja) * 2019-06-26 2021-01-14 イビデン株式会社 プリント配線板およびその製造方法
JP7257273B2 (ja) 2019-06-26 2023-04-13 イビデン株式会社 プリント配線板およびその製造方法

Also Published As

Publication number Publication date
JP5628975B2 (ja) 2014-11-19
TWI453882B (zh) 2014-09-21
US8822841B2 (en) 2014-09-02
JP5624077B2 (ja) 2014-11-12
US20120267285A1 (en) 2012-10-25
TW201244035A (en) 2012-11-01
KR101167805B1 (ko) 2012-07-25
JP2013243387A (ja) 2013-12-05

Similar Documents

Publication Publication Date Title
JP5628975B2 (ja) パッケージ基板の製造方法
JP4991925B2 (ja) パッケージ基板及びその製造方法
JP5808403B2 (ja) はんだ堆積物を基板上に形成する方法
JP2005217388A (ja) 半導体パッケージ基板のプリ半田構造及びその製法
US9748192B2 (en) Printed circuit board having a post bump
KR101034161B1 (ko) 반도체 패키지 기판
TW201107071A (en) Improvement of solder interconnect by addition of copper
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
JP2015072996A (ja) 半導体装置
TWI336516B (en) Surface structure of package substrate and method for manufacturing the same
JP2014179430A (ja) 半導体素子搭載用多層プリント配線板
KR100714774B1 (ko) 합금 솔더 범프를 구비하는 인쇄회로기판 및 그 제작방법
JP5476926B2 (ja) 半導体装置の製造方法
KR100878916B1 (ko) 솔더 범프
JP2011146490A (ja) 回路基板及びその製造方法、半導体装置、並びに電子回路装置
JP2016127222A (ja) バンプ付きプリント配線板
JP2011061179A (ja) 印刷回路基板及び印刷回路基板の製造方法
JP2006294949A (ja) 電極構造体及び突起電極並びにこれらの製造方法
CN102487049B (zh) 半导体基板及其制法
JP6024079B2 (ja) 半導体装置およびその製造方法並びに電子装置
JP2006054467A (ja) 基板のソルダーボールの形成方法及び基板
JP2013077726A (ja) 半導体パッケージの製造方法
JP2001352005A (ja) 配線基板および半導体装置
KR100726059B1 (ko) 플립칩 조인트 및 보드대면형 솔더 조인트를 위한유기회로보드 상의 전기도금 솔더 형성
CN102270623A (zh) 芯片的凸块结构及凸块结构的制造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130319

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130619

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130624

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130718

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140722

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140826

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140925

R150 Certificate of patent or registration of utility model

Ref document number: 5624077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees