JP2012213140A - 電圧制御発振回路及び水晶発振器 - Google Patents

Abstract

【課題】水晶振動子などの共振素子が接続される差動増幅回路を有する電圧制御発振回路において、周波数可変範囲が広くし、位相雑音を小さくし、かつさまざまな振動周波数の共振素子に適合できるようにする。
【解決手段】差動増幅回路（Ｑ１，Ｑ２）の第１及び第２の入力に共振素子２１を接続し、この第１及び第２の入力のそれぞれに電圧制御型容量素子ＶＣ１，ＶＣ２を接続する。差動増幅回路の差動出力にそれぞれエミッタフォロワー回路（Ｑ３，Ｉ３；Ｑ４，Ｉ４）を接続し、容量Ｃ３と電圧制御型容量素子ＶＣ３を介して一方のエミッタフォロワー回路の出力を第２の入力に帰還させ、容量Ｃ４と電圧制御型容量素子ＶＣ４を介して他方のエミッタフォロワー回路の出力を第１の入力に帰還させる。電圧制御型容量素子ＶＣ１〜ＶＣ４に制御電圧を印加する。
【選択図】 図１

Description

本発明は、差動増幅回路の差動入力間に例えば圧電振動子からなる共振素子を接続した発振回路に関する。特に本発明は、外部入力電圧によって発振周波数の制御を行うことが可能な電圧制御発振回路と、そのような電圧制御発振回路を用いて構成された水晶発振器と、に関する。

各種の電子機器内には発振回路が設けられている。電子機器の小型化の進行とともに、発振回路を集積回路（ＩＣ）上に構成することが広く行われるようになってきた。この場合、集積回路にはトランジスタや抵抗、コンデンサなどの多数の回路素子を容易に集積することが可能であるから、発振回路の回路構成として、電源雑音の抑圧効果の高い差動型のものを採用することにより、低雑音の発振回路を構成することができる。

差動型発振回路は、差動型の増幅回路に対し、発振周波数を決定するための共振素子を接続することにより構成される。ここでいう共振素子には、水晶振動子に代表される圧電振動子の他に、機械共振子、ＬＣ（インダクタ−キャパシタ）共振回路などが含まれる。

特開平３−２３０６０５号公報（特許文献１）には、１対のバイポーラトランジスタからなる差動増幅回路を使用し、２つのバイポーラトランジスタのベース間に水晶振動子などの共振素子を接続した差動型発振回路が開示されている。図２０は、特許文献１に示された差動型発振回路を示している。

トランジスタ３１，３２のエミッタは共通接続されており、この共通接続点と接地点との間に電流源３７が設けられている。トランジスタ３１，３２のコレクタは、それぞれ負荷抵抗３５ａ，３５ｂを介して電源電圧Ｖｃｃが供給されている。共振素子２１は、一端がトランジスタ３１のベースに接続し他端がトランジスタ３２のベースに接続している。トランジスタ３２のベースとトランジスタ３１のコレクタとの間に帰還容量３３ａが接続し、トランジスタ３１のベースとトランジスタ３２のコレクタとの間に帰還容量３４ａが接続している。図中、トランジスタ３１，３２と接地点との間にそれぞれ配置されている容量３３ｂ，３４ｂは、いずれも帰還容量の寄生容量である。電源電圧Ｖｃｃが供給されるバイアス回路３６が設けられており、バイアス回路３６からバイアス抵抗３８ａ，３８ｂを介してそれぞれトランジスタ３１，３２のベースにベースバイアス電圧が供給されている。一対の差動発振出力Ｌｏ，／Ｌｏがトランジスタ３２，３１のコレクタから得られる。

図２０に示した回路は、差動増幅回路により、大きなループ利得を得ることが可能なので、低消費電力で高い発振起動特性、言い換えると大きな負性抵抗を実現できるという利点がある。

ところで、共振素子２１として水晶振動子などを用いている場合であっても、外部からの制御電圧に応じて発振周波数を変化させたい場合がある。外部からの制御電圧に応じて発振周波数を制御可能な発振回路を電圧制御発振回路（ＶＣＯ）と呼ぶが、図２０に示す回路における帰還容量の寄生容量３３ｂ，３４ｂを電圧制御型可変容量に置き換えることにより、周波数可変範囲の広い電圧制御発振回路（ＶＣＯ）を構成可能であることが容易に推測できる。

図２１は、図２０に示した発振回路を電圧制御型とした回路の一例を示している。トランジスタＱ１，Ｑ２のエミッタは共通接続され、この共通接続点と接地点との間に電流源Ｉ１が設けられている。トランジスタＱ１，Ｑ２のコレクタは、それぞれ負荷抵抗（コレクタ抵抗）Ｒ１，Ｒ２を介して電源電圧Ｖｃｃが供給されている。共振素子２１は、一端がノードＸ１を介してトランジスタＱ１のベースに接続し、他端がノードＸ２を介してトランジスタＱ２のベースに接続している。ノードＸ１，Ｘ２にはそれぞれ電圧制御型の可変容量ＶＣ１，ＶＣ２が接続し、可変容量ＶＣ１，ＶＣ２の他端には制御電圧Ｖｃｏｎｔが供給されている。したがって、ノードＸ１，Ｘ２は、共振素子２１に対して可変容量ＶＣ１，ＶＣ２がそれぞれ接続する接続点ということになり、ノードＸ１，Ｘ２に対してトランジスタＱ１，Ｑ２のベースがそれぞれ接続していることになる。ノードＸ１とトランジスタＱ２のコレクタとの間に帰還容量Ｃ１が接続し、ノードＸ２とトランジスタＱ１のコレクタとの間に帰還容量Ｃ２が接続している。ノードＸ１、Ｘ２にはそれぞれバイアス抵抗Ｒ３，Ｒ４が接続されており、このバイアス抵抗Ｒ３，Ｒ４により、トランジスタＱ１，Ｑ２のベースにバイアス電圧Ｖｂが供給されている。そして、ノードＸ１，Ｘ２間の電圧差を増幅する差動型のバッファ増幅器２２が設けられており、バッファ増幅器２２からの差動出力が出力端子ＯＵＴＰＵＴに供給されている。

図２１に示す回路は、可変容量ＶＣ１，ＶＣ２に印加される制御電圧Ｖｃｏｎｔによって、広い周波数可変範囲内での電圧制御発振を実現することができる。しかしながら図２１に示す回路は、可変容量ＶＣ１，ＶＣ２の容量値に応じてループ特性が大きく変動する、という問題を有する。図２２を用いて、図２１に示す回路におけるループ特性の変化を説明する。

図２２は、図２１に示す回路において共振素子２１として振動周波数が７５ＭＨｚの水晶振動子を用い、可変容量ＶＣ１，ＶＣ２の値が２ｐＦ〜１０ｐＦの範囲で変化したときの、７５ＭＨｚの近辺の周波数帯でのループ特性を示している。図中、Ｇ１〜Ｇ４は利得特性を示し、Ｐ１〜Ｐ４は位相特性を示している。Ｇ１，Ｐ１は、可変容量ＶＣ１，ＶＣ２の各々が２ｐＦであるときの特性を示し、Ｇ２，Ｐ２は容量値が３ｐＦであるときの特性を示し、Ｇ３，Ｐ３は６ｐＦのときの特性を示し、Ｇ４，Ｐ４は１０ｐＦであるときの特性を示している。利得が０ｄＢ以上であって位相特性が０°となる周波数が発振周波数であり、この周波数における利得が発振状態でのループ利得を表す。また、周波数に対する特性の変化が急峻であるほど、回路のＱ値が大きいことになる。

図２２から言えることは、可変容量ＶＣ１，ＶＣ２の値が変化するとループ利得と回路のＱ値が変動する、ということである。具体的には、可変容量が小さいほど（すなわち発振周波数が高いほど）ループ利得が高くなり、同時に回路のＱ値が低くなる。特性Ｇ１とＧ４とを比較するとＧ１の方が周波数変化に対して傾斜がなだらかであり、特性Ｐ１とＰ４とを比較してもＰ１の方が傾斜がなだらかになっており、これは、容量値の低い側でのＱ値の低下を意味している。

ループ利得及びＱ値の変動は、電圧制御発振回路の特性に影響を与える。具体的には、ループ利得の変動は負性抵抗の変動をもたらし、これは、可変容量に対する制御電圧Ｖｃｏｎｔによって発振回路の起動特性が異なってくることを意味している。また、回路のＱ値の低下は、位相雑音の劣化を招く。

特に、この種の電圧制御発振回路では、発振用の差動増幅回路や可変容量素子は集積回路（ＩＣ）チップ内に設け、水晶振動子などの共振素子をＩＣチップに対する外付け部品としてＩＣチップに接続する構成とすることが一般的である。どのような種類のどのような振動周波数の共振素子を用いるかは発振回路の用途等に応じて適宜に定められるものであるが、ＩＣチップに関しては、コストや在庫管理等の観点から、異なる種類や異なる振動周波数の共振素子に対して同一の品種のＩＣチップを用いることができるようにすることが好ましい。しかしながら、同一のＩＣチップに対して異なる種類や振動周波数の共振素子を接続するようにした場合、接続される共振素子によっては、上述した起動特性の変動やＱ値の劣化などの問題がより顕著になる可能性がある。

また、電圧制御発振回路自体を配線基板あるいは回路基板上に実装されるパッケージ部品として構成することが可能である。例えば、共振素子として水晶振動子を用い、発振用の差動増幅回路や可変容量素子を設けたＩＣチップと水晶振動子とを同一の容器内に収容して構成された水晶発振器は、小型化が容易であるので、携帯電話機などのポータブル機器に広く用いられている。この場合、ＩＣチップには、水晶振動子の温度−周波数特性を補償する温度補償回路なども組み込むことができる。

なお、１対のバイポーラトランジスタからなる差動増幅回路を用い、２つのトランジスタのコレクタ間にＬＣ共振回路を挿入して発振回路を構成した例が特開２００１−１５６５４５号公報（特許文献２）に示されている。

特開平３−２３０６０５号公報（第３図） 特開２００１−１５６５４５号公報

上述したように、差動増幅回路を用い従来技術に基づいた電圧制御発振回路では、ループ特性が制御電圧により変動し、その結果、電圧制御発振回路において、起動特性や位相雑音などの特性に悪影響が及ぼされるいう課題がある。

本発明の目的は、集積回路上に構成することに適し、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路であって、さまざまな種類や振動周波数の共振素子に適合できる電圧制御発振回路を提供することにある。

本発明の別の目的は、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できる水晶発振器を提供することにある。

本発明の電圧制御発振回路は、共振素子が接続される電圧制御発振回路であって、共振素子の両端にそれぞれ接続する第１及び第２のノードと、１対の差動入力を構成する第１及び第２の入力と１対の差動出力を構成する第１及び第２の出力とを有する差動増幅回路と、第１及び第２のノードにそれぞれ接続する第１及び第２の電圧制御型可変容量と、第１及び第２の出力にそれぞれ接続された第１及び第２の負荷容量と、第１及び第２の出力にそれぞれ接続された第１及び第２のフォロワー回路と、第１のフォロワー回路の出力に対して直列に接続された第１の帰還容量及び第３の電圧制御型可変容量と、第２のフォロワー回路の出力に対して直列に接続された第２の帰還容量及び第４の電圧制御型可変容量と、を有し、第１及び第２のノードがそれぞれ第１及び第２の差動入力に接続し、かつ、第１のフォロワー回路の出力が第１の帰還容量及び第３の電圧制御型可変容量を介して第２のノードに帰還し、第２のフォロワー回路の出力が第２の帰還容量及び第４の電圧制御型可変容量を介して第１のノードに帰還し、第１乃至第４の電圧制御型可変容量に対して制御電圧が印加される。

本発明の水晶発振器は、水晶振動子と、水晶振動子が接続されるＩＣチップと、容器と、を備え、容器に水晶振動子とＩＣチップとが収容された水晶発振器であって、ＩＣチップは、水晶振動子が接続される電圧制御発振回路を少なくとも集積しており、電圧制御発振回路は、水晶振動子の両端にそれぞれ接続する第１及び第２のノードと、１対の差動入力を構成する第１及び第２の入力と１対の差動出力を構成する第１及び第２の出力とを有する差動増幅回路と、第１及び第２のノードにそれぞれ接続する第１及び第２の電圧制御型可変容量と、第１及び第２の出力にそれぞれ接続された第１及び第２の負荷容量と、第１及び第２の出力にそれぞれ接続された第１及び第２のフォロワー回路と、第１のフォロワー回路の出力に対して直列に接続された第１の帰還容量及び第３の電圧制御型可変容量と、第２のフォロワー回路の出力に対して直列に接続された第２の帰還容量及び第４の電圧制御型可変容量と、を有し、第１及び第２のノードがそれぞれ第１及び第２の差動入力に接続し、かつ、第１のフォロワー回路の出力が第１の帰還容量及び第３の電圧制御型可変容量を介して第２のノードに帰還し、第２のフォロワー回路の出力が第２の帰還容量及び第４の電圧制御型可変容量を介して第１のノードに帰還し、第１乃至第４の電圧制御型可変容量に対して制御電圧が印加される。

本発明の電圧制御発振回路では、差動増幅回路の１対の入力に対応してそれぞれ第１及び第２の電圧制御型可変容量を接続し、差動増幅回路の１対の差動出力にそれぞれエミッタフォロワー回路などのフォロワー回路を接続し、一方のフォロワー回路の出力を第３の電圧制御型可変容量を介して差動増幅回路に帰還させ、他方のフォロワー回路の出力を第４の電圧制御型可変容量を介して差動増幅回路に帰還させ、第１乃至第４の電圧制御型可変容量に対して制御電圧を印加する。これにより、制御電圧の変化によらずに差動増幅回路のループ特性が一定に保たれるようになって、起動特性や位相雑音などの電圧制御発振回路の特性が良好に維持されるようになる。また、共振素子の特性にもよらずに差動増幅回路のループ特性を良好に維持できるので、異なる種類、異なる振動周波数の共振素子にも対応できるようになる。

また本発明の水晶発振器では、上述した電圧制御発振回路を用いることにより、周波数可変範囲が広く、位相雑音が小さく、種々の発振周波数に対応できるようになる。

本発明の第１の実施形態の電圧制御発振回路の構成を示す回路図である。 図１に示した回路によるループ特性の改善を示すグラフである。 図１に示した回路による位相雑音特性の改善を示すグラフである。 本発明の第２の実施形態の電圧制御発振回路の構成を示す回路図である。 図４に示した回路による位相雑音特性の改善を示すグラフである。 本発明の第３の実施形態の電圧制御発振回路の構成を示す回路図である。 可変抵抗の構成の一例を示す回路図である。 スイッチドキャパシタ可変容量の構成の一例を示す回路図である。 可変型電流源の構成の一例を示す回路図である。 本発明の第４の実施形態の電圧制御発振回路の構成を示す回路図である。 本発明の第５の実施形態の電圧制御発振回路の構成を示す回路図である。 図６に示す電圧制御発振回路において電圧制御型可変容量としてバラクタダイオードを用いた例を示回路図である。 図６に示す電圧制御発振回路において電圧制御型可変容量としてＭＯＳ（金属−酸化物−半導体）容量を用いた例を示す回路図である。 図６に示す電圧制御発振回路において電圧制御型可変容量としてＭＯＳ容量を用いた別の例を示す回路図である。 ＭＯＳ容量の構成の一例を示す断面図である。 図１５に示したＭＯＳ容量の概略平面図である。 本発明に基づく水晶発振器の構成の一例を示す断面図である。 蓋部材を取り除いた状態での図１７に示す水晶発振器の平面図である。 蓋部材と水晶片とを取り除いた状態での図１７に示す水晶発振器の平面図である。 関連技術における、差動増幅回路を用いた発振回路の構成の一例を示す回路図である。 図２０に示した発振回路に基づいて構成された電圧制御発振回路の一例を示す回路図である。 図２１に示す回路のループ特性を示すグラフである。 図２１に示す回路において帰還経路を切断した場合における交流等価回路を示す回路図である。

次に、本発明の好ましい実施の形態について、図面を参照して説明する。

本発明に基づく電圧制御発振回路を説明する前に、最初に、従来技術による電圧制御発振回路において制御電圧に応じてループ利得が変動することの理由に関し、本発明者が検討した結果を説明する。図２１に示した回路では、トランジスタＱ１，Ｑ２からなる差動増幅回路の出力すなわちトランジスタのコレクタ側の出力が、それぞれ、容量Ｃ１，Ｃ２と可変容量ＶＣ１，ＶＣ２とからなる分圧回路によって分圧された信号として、差動増幅回路の入力側すなわちトランジスタのベースに帰還される構造となっている。したがって、可変容量ＶＣ１，ＶＣ２の値が変化すれば、帰還量も変化するためループ利得が変動する。

次に、従来の電圧制御発振回路において制御電圧に応じてＱ値が低下することの理由について、本発明者が検討した結果を説明する。図２３は、図２１に示す回路においてトランジスタＱ１，Ｑ２への帰還経路がないものとしたときの、すなわち、トランジスタＱ１，Ｑ２が設けられていないものとしたときの、交流（ＡＣ）的な等価回路を示している。ここでは、図２１におけるバイアス抵抗Ｒ３，Ｒ４は、差動増幅回路の負荷抵抗Ｒ１，Ｒ２よりも十分に大きくて無視できるものとする。

説明を簡単にするために共振素子２１のＱ値が無限大（∞）であると仮定すると、図２３に示す回路全体のＱ値は、負荷抵抗Ｒ１，Ｒ２の値をゼロにすれば無限大となり、理想の発振回路を構成できることになる。しかしながら実際には、抵抗Ｒ１，Ｒ２は有限の値を有するため、Ｑ値の低下がもたらされる。図２３に示す回路において、抵抗Ｒ１，Ｒ２の値と容量Ｃ１，Ｃ２の値は変化しないので、Ｑ値に与える抵抗Ｒ１，Ｒ２の影響を考えると、可変容量ＶＣ１，ＶＣ２の値が小さいほど、Ｑ値も小さくなるという結論が得られる。したがって、図２２によって説明したように、可変容量ＶＣ１，ＶＣ２が小さいとき、すなわち高周波数側で発振させるときに、回路のＱ値が減少するという現象が現れる。

以上の考察から、図２１に示されるような回路において、制御電圧の変化に対してループ利得が変化しないようにするためには、容量Ｃ１，Ｃ２も可変容量素子で構成し、制御電圧に応じて容量Ｃ１，Ｃ２が可変容量ＶＣ１，ＶＣ２と同率で変化するようにすればよいことが分かる。また、Ｑ値の低下を防ぐためには、差動増幅回路の出力インピーダンスをゼロに近付ければよく、そのためには、差動増幅回路に対して例えばエミッタフォロワー回路を付加することが考えられる。しかしながら単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数において信号の位相回転が３６０°（＝０°）となるという条件を満たすことができないので、良好な発振を維持することができない。

以上の点を踏まえ、本発明者は、良好な発振を維持することができる電圧制御発振回路として、下記に示す各実施形態の電圧制御発振回路を提案する。

図１は、本発明の第１の実施形態の電圧制御発振回路を示している。図１に示す回路は、図２１に示す回路に対し、制御電圧ＶｃｏｎｔによらずにＱ値が高く維持されるように、トランジスタＱ３，Ｑ４と電流源Ｉ２，Ｉ３とからなる２つのエミッタフォロワー回路を追加し、さらに制御電圧Ｖｃｏｎｔによらずにループ利得が一定となるようにしたものである。上述の説明では、ループ利得を一定とするためには容量Ｃ１，Ｃ２を可変容量にすればよいとしたが、エミッタフォロワー回路を追加する都合上、図１に示した回路では、直列接続された電圧制御型の可変容量ＶＣ３，ＶＣ４と容量Ｃ３，Ｃ４とを追加している。容量Ｃ３，ＶＣ３はトランジスタＱ１のベースに信号を帰還させる容量として機能し、容量Ｃ４，ＶＣ４はトランジスタＱ２のベースに信号を帰還させる容量として機能する。

ところで図２１に示す回路では、差動増幅回路の負荷抵抗Ｒ１，Ｒ２と差動増幅回路の出力に接続する容量負荷により信号に遅延を与え、ループ利得が最大となる周波数で位相が０°になる機能を実現している。容量負荷は、容量Ｃ１，Ｃ２及び可変容量ＶＣ１，ＶＣ２からなる。単純にエミッタフォロワー回路を追加した場合には、ループ利得が最大となる周波数で信号の位相回転が０°とはならない。そこで図１に示す本実施形態での発振回路では、容量Ｃ１がトランジスタＱ２のコレクタと接地点との間を接続し、容量Ｃ２がトランジスタＱ１のコレクタと接地点とを接続し、これらの容量Ｃ１，Ｃ２によって信号に位相回転を与え、図２１に示した従来の回路と同様に、ループ利得が最大となる周波数で信号位相が０°になるようにしている。

以下、図１に示した回路の細部について、図２１に示した回路からの追加部分を中心に説明する。

一方のエミッタフォロワー回路を構成するトランジスタＱ３は、そのコレクタが電源電圧Ｖｃｃに接続し、ベースはトランジスタＱ２のコレクタに接続している。電流源Ｉ２は、トランジスタＱ３のエミッタと接地点との間に設けられている。トランジスタＱ３のエミッタには、容量Ｃ３の一端が接続し、容量Ｃ３の他端は、可変容量ＶＣ３を介して、ノードＸ１に接続している。同様に、もう一つのエミッタフォロワー回路を構成するトランジスタＱ４は、そのコレクタが電源電圧Ｖｃｃに接続し、ベースはトランジスタＱ１のコレクタに接続している。電流源Ｉ３は、トランジスタＱ４のエミッタと接地点との間に設けられている。トランジスタＱ４のエミッタには、容量Ｃ４の一端が接続し、容量Ｃ４の他端は、可変容量ＶＣ４を介して、ノードＸ２に接続している。制御電圧Ｖｃｏｎｔは、容量Ｃ３と可変容量ＶＣ３との接続点に対し抵抗Ｒ６を介して印加され、容量Ｃ４と可変容量ＶＣ４との接続点に対し抵抗Ｒ７を介して印加される。さらに、抵抗Ｒ８を介して、制御電圧Ｖｃｏｎｔが可変容量ＶＣ１，ＶＣ２に印加される。

電圧制御型可変容量ＶＣ１〜ＶＣ４としては、印加される電圧に応じて容量値が変化する素子、すなわち、容量に電圧依存性がある素子が用いられるが、そのような素子としては、可変容量ダイオード、バラクタダイオード、ＭＯＳ（金属−酸化物−半導体）容量などが挙げられる。また、複数の回路素子を組み合わせることによりその容量値に電圧依存性が現れるような回路も、電圧制御型可変容量として用いることができる。

図２は、図１に示す電圧制御発振回路において、制御電圧Ｖｃｏｎｔを変化させることにより発振周波数を変化させたときの、ループ特性の変化を示している。ここでは、共振素子２１として振動周波数が７５ＭＨｚの水晶振動子を用い、可変容量ＶＣ１，ＶＣ２の値を２ｐＦ〜１０ｐＦの範囲で変化させて発振周波数を変化させている。図中、Ｇ１〜Ｇ４は利得特性を示し、Ｐ１〜Ｐ４は位相特性を示している。Ｇ１，Ｐ１は、可変容量ＶＣ１，ＶＣ２の各々が２ｐＦであるときの特性を示し、Ｇ２，Ｐ２は容量値が３ｐＦであるときの特性を示し、Ｇ３，Ｐ３は６ｐＦのときの特性を示し、Ｇ４，Ｐ４は１０ｐＦであるときの特性を示している。

図２に示されるように、図１に示す発振回路では、制御電圧Ｖｃｏｎｔに応じて容量ＶＣ１，ＶＣ２の値を変化させてもループ利得にはほとんど変化がなく、Ｑ値もほとんど変化しない。

図３は、図１に示した発振回路と図２１に示した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Ｔ_jを２５℃とし、可変容量ＶＣ１，ＶＣ２の容量がいずれも３ｐＦであるとした。図中、位相雑音Ａと記載されているものは図２１に示した従来の回路の位相雑音特性であり、位相雑音Ｂと記載されているものが図１に示す本実施形態の回路の位相雑音特性である。図３に示されるように、図１に示す回路は、従来の回路に比べ、位相雑音特性が約６ｄＢｃ／Ｈｚ改善されていた。これは、Ｑ値の改善による効果である。なお、オフセット周波数が１０ｋＨｚ以上の領域では位相雑音が一定になっているが、これは、回路の熱雑音によって位相雑音が制限されるためである。

以上説明したように、第１の実施形態によれば、周波数可変範囲が広く、位相雑音が小さい電圧制御発振回路を実現できる。

図４は、本発明の第２の実施形態の電圧制御発振回路を示している。この発振回路は、図１に示した発振回路における差動増幅回路の各入力に、それぞれエミッタフォロワー回路を追加したものである。

具体的に説明すれば、トランジスタＱ１のベースに対して、トランジスタＱ５及び電流源Ｉ４からなるエミッタフォロワー回路が接続している。トランジスタＱ５のエミッタはトランジスタＱ１のベースに接続し、電流源Ｉ４はトランジスタＱ５のエミッタと接地点との間に設けられている。トランジスタＱ５のベースはノードＸ１に接続し、トランジスタＱ５のコレクタは電源Ｖｃｃに接続している。同様に、トランジスタＱ２のベースに対して、トランジスタＱ６及び電流源Ｉ５からなるエミッタフォロワー回路が接続している。トランジスタＱ６のエミッタはトランジスタＱ２のベースに接続し、電流源Ｉ５はトランジスタＱ６のエミッタと接地点との間に設けられている。トランジスタＱ６のベースはノードＸ２に接続し、トランジスタＱ６のコレクタは電源Ｖｃｃに接続している。

図１に示した第１の実施形態の回路では、周辺温度が上昇したときに各バイポーラトランジスタの電流増幅率ｈｆｅが低下し、その結果、入力トランジスタＱ１，Ｑ２のベース電流が増加して、位相雑音の低下がもたらされる。これに対し、図４に示す第２の実施形態の回路において、トランジスタＱ１，Ｑ２の入力に対してそれぞれ接続されたエミッタフォロワー回路は、この高温時の位相雑音の劣化を防止するための回路であり、トランジスタＱ１，Ｑ２のベース電流の増加が、トランジスタＱ５，Ｑ６により実質的に抑制される。これによって、図４に示す回路では、位相雑音の低下を抑えることができる。

図５は、図１に示した発振回路と図４に示した高温対策を施した発振回路との位相雑音特性を比較したグラフである。ここでは、発振回路を構成する各半導体の接合温度Ｔ_jを８５℃とし、可変容量ＶＣ１，ＶＣ２の容量がいずれも３ｐＦであるとした。図中、位相雑音Ｃと記載されているものは図１に示す第１の実施形態の回路の位相雑音特性であり、位相雑音Ｄと記載されているものが図４に示す本実施形態の回路の位相雑音特性である。図５に示されるように、エミッタフォロワー回路を追加することにより、高温時の位相雑音が約１２ｄＢｃ／Ｈｚ改善していることが分かる。

図６は、本発明の第３の実施形態の電圧制御発振回路を示している。

電圧制御発振回路を集積回路（ＩＣ）上に構成する場合、経済上の理由などの各種の理由から、同一の電圧制御発振回路において異なる種類や異なる振動周波数の種々の共振素子を利用できることが望まれる。図６に示す回路は、図４に示す回路と同様のものであるが、種々の共振素子に対応できるように修正を加えたものである。すなわち図６に示す回路は、図４に示す回路における電流源Ｉ１と負荷抵抗Ｒ１，Ｒ２と負荷容量Ｃ１，Ｃ２の値をそれぞれ可変できるようにした回路であり、これらの値を調整することにより、さまざまな周波数の共振素子などに対応可能になる。したがって図６に示す回路では、電流源Ｉ１の代わりに可変電流源ＶＩ１が設けられ、負荷抵抗Ｒ１，Ｒ２の代わりに可変抵抗ＶＲ１，ＶＲ２が設けられ、負荷容量Ｃ１，Ｃ２の代わりに可変容量ＳＣ１，ＳＣ２が設けられている。

より具体的に説明すると、例えば、共振素子２１として振動周波数が７５ＭＨｚの水晶振動子を用いたときに負荷容量ＳＣ１，ＳＣ２の適正値がいずれも２ｐＦであったとする。共振素子２１として振動周波数が１５０ＭＨｚの水晶振動子を用いる場合には、差動増幅回路の帯域を２倍にする必要があり、この時の負荷容量ＳＣ１，ＳＣ２の適正値は１ｐＦとなる。

また、同様の効果を可変電流源ＶＩ１と可変抵抗ＶＲ１，ＶＲ２によっても実現できる。具体的には、負荷容量ＳＣ１，ＳＣ２は２ｐＦのままとし、電流源ＶＩ１の電流量を２倍にし、負荷抵抗ＶＲ１，ＶＲ２の値を１／２にすることにより、同様の効果が得られる。したがって、これらの素子の値を可変とすることにより、図６に示す第３の実施形態の電圧制御発振回路は、さまざまな種類や振動周波数の共振素子に適用できる。

これらの可変素子を実現する具体的な回路例を図７〜図９に示す。図７は、可変型の負荷抵抗ＶＲ１，ＶＲ２の具体的構成例を示しており、図８は可変型の負荷容量ＳＣ１，ＳＣ２の具体的構成例を示しており、図９は可変型の電流源ＶＩ１の具体的構成例を示している。これらの可変素子は、全て、ロジック信号を入力することにより、その素子値を切り替える機能を有している。

図７に示した可変型の負荷抵抗は、電源Ｖｃｃに接続する端子Ｔ１と、トランジスタＱ１あるいはＱ２のコレクタに接続する端子Ｔ２とを備えている。端子Ｔ１には、抵抗Ｒａ０の一端が接続するとともに、ｎ個のＰチャネルＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）ＭＰ１〜ＭＰ（ｎ）のドレインが並列に接続している。抵抗Ｒａ０の他端は端子Ｔ２に接続する。トランジスタＭＰ１〜ＭＰ（ｎ）のソースは、それぞれ、抵抗Ｒａ１〜Ｒａ（ｎ）を介して端子Ｔ２に接続する。トランジスタＭＰ１〜ＭＰ（ｎ）のゲートには、それぞれ、制御信号Ｒｃｏｎｔ１〜Ｒｃｏｎｔ（ｎ）が供給されるようになっている。したがってこの可変型の負荷抵抗では、論理信号であるｎ本の制御信号Ｒｃｏｎｔ１〜Ｒｃｏｎｔ（ｎ）によってトランジスタＭＰ１〜ＭＰ（ｎ）のオンオフを制御することによって、所望の抵抗値とすることができる。

図８に示した可変型の負荷容量は、スイッチドキャパシタとして構成されるものであり、トランジスタＱ３あるいはＱ４のベースに接続する端子Ｔ３と、接地点に接続する端子Ｔ４とを備えている。端子Ｔ４には、ｎ個のＮチャネルＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）ＭＮ１〜ＭＮ（ｎ）のソースが並列に接続している。トランジスタＭＮ１〜ＭＮ（ｎ）のドレインは、それぞれ、容量（キャパシタ）Ｃａ１〜Ｃａ（ｎ）を介して端子Ｔ３に接続する。トランジスタＭＮ１〜ＭＮ（ｎ）のゲートには、それぞれ、制御信号Ｃｃｏｎｔ１〜Ｃｃｏｎｔ（ｎ）が供給されるようになっている。したがってこの可変型の容量では、論理信号であるｎ本の制御信号Ｃｃｏｎｔ１〜Ｃｃｏｎｔ（ｎ）によってトランジスタＭＮ１〜ＭＮ（ｎ）のオンオフを制御することによって、所望の容量値とすることができる。

図９に示す可変電流源は、ｍ＞ｎとして、電流出力端子Ｉｏｕｔと、基準電流源Ｉｏと、全体としてカレントミラー回路を構成する（ｍ＋１）個のバイポーラトランジスタＱａ０〜Ｑａ（ｍ）と、２ｎ個のＭチャネルＭＯＳ電界効果トランジスタＭａ１〜Ｍａ（ｎ），Ｍｂ１〜Ｍｂ（ｎ）と、（ｍ＋１）個の抵抗Ｒｂ０〜Ｒｂ（ｍ）と、ｎ個のインバータ（論理反転回路）Ｉｎｖ１〜Ｉｎｖ（ｎ）を備えている。トランジスタＱａ０〜Ｑａ（ｍ）のエミッタは、それぞれ抵抗Ｒｂ０〜Ｒｂ（ｍ）を介して接地している。トランジスタＱａ０〜Ｑａ（ｎ）のコレクタは、電流出力端子Ｉｏｕｔに並列に接続している。トランジスタＱａ（ｎ＋１）〜Ｑａ（ｍ）のベース及びコレクタは、基準電流源Ｉｏの出力に接続する。トランジスタＭｂ１〜Ｍｂ（ｎ）のソースは接地され、トランジスタＭｂ１〜Ｍｂ（ｎ）のドレインはそれぞれトランジスタＭａ１〜Ｍａ（ｎ）のソースに接続し、これらのドレインとソースとの接続点に対して、それぞれ、トランジスタＱａ１〜Ｑａ（ｎ）のベースが接続する。トランジスタＭａ１〜Ｍａ（ｎ）のドレインは、基準電流源Ｉｏの出力に接続する。トランジスタＭｂ１〜Ｍｂ（ｎ）のゲートには、それぞれ、制御信号Ｉｃｏｎｔ１Ｂ〜Ｉｃｏｎｔ（ｎ）Ｂが供給され、トランジスタＭａ１〜Ｍａ（ｎ）のゲートには、それぞれ、インバータＩｎｖ１〜Ｉｎｖ（ｎ）を介して制御信号Ｉｃｏｎｔ１Ｂ〜Ｉｃｏｎｔ（ｎ）Ｂが供給されるようなっている。したがって、この構成では、論理信号である制御信号Ｉｃｏｎｔ１Ｂ〜Ｉｃｏｎｔ（ｎ）Ｂにより、トランジスタＱａ１〜Ｑａ（ｎ）のベースを接地電位とするか基準電流源Ｉｏの出力に接続するかを選択できることになる。したがってこの回路では、カレントミラー回路に参加することとなるトランジスタの数を制御信号Ｉｃｏｎｔ１Ｂ〜Ｉｃｏｎｔ（ｎ）Ｂのオンオフ制御によって増減させることができ、可変電流源として機能させることが可能になる。なお、位相雑音の低減のためには、各バイポーラトランジスタＱａ０〜Ｑａ（ｍ）の電流増幅率は小さい方が好ましい。

図６に示した第３の実施形態の回路は、図４に示した第２の実施形態の回路における抵抗Ｒ１，Ｒ２と電流源Ｉ１と容量Ｃ１，Ｃ２の各々を可変素子としたものであるが、図１に示した第１の実施形態の回路においても同様に、抵抗Ｒ１，Ｒ２と電流源Ｉ１と容量Ｃ１，Ｃ２の各々を可変素子としてもよい。

図１０は、本発明の第４の実施形態の電圧制御発振回路を示している。

上述した各実施形態の電圧制御発振回路は、各種の異なる振動周波数の共振素子２１を利用できるようにしたものであるが、共振素子２１としてＱ値が極めて大きなものを接続した場合に、不具合が発生する可能性がある。例えば、共振素子２１として用いる水晶振動子の振動周波数が低い場合、例えば１０ＭＨｚ以下である場合には、水晶振動子自体のＱ値が非常に高くなり、例えばＱ＝１０⁶程度となり、その結果、水晶振動子の両端での信号の電圧振幅が非常に大きくなり、水晶振動子が電気的に直接接続しているトランジスタの耐圧を超え、そのトランジスタを破壊する可能性がある。そこで図１０に示した回路では、共振素子２１と、差動増幅回路の入力あるいはその入力段のエミッタフォロワー回路との間に、容量で構成された分圧回路を挿入し、トランジスタのベースに加わる信号の振幅を小さくしている。

具体的には図１０に示す回路は、図６に示す回路に対し、抵抗Ｒ９，Ｒ１０と容量Ｃ５，Ｃ６とスイッチドキャパシタ型の可変容量ＳＣ３，ＳＣ４とを追加したものである。ノードＸ１とトランジスタＱ５のベースとの間に容量Ｃ５が挿入され、トランジスタＱ５のベースには抵抗Ｒ９を介してバイアス電圧Ｖｂが供給される。トランジスタＱ５のベースには、他端が接地された可変容量ＳＣ３も接続し、容量Ｃ５，ＳＣ３によって可変分圧回路が構成されている。同様に、ノードＸ２とトランジスタＱ６のベースとの間に容量Ｃ６が挿入され、トランジスタＱ６のベースには抵抗Ｒ１０を介してバイアス電圧Ｖｂが供給される。トランジスタＱ６のベースには、他端が接地された可変容量ＳＣ４も接続し、容量Ｃ６，ＳＣ４によって可変分圧回路が構成されている。これらの分圧回路により、エミッタフォロワー回路及び差動増幅回路に対する入力信号の振幅を小さくしている。共振素子２１の特性に応じて可変容量ＳＣ３，ＳＣ４の値を定めればよいから、さまざまな種類の異なる振動周波数の共振素子２１に対してこの電圧制御発振回路を適用できるようになる。可変容量ＳＣ３，ＳＣ４としては、例えば、上述の図９に示した構成のものを使用することができる。

図１０に示す第４の実施形態の回路は、図６に示す第３の実施形態の回路に対して抵抗Ｒ９，Ｒ１０と容量Ｃ５，Ｃ６とスイッチドキャパシタ型の可変容量ＳＣ３，ＳＣ４とを追加したものであるが、同様に、例えば図１に示した第１の実施形態の回路にも、抵抗Ｒ９，Ｒ１０と容量Ｃ５，Ｃ６とスイッチドキャパシタ型の可変容量ＳＣ３，ＳＣ４とを追加することができる。その場合は、容量Ｃ５，ＳＣ３及び抵抗Ｒ９の相互接続点がトランジスタＱ１のベースに接続し、容量Ｃ６，ＳＣ４及び抵抗Ｒ１０の相互接続点がトランジスタＱ２のベースに接続することになる。

図１１は、本発明の第５の実施形態の電圧制御発振回路を示している。

上述の図６及び図１０に示した電圧制御発振回路は，回路内に可変素子を配置することによって、種々のタイプの種々の共振素子に対応できるようにしている。しかしながら、これらの可変素子を制御する信号端子を集積回路上に配置すると、その集積回路のチップ面積が非常に大きくなり現実的ではなくなる。そこで図１１に示した回路では、電圧制御発振回路（ＶＣＯ）２０が集積される集積回路上に、プログラマブルＲＯＭ（ＰＲＯＭ；プログラマブル読み出し専用メモリ）２３を配置している。さらに、ＰＲＯＭ２３に書き込まれているデータを各可変素子に対する制御信号に変換して電圧制御発振回路２０内の各可変素子に供給するスイッチ制御部２４と、ＰＲＯＭ２３に対するデータの書き込み及び読み出しを行うインターフェース回路２５とが集積回路に設けられており、これらによってプログラマブル電圧制御発振回路が構成されている。電圧制御発振回路２０内の可変素子は、具体的は、可変抵抗ＶＲ、スイッチドキャパシタ型の可変容量ＳＣ及び可変電流源ＶＩである。ロジック回路として設けられるインタフェース回路２５には、シリアル形式でのＰＲＯＭ２３の書き込み及び読み出しデータのための入出力端子（Ｓ−Ｄａｔａ Ｉ／Ｏ）と、クロック信号のための端子（ＣＬＫ）と、書き込みと読み出しとを切り替えるための信号の端子（Ｒ／Ｗ）が設けられている。

図１１に示すように構成することにより、集積回路に設けられる端子数を削減することが可能となり、また、ＰＲＯＭ２３に書き込むデータを変えることにより、各種のさまざまな振動周波数の共振素子２１に適用できる電圧制御発振回路を実現できる。さらに、この構成の電圧制御発振回路を用いることにより、発振回路の製造の自動化が可能になる。

次に、上述した各実施形態の電圧制御発振回路において使用可能な電圧可変型容量素子について説明する。ここでは、図６に示した第３の実施形態の電圧制御発振回路の可変容量ＶＣ１〜ＶＣ４に具体的な電圧可変型容量素子を適用した例を説明する。

図１２に示した回路では、図６の回路の可変容量ＶＣ１〜ＶＣ４として、それぞれバラクタダイオードＶＣＤ１〜ＶＣＤ４を用いている。バラクタダイオードＶＣＤ１，ＶＣＤ３はそのカソードがノードＸ１に接続し、バラクタダイオードＶＣＤ２，ＶＣＤ４はそのカソードがノードＸ２に接続している。バラクタダイオードＶＣＤ１，ＶＣＤ２及び抵抗Ｒ８の相互接続点は、容量Ｃ７を介して接地点に接続している。

図１３に示した回路では、図６の回路の可変容量ＶＣ１〜ＶＣ４として、それぞれＭＯＳ容量ＭＶＣ１〜ＭＶＣ４を用いている。ＭＯＳ容量ＭＶＣ１，ＭＶＣ３はそのゲート電極側がノードＸ１に接続し、ＭＯＳ容量ＭＶＣ２，ＭＶＣ４はそのゲート電極側がノードＸ２に接続している。ＭＯＳ容量ＭＶＣ１，ＭＶＣ２及び抵抗Ｒ８の相互接続点は、容量Ｃ７を介して接地点に接続している。

図１４は、図１３に示した回路におけるＭＯＳ容量ＭＶＣ１〜ＭＶＣ４の各々の接続方向を逆転させた回路を示している。この回路では、ＭＯＳ容量ＭＶＣ１〜ＭＶＣ４の各々の接続方向を逆転させたために、ＭＯＳ容量に印加するバイアス電圧の極性も反転させる必要がある。そこで図１４に示した回路では、ノードＸ１とトランジスタＱ５のベースとの間に容量Ｃ５を挿入し、ノードＸ２とトランジスタＱ６のベースとの間に容量Ｃ６を挿入し、バイアス抵抗Ｒ３，Ｒ４の相互接続点に対し、バイアス電圧ではなく制御電圧Ｖｃｏｎｔを印加し、抵抗Ｒ４〜Ｒ８の相互接続点に対し、制御電圧ではなくて第１のバイアス電圧Ｖｂ１を印加するようにしている。さらに、第２のバイアス電圧Ｖｂ２が、抵抗Ｒ１１を介してトランジスタＱ５のベースに印加され、抵抗Ｒ１２を介してトランジスタＱ６のベースに印加されるようにしている。

図１２〜図１４に示す回路では、図６に示す回路と比べ、２つの電圧可変型容量素子と抵抗Ｒ８との相互接続点が、容量Ｃ７を介して、交流的に接地されている。この容量Ｃ７は必ずしも必要な素子ではない。２つの電圧可変型容量素子における印加電圧と容量との関係が線形関係にあれば、２つの電圧可変型容量素子の共通接続点は、交流的には仮想接地点となり、交流成分に着目すれば常にゼロ電位となっている。しかしながら実際の電圧可変型容量素子における電圧−容量特性は非線形であるので、交流成分に関する仮想接地が成り立たなくなり、その結果、位相雑音の劣化が発生する。したがって、電圧可変型容量素子の非線形性が大きい場合には、容量Ｃ７を電圧可変型容量素子の相互接続点と接地点との間に設けることにより、位相雑音の劣化を抑圧することができる。

図１５及び図１６は、図１３及び図１４に示される電圧制御発振回路に用いることができるＭＯＳ容量の具体的な構造を示している。図１５は断面図であり、図１６は酸化物層４４を取り除いた状態での概略平面図である。

集積回路を構成する半導体基板であるシリコン基板４１の表面に、Ｎ型不純物が導入されたＮウェル領域４２が設けられており、Ｎウェル領域４２の端部には、より高濃度にＮ型不純物が導入されてＮ⁺領域とされた電極引き出し領域４３が設けられている。電極引き出し領域４３の形成位置を除き、Ｎウェル領域４２の上方には、ＭＯＳＦＥＴでのゲート絶縁膜に相当する薄い酸化物層を介して、ポリシリコン（多結晶シリコン）電極４５が配置されている。Ｎウェル領域４２とポリシリコン電極４５との間の酸化物層の厚さが図ではＴ_OXで表されている。そして、シリコン基板４１上には、Ｎウェル領域４２や電極引き出し領域４３、ポリシリコン電極４５を含めてこれらの全体を覆うように、ＳｉＯ₂などからなる酸化物層４４が設けられている。Ｎウェル領域４２とポリシリコン電極４５との間の薄い酸化物層も酸化物層４４の一部である。

酸化物層４４の内部には、半導体集積回路での層間配線層に相当する配線層４６，４７が設けられており、配線層４６はコンタクト４８を介してポリシリコン電極４５に電気的に接続し、配線層４７はコンタクト４９を介して電極引き出し領域４３に電気的に接続する。配線層４６によってＭＯＳ容量のゲート電極側が引き出され、配線層４７によって半導体基板側が引き出されることになる。

以上、本発明の各実施形態の電圧制御発振回路について、差動増幅回路が１対のＮＰＮバイポーラトランジスタによって構成され、そのような差動増幅回路に対してエミッタフォロワー回路を接続した場合を例に挙げて説明したが、本発明に基づく電圧制御発振回路の構成はこれに限られるものではない。例えば、ＮチャネルＭＯＳトランジスタを用いた差動増幅回路を用いることも可能であり、エミッタフォロワー回路の代わりに、ソースフォロワー回路などの他の形式のフォロワー回路を用いることもできる。

次に、上述した電圧制御発振回路において共振素子として水晶振動子を用い、全体を１つの構成部品として一体化して水晶発振器として構成した例を説明する。図１７は、本発明に基づく水晶発振器の断面構成を示している。

図１７に示した水晶発振器は、回路基板あるいは配線基板に対して表面実装するのに適したものである。水晶発振器では、例えば積層セラミックなどからなる扁平な略直方体形状の容器本体１の１主面に、略長方形の凹部２が形成されており、凹部２内に水晶片３とＩＣ（集積回路）チップ４が収容されている。容器本体１に金属製の蓋部材５をかぶせて凹部２を閉鎖することにより、容器本体１と蓋部材５からなる容器内に水晶片３とＩＣチップ４とが密閉封入されている。水晶片３は、水晶振動子として機能するものである。ＩＣチップ４は、上述のいずれかの電圧制御発振回路から共振素子２１を除いた部分の電子回路が半導体基板に集積されたものである。ＩＣチップ４においてこれらの電子回路が形成されている方の主面を回路形成面と呼ぶ。

図１８は蓋部材５を取り除いた状態での水晶発振器の平面図であり、図１９は、さらに水晶片３を取り除いた状態での水晶発振器の平面図である。容器本体１の図示上面には、凹部２を取り囲むように、環状に金属膜１６が形成されている。この金属膜１６は、蓋部材５を容器本体１に接合するために用いられるものである。

水晶片３は、例えば、略長方形のＡＴカットの水晶片であり、その両方の主面の各々の中央部には励振電極１１が形成されている。水晶片３の一方の短辺の両端に向けて、両方の励振電極１１からそれぞれ引出電極１２が延出している。各引出電極１２は、水晶片３の端部の位置において水晶片３の両方の主面間で折り返すように形成されている。

容器本体１の凹部２の内側壁には、２段の段部６，７が形成されている。ここで凹部の内底面８からの高さは、第１の段部６の方が、第２の段部７よりも低くなっている。第１の段部６は、凹部２の両方の長辺に沿って形成されており、第２の段部７は、凹部２の一方の短辺に沿って形成されている。第１の段部６の上面には、ＩＣチップ４との電気的接続に用いられる複数のパッド（接続電極）１４が設けられている。また、第２の段部７の上面には、水晶片３との電気的接続に用いられる一対の保持端子１３が設けられている。保持端子１３は、容器本体１に形成された導電路を介して、パッド１４のうちの２つと電気的に接続している。容器本体１の外側面には、キャスタレーションによって形成された複数の実装電極１５が設けられている。実装電極１５は、この水晶発振器を回路基板あるいは配線基板上に表面実装する際に用いられるものである。実装電極１５は、容器本体１に形成された導電路によって、パッド１４と電気的に接続している。実装電極１５には、電源電圧の端子ＶＣＣ、出力信号用の端子ＯＵＴＭ，ＯＵＴＰ、接地端子ＧＮＤ、制御電圧入力用の端子ＶＣＯＮＴ、出力イネーブル信号入力の端子ＯＥなどが含まれる。

ＩＣチップ４は、その回路形成面が上を向くようにして、凹部２の内底面８に固着されており、回路形成面の接続パッドは、金（Ａｕ）線などの導線１０を用いたワイヤボンディングにより、第１の段部６に設けられているパッド１４に電気的に接続している。これにより、ＩＣチップ４は、実装電極１５に対して電気的に接続することになる。

水晶片３は、一対の引出電極１２が引き出されている位置でこれらの引出電極１２を導電性接着剤９によって保持端子１３に固着させることによって、凹部２内に保持され、ＩＣチップ４に対して電気的に接続している。このとき、水晶片３は、凹部２内において、ＩＣチップ４を覆うように、ＩＣチップ４の上方に位置している。

このような水晶発振器は、凹部２の内底面８にＩＣチップ４を固着させてワイヤボンディングを行い、次に、水晶片３を保持端子１３に固着させ、その後、容器本体１の上面であって凹部２の開口を囲む位置に蓋部材５を接合して凹部２を閉じ、容器本体１内に水晶片３とＩＣチップ４とを密閉封入することによって完成する。

１：容器本体、２：凹部、３：水晶片、４：ＩＣチップ、５：蓋部材、６，７：段部、８：内底面、９：導電性接着剤、１０：導線、１１：励振電極、１２：引出電極、１３：保持端子、１４：パッド、１５：実装電極、１６：金属膜、２０：電圧制御発振回路、２１：共振素子、２２：バッファ増幅器、２３：プログラマブルＲＯＭ、２４：スイッチ制御部、２５：インタフェース回路、４１：シリコン基板、４２：Ｎウェル領域、４３：電極引き出し領域、４４：酸化物層、４５：ポリシリコン電極、４６，４７：配線層、４８，４９：コンタクト。

Claims (9)

1. 共振素子が接続される電圧制御発振回路であって、
   前記共振素子の両端にそれぞれ接続する第１及び第２のノードと、
   １対の差動入力を構成する第１及び第２の入力と１対の差動出力を構成する第１及び第２の出力とを有する差動増幅回路と、
   前記第１及び第２のノードにそれぞれ接続する第１及び第２の電圧制御型可変容量と、
   前記第１及び第２の出力にそれぞれ接続された第１及び第２の負荷容量と、
   前記第１及び第２の出力にそれぞれ接続された第１及び第２のフォロワー回路と、
   前記第１のフォロワー回路の出力に対して直列に接続された第１の帰還容量及び第３の電圧制御型可変容量と、
   前記第２のフォロワー回路の出力に対して直列に接続された第２の帰還容量及び第４の電圧制御型可変容量と、
   を有し、
   前記第１及び第２のノードがそれぞれ前記第１及び第２の差動入力に接続し、かつ、前記第１のフォロワー回路の出力が前記第１の帰還容量及び前記第３の電圧制御型可変容量を介して前記第２のノードに帰還し、前記第２のフォロワー回路の出力が前記第２の帰還容量及び前記第４の電圧制御型可変容量を介して前記第１のノードに帰還し、前記第１乃至第４の電圧制御型可変容量に対して制御電圧が印加される、電圧制御発振回路。
2. 前記第１のノードと前記第１の入力との間に挿入された第３のフォロワー回路と、
   前記第２のノードと前記第２の入力との間に挿入された第４のフォロワー回路と、
   をさらに備える請求項１に記載の電圧制御発振回路。
3. デジタル制御可能な可変容量を有し、前記第１のノードと前記第１の入力との間に挿入された第１の可変分圧回路と、
   デジタル制御可能な可変容量を有し、前記第２のノードと前記第２の入力との間に挿入された第２の可変分圧回路と、
   をさらに有する、請求項１に記載の電圧制御発振回路。
4. デジタル制御信号によって制御可能な可変容量を有し、前記第１のノードと前記第３のフォロワー回路の入力との間に挿入された第１の可変分圧回路と、
   デジタル制御信号によって制御可能な可変容量を有し、前記第２のノードと前記第４のフォロワー回路の入力との間に挿入された第２の可変分圧回路と、
   をさらに有する、請求項２に記載の電圧制御発振回路。
5. 前記差動増幅回路の電流源と前記第１及び第２の出力にそれぞれ接続する負荷抵抗と前記第１及び第２の容量とをデジタル制御信号によって制御可能な可変素子によって構成する、請求項１乃至４のいずれか１項に記載の電圧制御発振回路。
6. 外部よりデータを書き込むことが可能なメモリー回路と、
   前記メモリー回路に書き込まれたデータに基づいて前記デジタル制御信号を発生する制御部と、
   をさらに備える、クレーム３乃至５のいずれか１項に記載の電圧制御発振回路。
7. 前記差動増幅回路は、共通エミッタ接続または共通ソース接続された第１及び第２のトランジスタと、前記共通エミッタ接続あるいは共通ソース接続の接続点に接続された電流源と、を有し、前記第１及び第２のトランジスタの出力端がそれぞれ前記第１及び第２の出力であり、前記第１及び第２のトランジスタの入力端がそれぞれ前記第１及び第２の入力である、請求項１乃至６のいずれか１項に記載の電圧制御発振回路。
8. 請求項１乃至７のいずれか１項に記載の電圧制御発振回路を少なくとも集積したＩＣチップと、
   前記共振素子である水晶振動子と、
   容器と、
   を備え、
   前記容器に前記水晶振動子と前記ＩＣチップとが収容された水晶発振器。
9. 前記容器は、容器本体と、容器本体に形成された凹部を閉鎖する蓋部材と、を備え、
   前記凹部内に、前記水晶振動子として機能する水晶片と、前記ＩＣチップとが前記蓋部材によって密閉封入されている、請求項８に記載の水晶発振器。