JP2023096334A - 回路装置、発振器及び製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 230000010355 oscillation Effects 0.000 claims abstract description 77
- 238000007493 shaping process Methods 0.000 claims abstract description 77
- 238000012360 testing method Methods 0.000 claims abstract description 30
- 238000009499 grossing Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 12
- 230000006866 deterioration Effects 0.000 abstract description 10
- 238000012937 correction Methods 0.000 description 53
- 239000000758 substrate Substances 0.000 description 26
- 238000001514 detection method Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 17
- 239000000872 buffer Substances 0.000 description 14
- 239000013078 crystal Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 102100024829 DNA polymerase delta catalytic subunit Human genes 0.000 description 4
- 101000868333 Homo sapiens Cyclin-dependent kinase 1 Proteins 0.000 description 4
- 101000909198 Homo sapiens DNA polymerase delta catalytic subunit Proteins 0.000 description 4
- 230000004308 accommodation Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000010845 search algorithm Methods 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000012886 linear function Methods 0.000 description 2
- 238000010897 surface acoustic wave method Methods 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012888 cubic function Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012889 quartic function Methods 0.000 description 1
- 238000012890 quintic function Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B2200/00—Indexing scheme relating to details of oscillators covered by H03B
- H03B2200/006—Functional aspects of oscillators
- H03B2200/0088—Reduction of noise
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
- H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
- H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
- H03H9/0552—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement the device and the other elements being mounted on opposite sides of a common substrate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/10—Mounting in enclosures
- H03H9/1007—Mounting in enclosures for bulk acoustic wave [BAW] devices
- H03H9/1014—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the BAW device
- H03H9/1021—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a frame built on a substrate and a cap, the frame having no mechanical contact with the BAW device the BAW device being of the cantilever type
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Abstract
【課題】適正なデューティー比に設定されると共にノイズ悪化が低減された出力クロック信号を出力できる回路装置等の提供。【解決手段】回路装置20は、発振信号OSCの波形整形回路82を有し、波形整形後のクロック信号CKに基づく出力クロック信号CKQを出力する出力回路80と、波形整形回路82に入力される発振信号OSCのバイアス電圧VBSを出力するバイアス電圧出力回路50と、波形整形後のクロック信号CKを平滑化した直流電圧VDCと基準電圧VRFを比較するコンパレーター62と、バイアス電圧VBSの調整値AJを設定するロジック回路60と、記憶回路70を含む。ロジック回路60は、テストモードにおいて、調整値AJを変化させ、調整値AJを変化させたときのコンパレーターの62出力に基づいて調整値AJの設定値を決定し、決定された設定値を記憶回路70に記憶させる。【選択図】図1
Description
本発明は、回路装置、発振器及び製造方法等に関する。
発振信号に基づいてクロック信号を出力する回路装置では、正弦波の発振信号を波形整形して矩形波のクロック信号を出力する。この場合にクロック信号のデューティー比に対して要求仕様があり、要求仕様を満たさないクロック信号が出力されると、後段のデジタル回路の誤動作等を招いてしまう。例えば特許文献1の発振器では、ローパスフィルターにより矩形波のクロック信号を平滑化する。そして平滑化により得られた直流電圧が一定電圧と一致するように帰還回路により発振信号の直流電圧成分を変化させることで、デューティー比が一定のクロック信号を出力するようにしている。
しかしながら、この従来技術においては、発振器がクロック信号を出力する通常動作時において、クロック信号に基づく信号を入力側の増幅器にフィードバックしている。このため、このフィードバック経路が原因となってノイズの回り込みが発生し、クロック信号のノイズ特性が悪化してしまう。
本開示の一態様は、発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含み、前記ロジック回路は、テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させる回路装置に関係する。
また本開示の他の態様は、振動子と、前記振動子を発振させて発振信号を生成する回路装置と、を含み、前記回路装置は、前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含み、前記ロジック回路は、テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させる発振器に関係する。
また本開示の他の態様は、振動子と、前記振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法であって、前記回路装置は、前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、記憶回路と、を含み、前記回路装置をテストモードに設定する工程と、前記テストモードにおいて、前記調整値を変化させる工程と、前記調整値を変化させたときの前記コンパレーターの出力に基づいて、前記出力クロック信号のデューティー比を所定のデューティー比に設定する前記調整値を探索する工程と、探索された前記調整値を、前記調整値の設定値として決定する工程と、決定された前記設定値を前記記憶回路に記憶させる工程と、を含む製造方法に関係する。
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。
1.回路装置
図1に本実施形態の回路装置20の構成例を示す。本実施形態の回路装置20は、バイアス電圧出力回路50とロジック回路60とコンパレーター62と記憶回路70と出力回路80を含む。
図1に本実施形態の回路装置20の構成例を示す。本実施形態の回路装置20は、バイアス電圧出力回路50とロジック回路60とコンパレーター62と記憶回路70と出力回路80を含む。
出力回路80には発振信号OSCが入力される。例えば後述するように振動子を発振させることにより生成された発振信号OSCが出力回路80に入力される。そして出力回路80は、入力された発振信号OSCを波形整形する波形整形回路82を有する。例えば波形整形回路82は、正弦波の発振信号OSCを波形整形して、矩形波のクロック信号CKを出力する。そして出力回路80は、波形整形回路82による波形整形後のクロック信号CKに基づく出力クロック信号CKQを出力する。例えば図1では波形整形回路82の後段に出力バッファー回路84が設けられており、出力バッファー回路84がクロック信号CKをバッファリングして、出力クロック信号CKQを出力する。
バイアス電圧出力回路50は、波形整形回路82に入力される発振信号OSCのバイアス電圧VBSを出力する。バイアス電圧出力回路50が、例えば抵抗RBを介して発振信号OSCの入力ノードNIにバイアス電圧VBSを供給することで、発振信号OSCの中心電圧をバイアス電圧VBSに設定できるようになる。例えばバイアス電圧VBSを中心電圧とした正弦波の発振信号OSCを波形整形回路82に入力できるようになる。
コンパレーター62は、波形整形後のクロック信号CKを平滑化した直流電圧VDCと、基準電圧VRFとを比較する。例えばクロック信号CKの出力ノードとグランドノードとの間に、平滑化用の抵抗R及びキャパシターCが設けられている。そして抵抗RとキャパシターCの接続ノードが、コンパレーター62の第1入力端子に接続される。これによりコンパレーター62の第1入力端子に、クロック信号CKを平滑化した直流電圧VDCが入力されるようになる。そしてコンパレーター62の第2入力端子には基準電圧VRFが入力されており、これによりコンパレーター62は直流電圧VDCと基準電圧VRFの比較を行うことになる。なお図1では第1入力端子はコンパレーター62の非反転入力端子になっており、第2入力端子はコンパレーター62の反転入力端子となっているが、本実施形態はこれに限定されず、逆であってもよい。またデューティー調整の目標となるデューティー比が50%である場合に、基準電圧VRFは例えば電源電圧の1/2の電圧である。また図1では、波形整形回路82の出力信号がクロック信号CKとなっているが、クロック信号CKは、波形整形回路82の波形整形後の信号であればよく、例えば出力バッファー回路84のバッファー回路間のノードからの信号であってもよい。また以下ではグランドを、適宜、GNDと記載する。GNDはVSSと呼ぶこともでき、グランド電圧は例えば接地電位である。
ロジック回路60は、バイアス電圧出力回路50のバイアス電圧VBSの調整値AJを設定する。例えばロジック回路60が調整値AJを変化させることで、バイアス電圧出力回路50が出力するバイアス電圧VBSが変化するようになる。記憶回路70は情報を記憶する回路であり、例えばメモリーである。
そして本実施形態ではロジック回路60は、テストモードにおいて、調整値AJを変化させる。そしてロジック回路60は、調整値AJを変化させたときのコンパレーター62の出力に基づいて調整値AJの設定値を決定する。そしてロジック回路60は、決定された設定値を記憶回路70に記憶させる。
例えば基準電圧VRFが電源電圧の1/2の電圧であり、デューティー調整の目標となるデューティー比が50%であったとする。この場合にクロック信号CKを平滑化した直流電圧VDCが基準電圧VRFよりも高くなり、コンパレーター62がHレベルを出力したとする。例えばクロック信号CKのHレベルの幅がLレベルの幅よりも長くなり、デューティー比が大きくなると、直流電圧VDCが上昇して、基準電圧VRFよりも高くなり、コンパレーター62がHレベルを出力する。この場合にはロジック回路60は、バイアス電圧VBSを低くする調整値AJを、バイアス電圧出力回路50に出力する。これによりデューティー比が小さくなるように調整される。
またクロック信号CKを平滑化した直流電圧VDCが基準電圧VRFよりも低くなり、コンパレーター62がLレベルを出力したとする。例えばクロック信号CKのHレベルの幅がLレベルの幅よりも短くなり、デューティー比が小さくなると、直流電圧VDCが低下して、基準電圧VRFよりも低くなり、コンパレーター62がLレベルを出力する。この場合にはロジック回路60は、バイアス電圧VBSを高くする調整値AJを、バイアス電圧出力回路50に出力する。これによりデューティー比が大きくなるように調整される。なおHレベルはハイレベルのことであり、Lレベルはローレベルのことである。
そしてロジック回路60は、出力クロック信号CKQのデューティー比が所定のデューティー比に設定されるときの調整値AJを、設定値として決定し、決定された設定値を記憶回路70に書き込む。そして回路装置20の通常動作時である通常モードにおいては、バイアス電圧出力回路50は、記憶回路70に記憶される設定値による調整値AJに基づいてバイアス電圧VBSを出力する。
図2に回路装置20の具体的な構成例を示す。図2では、振動子10を用いて発振信号OSCを生成する発振回路30が回路装置20に設けられている。また図2ではバイアス電圧出力回路50、波形整形回路82、出力バッファー回路84の具体的な構成例が示されており、図1の記憶回路70として不揮発性メモリー72が設けられている。
本実施形態の回路装置20は、例えばIC(Integrated Circuit)と呼ばれる集積回路装置である。例えば回路装置20は、半導体プロセスにより製造されるICであり、半導体基板上に回路素子が形成された半導体チップである。また本実施形態の発振器4は、振動子10と回路装置20を含む。振動子10は回路装置20に電気的に接続されている。例えば振動子10及び回路装置20を収納するパッケージの内部配線、ボンディングワイヤー又は金属バンプ等を用いて、振動子10と回路装置20は電気的に接続されている。
振動子10は、電気的な信号により機械的な振動を発生する素子である。振動子10は、例えば水晶振動片などの振動片により実現できる。例えば振動子10は、カット角がATカットやSCカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、又は双音叉型水晶振動片などにより実現できる。例えば振動子10は、恒温槽を備えない温度補償型水晶発振器(TCXO)に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器(OCXO)に内蔵されている振動子であってもよい。或いは振動子10は、SPXO(Simple Packaged Crystal Oscillator)の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子10は、例えば厚みすべり振動型、音叉型又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現することも可能である。例えば振動子10として、SAW(Surface Acoustic Wave)共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用することも可能である。
発振回路30は振動子10を発振させる回路である。例えば発振回路30は、パッドPX1、PX2に電気的に接続され、振動子10を発振させることで発振信号OSCを生成する。パッドPX1は第1の振動子接続用パッドであり、パッドPX2は第2の振動子接続用パッドである。例えば発振回路30は、パッドPX1とパッドPX2との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、例えばCMOSのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路30のコア回路であり、駆動回路が、振動子10を電圧駆動又は電流駆動することで、振動子10を発振させる。発振回路30としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。また発振回路30には、可変容量回路が設けられ、この可変容量回路の容量の調整により、発振周波数を調整できるようになっている。可変容量回路は、例えばバラクターなどの可変容量素子により実現できる。例えば可変容量回路は、温度補償電圧に基づいて容量が制御される可変容量素子により実現できる。或いは可変容量回路を、キャパシターアレイと、キャパシターアレイに接続されるスイッチアレイとにより実現してもよい。また本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。
波形整形回路82は、発振信号OSCが入力される1段目のインバーター回路IV1と、インバーター回路IV1の出力が入力される2段目のインバーター回路IV2を含む。インバーター回路IV1は、電源電圧VREGのノードとGNDノードとの間に直列に設けられるP型のトランジスターTA1及びN型のトランジスターTA2を含む。インバーター回路IV2は、VREGのノードとGNDノードとの間に直列に設けられるP型のトランジスターTA3及びN型のトランジスターTA4を含む。電源電圧VREGは、例えば外部電源電圧をレギュレーターによりレギュレートした電圧である。
出力バッファー回路84は、バッファー回路BF1、BF2、BF3を含む。バッファー回路BF1には波形整形回路82の出力が入力される。バッファー回路BF3は出力クロック信号CKQを、回路装置20の出力端子であるパッドPCKに出力する。バッファー回路BF2はバッファー回路BF1とBF3の間に設けられる。バッファー回路BF3はCMOS出力の回路であってもよいし、クリップドサイン波の信号を出力する回路などであってもよい。なお波形整形後のクロック信号CKは、図1では波形整形回路82の出力信号であったが、図2ではバッファー回路BF2の出力信号となっている。このように波形整形後のクロック信号CKは、波形整形回路82により波形整形された信号に基づく信号であればよい。
抵抗R1、R2はVREGのノードとGNDノードとの間に直列に設けれており、抵抗R1、R2の抵抗値は同じになっている。従って、コンパレーター62は、非反転入力端子である第1入力端子に、波形整形後のクロック信号CKを平滑化した直流電圧VDCが入力され、反転入力端子である第2入力端子に、基準電圧VRF=VREG/2が入力される。
ロジック回路60は制御回路であり、種々の制御処理を行う。例えばロジック回路60は、回路装置20の全体の制御を行ったり、回路装置20の動作シーケンスの制御を行う。またロジック回路60は、発振回路30の制御のための各種の処理を行ったり、不揮発性メモリー72の情報の読み出しや書き込みの制御を行う。ロジック回路60は、例えばゲートアレイ等の自動配置配線によるASIC(Application Specific Integrated Circuit)の回路により実現できる。
不揮発性メモリー72は、電源を供給しなくても情報の記憶を保持するメモリーである。例えば不揮発性メモリー72は、電源を供給しなくても情報を保持できると共に、情報の書き換えが可能なメモリーである。不揮発性メモリー72は、回路装置20の動作等に必要な種々の情報を記憶する。不揮発性メモリー72は、FAMOSメモリー(Floating gate Avalanche injection MOS memory)又はMONOSメモリー(Metal-Oxide- Nitride-Oxide-Silicon memory)により実現されるEEPROM(Electrically Erasable Programmable Read-Only Memory)等により実現できる。
バイアス電圧出力回路50は、ラダー抵抗回路52とセレクター54を含む。ラダー抵抗回路52は、高電位側電源ノードであるVREGのノードと、低電位側電源ノードであるGNDノードとの間に設けられる。例えばラダー抵抗回路52は、VREGのノードGNDノードとの間に直列に設けられる複数の抵抗を含む。セレクター54は、ラダー抵抗回路52の複数の電圧分割タップTP1~TPn(nは2以上の整数)のうちのいずれかの電圧分割タップを調整値AJに基づき選択する。電圧分割タップTP1~TPnの各電圧分割タップは、ラダー抵抗回路52を構成する複数の抵抗の隣り合う2つの抵抗間の接続ノードのタップである。
以上のような構成の本実施形態の回路装置20では、発振信号OSCを波形整形回路82により波形整形した後のクロック信号CKを平滑化した直流電圧VDCと、基準電圧VRFとをコンパレーター62が比較し、比較結果をロジック回路60に出力する。またバイアス電圧出力回路50は、波形整形回路82に入力される発振信号OSCのバイアス電圧VBSを出力し、ロジック回路60は、バイアス電圧出力回路50のバイアス電圧VBSの調整値AJを設定する。そしてロジック回路60は、テストモードにおいて、調整値AJを変化させ、調整値AJを変化させたときのコンパレーター62の出力に基づいて調整値AJの設定値を決定する。例えば回路装置20や発振器4の製品出荷前の検査時等において回路装置20がテストモードに設定される。そして、このテストモードにおいて、ロジック回路60は、後述するバイナリーサーチなどの所定の探索アルゴリズムにより調整値AJを変化させて、発振信号OSCのバイアス電圧VBSを変化させて、クロック信号CKを平滑化した直流電圧VDCと基準電圧VRFを比較するコンパレーター62の出力をモニターする。そしてロジック回路60は、コンパレーター62の出力に基づいて、クロック信号CKのデューティー比が例えば50%などの所定のデューティー比に設定される調整値AJを、探索アルゴリズムにより探索する。例えば図2ではコンパレーター62は、発振信号OSCを波形整形する波形整形回路82の電源電圧VREGの1/2の電圧の基準電圧VRF=VREG/2と、直流電圧VDCとを比較している。従ってロジック回路60は、コンパレーター62の出力に基づいて、例えば直流電圧VDCが基準電圧VRFと略同一となる調整値AJを探索することで、出力クロック信号CKQのデューティー比を例えば50%にする調整値AJの設定値を決定できる。そしてロジック回路60は、このようにして決定された調整値AJの設定値を、記憶回路70である不揮発性メモリー72に記憶させる。このようにすれば、このように決定された設定値の調整値AJがバイアス電圧出力回路50に入力されることで、バイアス電圧出力回路50は、クロック信号CKに基づく出力クロック信号CKQのデューティー比を50%等の所定のデューティー比に設定するバイアス電圧VBSを出力できるようになる。これにより回路装置20は、クロック信号CKに基づく出力クロック信号CKQとして、所定のデューティー比の出力クロック信号CKQを出力できるようになる。
例えば前述の特許文献1の従来技術においては、発振器がクロック信号を出力する通常動作時において、クロック信号に基づく信号を入力側の増幅器にフィードバックさせている。このため、ノイズの回り込みが発生し、最終的にクロック信号のノイズ特性が一層悪化してしまうおそれがあるという問題があった。例えば図3はクロック信号に発生する位相ノイズの説明図である。図3の横軸は周波数であり縦軸は位相ノイズである。従来技術のようにクロック信号に基づく信号を入力側の増幅器にフィードバックさせる手法では、図3のA1に示すように例えば200KHzなどの周波数の付近においてスプリアスが発生し、ノイズ特性が悪化してしまう。
この点、本実施形態の手法によれば、図3のA2に示すように、従来技術のようなスプリアスが発生せず、ノイズ特性の悪化を防止できる。即ち本実施形態では、テストモードにおいて、調整値AJを適切な設定値に設定して、発振信号OSCのバイアス電圧VBSを適正な電圧に設定することで、出力クロック信号CKQのデューティー比を、要求仕様の範囲内のデューティー比に設定している。例えばデューティー比を50%±2%というような要求仕様の範囲内のデューティー比に設定している。そして通常動作時である通常モードにおいては、従来技術のようなフィードバックをかけなくても済むため、図3のA2に示すようにノイズ特性の悪化も効果的に防止できるようになる。
次に調整値AJによるバイアス電圧VBSの設定とデューティー比の関係について説明する。例えば調整値AJによる調整により、バイアス電圧VBSが低い電圧に調整されると、波形整形回路82の初段のインバーター回路IV1の出力信号のHレベルの幅に対応するデューティー比は大きくなる。これにより、回路装置20の最終的な出力である出力クロック信号CKQのHレベルの幅に対応するデューティー比は小さくなる。また調整値AJによる調整により、バイアス電圧VBSが高い電圧に調整されると、波形整形回路82の初段のインバーター回路IV1の出力信号のデューティー比は小さくなる。これにより出力クロック信号CKQのデューティー比は大きくなる。
ここで例えば半導体の製造プロセスの変動により、N型のトランジスターの能力がSLOWになったとする。この場合に波形整形回路82の初段のインバーター回路IV1のN型のトランジスターTA2の能力が低いため、インバーター回路IV1の出力信号のデューティー比は大きくなり、出力クロック信号CKQのデューティー比が例えば50%よりも小さくなってしまう。この場合には、出力クロック信号CKQのデューティー比を50%にするために、調整値AJによりバイアス電圧VBSを上昇させて高くする。このようにバイアス電圧VBSが高くなると、波形整形回路82の初段のインバーター回路IV1の出力信号のデューティー比が小さくなり、出力クロック信号CKQのデューティー比が大きくなるため、デューティー比が50%になるように調整することが可能になる。
このように本実施形態では製造時におけるテストモードにおいて、調整値AJによりバイアス電圧VBSを調整することで、出力クロック信号CKQのデューティー比を設定している。これにより製造プロセスの変動により、トランジスターの能力が変動した場合にも、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値を、不揮発性メモリー72等の記憶回路70に記憶できるようになる。従って、製造プロセスの変動に起因する出力クロック信号CKQのデューティー比の変動を防止することが可能になる。
また本実施形態ではバイアス電圧出力回路50は、通常モードにおいて、記憶回路70に記憶される設定値による調整値AJに基づいてバイアス電圧VBSを出力する。例えば本実施形態では上述のように、テストモードにおいて、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値が決定され、決定された設定値が記憶回路70に記憶される。そして通常モードにおいては、バイアス電圧出力回路50は、このようにして記憶回路70に記憶された設定値による調整値AJに基づいて、発振信号OSCのバイアス電圧VBSを出力する。このようにすれば、通常モードにおいてバイアス電圧出力回路50は、テストモードにおいて出力クロック信号CKQを適切なデューティー比に設定する設定値による調整値AJに基づいて、バイアス電圧VBSを出力できるようになる。従って回路装置20は、通常モードにおいて、テストモードと同様に、適切なデューティー比の出力クロック信号CKQを出力できるようになる。そして通常モードにおいて特許文献1のようなフィードバック経路を設けなくても済むため、図3で説明したようにノイズ特性の悪化も防止できる。従って、適切なデューティー比の出力クロック信号CKQの出力とノイズ特性の悪化の防止を両立して実現することが可能になる。
また図2ではバイアス電圧出力回路50は、VREGノードとGNDノードの間に設けられるラダー抵抗回路52と、ラダー抵抗回路52の複数の電圧分割タップTP1~TPnのうちのいずれかの電圧分割タップを調整値AJに基づき選択するセレクター54を含む。このようにすれば、ロジック回路60からの調整値AJに基づいて、セレクター54が、ラダー抵抗回路52の複数の電圧分割タップTP1~TPnのうちのいずれかの電圧分割タップを選択することで、調整値AJに応じたバイアス電圧VBSを、発振信号OSCのバイアス電圧として出力できるようになる。従って、簡素な構成のバイアス電圧出力回路50により、ロジック回路60からの調整値AJに応じたバイアス電圧VBSを出力して、適切なデューティー比の出力クロック信号CKQを出力できるようになる。
また図2では、図1の記憶回路70が不揮発性メモリー72となっている。このようにすれば、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値が、電源を供給しなくても情報の記憶を保持できる不揮発性メモリー72に記憶されるようになる。従って、通常モードにおいて電源が投入された場合に、ロジック回路60が、不揮発性メモリー72から調整値AJの設定値を読み出して、バイアス電圧出力回路50に出力することで、適切なデューティー比の出力クロック信号CKQを出力できるようになる。
2.他の具体例
図4に本実施形態の回路装置20の他の具体的な構成例を示す。図4が図2の構成と異なるのは、図4では、波形整形回路82の初段のインバーター回路IV1のトランジスターTA1、TA2のレプリカとなるトランジスターTB1、TB2を、バイアス電圧出力回路50に設けていることである。即ち図4ではバイアス電圧出力回路50は、高電位側電源ノードであるVREGノードと、ラダー抵抗回路52の一端との間に設けられ、ゲートにバイアス電圧VBSが入力されるP型のトランジスターTB1を含む。ラダー抵抗回路52の一端は、ラダー抵抗回路52の高電位側の一端であり、ラダー抵抗回路52の複数の抵抗のうち、最も高電位側に設けられる抵抗の一端である。またバイアス電圧出力回路50は、ラダー抵抗回路52の他端と低電位側電源ノードであるGNDノードとの間に設けられ、ゲートにバイアス電圧VBSが入力されるN型のトランジスターTB2を含む。ラダー抵抗回路52の他端は、ラダー抵抗回路52の低電位側の一端であり、ラダー抵抗回路52の複数の抵抗のうち、最も低電位側に設けられる抵抗の一端である。
図4に本実施形態の回路装置20の他の具体的な構成例を示す。図4が図2の構成と異なるのは、図4では、波形整形回路82の初段のインバーター回路IV1のトランジスターTA1、TA2のレプリカとなるトランジスターTB1、TB2を、バイアス電圧出力回路50に設けていることである。即ち図4ではバイアス電圧出力回路50は、高電位側電源ノードであるVREGノードと、ラダー抵抗回路52の一端との間に設けられ、ゲートにバイアス電圧VBSが入力されるP型のトランジスターTB1を含む。ラダー抵抗回路52の一端は、ラダー抵抗回路52の高電位側の一端であり、ラダー抵抗回路52の複数の抵抗のうち、最も高電位側に設けられる抵抗の一端である。またバイアス電圧出力回路50は、ラダー抵抗回路52の他端と低電位側電源ノードであるGNDノードとの間に設けられ、ゲートにバイアス電圧VBSが入力されるN型のトランジスターTB2を含む。ラダー抵抗回路52の他端は、ラダー抵抗回路52の低電位側の一端であり、ラダー抵抗回路52の複数の抵抗のうち、最も低電位側に設けられる抵抗の一端である。
このように波形整形回路82の初段のインバーター回路IV1のトランジスターTA1、TA2のレプリカとなるトランジスターTB1、TB2を、バイアス電圧出力回路50に設けることで、半導体の製造プロセスのコーナーバラツキの影響を抑制できるようになる。コーナーバラツキとは、FF、SS、SF、FSのバラツキである。FFは、N型トランジスター及びP型トランジスターの両方がFASTの場合である。SSは、N型トランジスター及びP型トランジスターの両方がSLOWの場合である。SFは、N型トランジスターがSLOWであり、P型トランジスターがFASTの場合である。FSは、N型トランジスターがFASTであり、P型トランジスターがSLOWの場合である。
例えば図4では、波形整形回路82のN型のトランジスターTA2、P型のトランジスターTA1がFASTになった場合に、ラダー抵抗回路52のN型のトランジスターTB2、P型のトランジスターTB1もFASTになる。従って、FFのコーナーバラツキの影響を小さくできる。また波形整形回路82のN型のトランジスターTA2、P型のトランジスターTA1がSLOWになった場合に、ラダー抵抗回路52のN型のトランジスターTB2、P型のトランジスターTB1もSLOWになる。従って、SSのコーナーバラツキの影響を小さくできる。FS、SFのコーナーバラツキにおいても同様である。
そして、このように半導体の製造プロセスにおけるコーナーバラツキの影響を小さくできることで、ラダー抵抗回路52での調整幅を狭くできるため、バイアス電圧出力回路50の面積の小規模化を実現できる。例えばラダー抵抗回路52の複数の抵抗のレイアウト面積は他の回路と比べて大きくなるが、調整幅を小さくできることで、これらの複数の抵抗のレイアウト面積を小さくでき、回路装置20の面積の小規模化を実現できる。
図5に本実施形態の回路装置20、発振器4の他の具体的な構成例を示す。図5では回路装置20が、更に、温度補償回路40、温度センサー48、電源回路90を含んでいる。また発振器4の端子TVDD、TGNDから回路装置20のパッドPVDD、PGNDに、電源電圧であるとVDD、グランド電圧であるGNDが供給されている。また出力回路80からの出力クロック信号CKQが、回路装置20のパッドPCKから発振器4の端子TCKを介して外部に出力される。
電源回路90は、パッドPVDDからのVDDやパッドPGNDからのGNDが供給されて、回路装置20の内部回路用の種々の電源電圧を内部回路に供給する。例えば電源回路90は、電源電圧VDDをレギュレートしたレギュレート電源電圧を回路装置20の各回路に供給する。
温度補償回路40は、発振回路30の発振周波数の温度補償を行う回路である。例えば温度補償回路40は、温度センサー48の温度検出結果である温度検出電圧VTSに基づいて、発振回路30の発振周波数を温度補償する温度補償電圧VCPを出力する。温度補償は、例えば温度変動による発振周波数の変動を抑制して補償する処理である。即ち温度補償回路40は、温度変動があった場合にも発振周波数が一定になるように、発振回路30の発振周波数の温度補償を行う。
具体的には温度補償回路40は、例えば多項式近似によるアナログ方式の温度補償を行う。例えば振動子10の周波数温度特性を補償する温度補償電圧VCPが多項式により近似される場合に、温度補償回路40は、当該多項式の係数情報に基づいてアナログ方式の温度補償を行う。アナログ方式の温度補償は、例えばアナログ信号である電流信号や電圧信号の加算処理等により実現される温度補償である。例えば、高次の多項式により温度補償電圧VCPが近似される場合、多項式の0次係数、1次係数、高次係数が、それぞれ0次補正データ、1次補正データ、高次補正データとして、例えば不揮発性メモリー72に記憶される。高次係数は例えば1次より大きい高次の次数の係数であり、高次補正データは、高次係数に対応する補正データである。例えば3次多項式により温度補償電圧VCPが近似される場合には、多項式の0次係数、1次係数、2次係数、3次係数が、0次補正データ、1次補正データ、2次補正データ、3次補正データとして不揮発性メモリー72に記憶される。そして温度補償回路40は、0次補正データ~3次補正データに基づいて温度補償を行う。この場合に2次補正データや2次補正データに基づく温度補償については省略してもよい。また例えば5次多項式により温度補償電圧VCPが近似される場合には、多項式の0次係数、1次係数、2次係数、3次係数、4次係数、5次係数が、0次補正データ、1次補正データ、2次補正データ、3次補正データ、4次補正データ、5次補正データとして不揮発性メモリー72に記憶される。そして温度補償回路40は、0次補正データ~5次補正データに基づいて温度補償を行う。この場合に2次補正データ又は4次補正データや、2次補正データ又は4次補正データに基づく温度補償については省略してもよい。また多項式近似の次数は任意であり、例えば5次よりも大きい次数の多項式近似を行うようにしてもよい。また0次補正を温度センサー48が行うようにしてもよい。
温度センサー48は温度を検出するセンサーである。具体的には温度センサー48は、環境の温度に応じて変化する温度依存電圧を、温度検出電圧VTSとして出力する。例えば温度センサー48は、温度依存性を有する回路素子を利用して温度検出信号である温度検出電圧VTSを生成する。具体的には温度センサー48は、例えばPN接合の順方向電圧が有する温度依存性を用いることで、温度に依存して電圧が変化する温度検出電圧VTSを出力する。なお温度センサー48としてデジタル方式の温度センサー回路を用いる変形実施も可能である。この場合には温度検出データをD/A変換して温度検出電圧VTSを生成すればよい。
このように本実施形態の回路装置20は、発振信号OSCの発振周波数の温度補償を行う温度補償回路40を含む。そして図5に示すように、バイアス電圧出力回路50は、発振信号OSCのバイアス電圧VBSを出力すると共に、温度補償回路40の温度補償用の基準電圧VRCを温度補償回路40に出力する。
例えば前述したように、バイアス電圧出力回路50のセレクター54が、ラダー抵抗回路52の複数の電圧分割タップのうちのいずれかの電圧分割タップを、ロジック回路60からの調整値AJに基づき選択することで、発振信号OSCのバイアス電圧VBSが出力されるようになる。一方、セレクター54が、ラダー抵抗回路52の複数の電圧分割タップのうちのいずれかの電圧分割タップを、ロジック回路60からの第2調整値AJ2に基づき選択することで、温度補償用の基準電圧VRCが温度補償回路40に出力されるようになる。このようにすれば、バイアス電圧出力回路50のセレクター54等の回路を有効活用して、バイアス電圧VBSのみならず、温度補償用の基準電圧VRCも生成して、出力できるようになるため、回路の共用化を図ることができ、回路装置20の小規模化を実現できるようになる。
図6に温度補償回路40の構成例を示す。温度補償回路40は、温度を変数とする多項式近似によって温度補償電圧VCPを出力する回路である。この温度補償回路40は電流生成回路42と電流電圧変換回路46を含む。電流生成回路42は、温度センサー48の温度検出結果に基づいて関数電流を生成する。例えば電流生成回路42は、温度センサー48からの温度検出結果である温度検出電圧VTSに基づいて、振動子10の周波数温度特性を温度補償するための関数電流を生成する。そして電流電圧変換回路46は、電流生成回路42からの関数電流を電圧に変換して温度補償電圧VCPを出力する。
電流生成回路42は、1次補正回路43と高次補正回路44を含む。1次補正回路43は、温度検出電圧VTSに基づいて、1次関数を近似する1次電流を出力する。例えば1次補正回路43は、多項式近似における多項式の1次係数に対応する1次補正データに基づいて1次関数電流を出力する。高次補正回路44は、温度検出電圧VTSに基づいて、高次関数を近似する高次電流を、電流電圧変換回路46に出力する。例えば高次補正回路44は、多項式近似における多項式の高次係数に対応する高次補正データに基づいて高次電流を出力する。一例としては、高次補正回路44は、3次関数を近似する3次電流を出力する。この場合には高次補正回路44は、温度検出電圧VTSに基づいて差動動作を行う第1差動回路と、第1差動回路の出力電圧と温度検出電圧VTSに基づいて差動動作を行うことで3次電流を出力する第2差動回路を含む。なお図6では、温度センサー48が、多項式の0次係数に対応する0次補正データに基づいて、温度検出電圧VTSのオフセット補正を行っている。即ち温度センサー48は、0次補正データが示すオフセットの分だけ、温度検出電圧VTSのオフセットを調整する。温度検出電圧VTSのオフセット補正は、発振周波数の温度補償において0次補正に対応する。また高次補正回路44は、4次以上の補正を行う補正回路を更に含んでもよい。例えば高次補正回路44は、4次関数を近似する4次電流を出力する4次補正回路と、5次関数を近似する5次電流を出力する5次補正回路などを更に含んでもよい。
電流電圧変換回路46は、1次電流と高次電流を加算すると共に、その加算電流を電流電圧変換することで温度補償電圧VCPを出力する。これにより、多項式関数を近似する温度補償電圧VCPが生成される。
そしてバイアス電圧出力回路50からの温度補償用の基準電圧VRCは、図6に示すように電流電圧変換回路46に供給されると共に、電流生成回路42の1次補正回路43や高次補正回路44にも供給される。例えば基準電圧VRCは、温度特性の変曲点に対応する電圧として1次補正回路43や高次補正回路44に供給される。例えばティピカル温度などに対応する変曲点において、1次補正回路43、高次補正回路44から流れる電流がゼロになるように設定されている。1次補正回路43は、例えば変曲点を原点とする1次関数の電流を生成する。高次補正回路44は、例えば変曲点を原点とする高次関数の電流を生成する。そして基準電圧VRCによりこの変曲点が設定される。
3.バイナリーサーチ
本実施形態ではロジック回路60は、例えばバイナリーサーチによって、調整値AJを変化させて調整値AJの設定値を決定する。そしてロジック回路60はテストモードにおいて決定した設定値を、不揮発性メモリー72等の記憶回路70に書き込む。このようにすることで、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値を、バイナリーサーチにより効率良く探索して、探索した設定値を記憶回路70に記憶させることが可能になる。
本実施形態ではロジック回路60は、例えばバイナリーサーチによって、調整値AJを変化させて調整値AJの設定値を決定する。そしてロジック回路60はテストモードにおいて決定した設定値を、不揮発性メモリー72等の記憶回路70に書き込む。このようにすることで、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値を、バイナリーサーチにより効率良く探索して、探索した設定値を記憶回路70に記憶させることが可能になる。
図7は、バイナリーサーチによる設定値の決定処理の説明図である。本実施形態ではバイナリーサーチの探索アルゴリズムにより、デューティー比が50%になるバイアス電圧VBSを設定する調整値AJを探索する。まず図7のB1に示すように、ロジック回路60は、調整値AJとして中間値をバイアス電圧出力回路50に入力する。これにより、図7に示すようにコンパレーター62の出力がHレベルになると、デューティー比は50%よりも大きいということになるため、2回目はB2に示すように、デューティー比が小さくなる設定側の中間値を入力する。これにより図7に示すようにコンパレーター62の出力がLレベルになると、デューティー比は50%よりも小さいということになるため、3回目はB3に示すように、デューティー比が大きくなる設定側の中間値を入力する。このようにして図7では、B4、B5、B6に示すように更に3回の探索を繰り返し、6回の繰り返しにより、デューティー比を50%に設定する調整値AJの探索に成功している。図7ではB6に示すように調整値がAJ=45の場合にデューティー比が50%になることが探索されたため、AJ=45の設定値が、不揮発性メモリー72等の記憶回路70に書き込まれることになる。
図8はバイナリーサーチによる設定値の決定処理のフロー図である。まずロジック回路60は、バイアス電圧出力回路50に入力する調整値AJをサーチ範囲の中央値に設定する(ステップS11)。そしてロジック回路60は、コンパレーター62の出力がHレベルなのか、Lレベルなのかを判断する(ステップS12)。そしてコンパレーター62の出力がHレベルである場合には、ロジック回路60は、サーチ範囲が分割可能か否かを判断し(ステップS13)、分割可能であればサーチ範囲をMSB側の半分に絞って(ステップS14)、ステップS11に戻る。一方、コンパレーター62の出力がLレベルである場合には、ロジック回路60は、サーチ範囲が分割可能か否かを判断し(ステップS15)、分割可能であればサーチ範囲をLSB側の半分に絞って(ステップS16)、ステップS11に戻る。ロジック回路60は、以上の処理をサーチ範囲が分割可能ではなくなるまで繰り返すことで、調整値AJの設定値を決定し、決定された設定値を記憶回路70に記憶させる。以上のように本実施形態では、バイナリーサーチによって、調整値を変化させて調整値AJの設定値を決定しているため、出力クロック信号CKQを適切なデューティー比に設定する調整値AJの設定値を、バイナリーサーチにより効率良く探索することが可能になる。
4.製造方法
次に本実施形態の発振器4の製造方法について説明する。図9は本実施形態の発振器4の製造方法を説明するフロー図である。なお図9のフロー図の前提として、半導体ウェハーに回路素子を形成してダイシングにより回路装置20のICチップを製造する工程と、回路装置20のICチップと振動子10をパッケージに実装して発振器4を製造する工程とが行われているものとする。
次に本実施形態の発振器4の製造方法について説明する。図9は本実施形態の発振器4の製造方法を説明するフロー図である。なお図9のフロー図の前提として、半導体ウェハーに回路素子を形成してダイシングにより回路装置20のICチップを製造する工程と、回路装置20のICチップと振動子10をパッケージに実装して発振器4を製造する工程とが行われているものとする。
まず図9のステップS21に示すように、回路装置20をテストモードに設定する工程が行われる。テストモードの設定は、例えばテスターによりロジック回路60のモード設定レジスターにテストモードの設定を書き込むことなどにより実現される。次にステップS22に示すように、テストモードにおいて調整値AJを変化させる工程が行われる。そしてステップS23に示すように、調整値AJを変化させたときのコンパレーター62の出力に基づいて、出力クロック信号CKQのデューティー比を50%等の所定のデューティー比に設定する調整値AJを探索する工程が行われる。例えば図7、図8に示すようなバイナリーサーチにより、デューティー比を所定のデューティー比に設定する調整値AJの探索が行われる。具体的にはロジック回路60が、調整値AJを変化させながら、バイナリーサーチ等の探索アルゴリズムを実行することで、所定のデューティー比に設定する調整値AJを探索する。
次にステップS24に示すように、出力クロック信号CKQを所定のデューティー比に設定する調整値AJが探索されたかが判断され、探索されなかった場合にはステップS22に戻る。一方、調整値AJが探索された場合には、ステップS25に示すように、探索された調整値AJを設定値として決定する工程が行われる。そしてステップS26に示すように、決定された設定値を記憶回路70に書き込む工程が行われる。具体的にはロジック回路60が、決定された設定値を不揮発性メモリー72等の記憶回路70に書き込む処理を行う。
以上のように本実施形態の製造方法は、回路装置20をテストモードに設定する工程(S21)と、テストモードにおいて調整値AJを変化させる工程(S22)を含む。また本実施形態の製造方法は、調整値AJを変化させたときのコンパレーター62の出力に基づいて、出力クロック信号CKQのデューティー比を所定のデューティー比に設定する調整値AJを探索する工程(S23、S24)を含む。また本実施形態の製造方法は、探索された調整値AJを、調整値AJの設定値として決定する工程(S25)と、決定された設定値を記憶回路70に記憶させる工程(S26)を含む。このような発振器4の製造方法によれば、所定のデューティー比に適切に設定された出力クロック信号CKQを出力できると共に、出力クロック信号CKQのノイズ特性の悪化も効果的に防止できる発振器4を製造することが可能になる。
5.発振器
図10に本実施形態の発振器4の第1構造例を示す。発振器4は、振動子10と、回路装置20と、振動子10及び回路装置20を収容するパッケージ15を有する。パッケージ15は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子10及び回路装置20が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ15により、振動子10及び回路装置20を衝撃、埃、熱、湿気等から好適に保護することができる。
図10に本実施形態の発振器4の第1構造例を示す。発振器4は、振動子10と、回路装置20と、振動子10及び回路装置20を収容するパッケージ15を有する。パッケージ15は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子10及び回路装置20が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ15により、振動子10及び回路装置20を衝撃、埃、熱、湿気等から好適に保護することができる。
パッケージ15はベース16とリッド17を有する。具体的にはパッケージ15は、振動子10及び回路装置20を支持するベース16と、ベース16との間に収容空間を形成するようにベース16の上面に接合されたリッド17とにより構成されている。そして振動子10は、ベース16の内側に設けられた段差部に端子電極を介して支持されている。また回路装置20は、ベース16の内側底面に配置されている。具体的には回路装置20は、能動面がベース16の内側底面に向くように配置されている。能動面は回路装置20の回路素子が形成される面である。また回路装置20の端子にバンプBMPが形成されている。そして回路装置20は、導電性のバンプBMPを介してベース16の内側底面に支持される。導電性のバンプBMPは例えば金属バンプであり、このバンプBMPやパッケージ15の内部配線や端子電極などを介して、振動子10と回路装置20が電気的に接続される。また回路装置20は、バンプBMPやパッケージ15の内部配線を介して、発振器4の外部端子18、19に電気的に接続される。外部端子18、19は、パッケージ15の外側底面に形成されている。外部端子18、19は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。
なお図10では、回路装置20の能動面が下方に向くように回路装置20がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置20の能動面が上方に向くように回路装置20を実装してもよい。即ち能動面が振動子10に対向するように回路装置20を実装する。
図11に発振器4の第2構造例を示す。発振器4は、振動子10と、回路装置20と、振動子10及び回路装置20を収容するパッケージ15を有し、パッケージ15は、ベース16とリッド17を有する。ベース16は、中間基板である第1基板6と、第1基板6の上面側に積層された略矩形フレーム形状の第2基板7と、第1基板6の底面側に積層された略矩形フレーム形状の第3基板8を有する。そして、第2基板7の上面にはリッド17が接合され、第1基板6と第2基板7とリッド17とにより形成された収容空間S1に、振動子10が収容されている。例えば収容空間S1に振動子10が気密封止されており、望ましくは真空に近い状態である減圧状態になっている。これにより、振動子10を衝撃、埃、熱、湿気等から好適に保護することができる。また第1基板と第3基板8とにより形成された収容空間S2に、半導体チップである回路装置20が収容されている。また第3基板8の底面には、発振器4の外部接続用の電極端子である外部端子18、19が形成されている。
また収容空間S1においては、振動子10が、導電性の接続部CDC1、CDC2により、第1基板6の上面に形成された不図示の第1電極端子、第2電極端子に接続される。導電性の接続部CDC1、CDC2は、例えば金属バンプ等の導電性のバンプにより実現してもよいし、導電性の接着剤により実現してもよい。具体的には、例えば音叉型の振動子10の一端に形成された不図示の第1電極パッドが、導電性の接続部CDC1を介して、第1基板6の上面に形成された第1電極端子に接続される。そして第1電極端子は回路装置20のパッドPX1に電気的に接続される。また音叉型の振動子10の他端に形成された不図示の第2電極パッドが、導電性の接続部CDC2を介して、第1基板6の上面に形成された第2電極端子に接続される。そして第2電極端子は回路装置20のパッドPX2に電気的に接続される。これにより振動子10の一端及び他端を、導電性の接続部CDC1、CDC2を介して、回路装置20のパッドPX1、PX2に電気的に接続できるようになる。また半導体チップである回路装置20の複数のパッドには導電性のバンプBMPが形成され、これらの導電性のバンプBMPが、第1基板6の底面に形成された複数の電極端子に接続される。そして回路装置20のパッドに接続された電極端子は、内部配線等を介して発振器4の外部端子18、19に電気的に接続される。
なお発振器4は、ウェハーレベルパッケージ(WLP)の発振器であってもよい。この場合には発振器4は、半導体基板と、半導体基板の第1面と第2面との間を貫通する貫通電極とを有するベースと、半導体基板の第1面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子10と、半導体基板の第2面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第1面又は第2面に、回路装置20となる集積回路が形成される。この場合には、振動子10及び集積回路が配置された複数のベースが形成された第1半導体ウェハーと、複数のリッドが形成された第2半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器4の個片化を行う。このようにすれば、ウェハーレベルパッケージの発振器4の実現が可能になり、高スループット、且つ、低コストでの発振器4の製造が可能になる。
以上に説明したように本実施形態の回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路を含む。また回路装置は、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路を含む。そしてロジック回路は、テストモードにおいて、調整値を変化させ、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値を決定し、決定された設定値を記憶回路に記憶させる。
本実施形態によれば、発振信号が波形整形され、波形整形後のクロック信号に基づく出力クロック信号が出力されると共に、発振信号のバイアス電圧が出力される。また波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とが比較されて、バイアス電圧の調整値が設定される。そしてテストモードにおいて、調整値を変化させて、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値が決定され、決定された設定値が記憶回路に記憶される。このようにして調整値の設定値を決定することで、出力クロック信号のデューティー比を適切なデューティー比に設定できるようになる。また調整値の設定値を記憶回路に記憶しておくことで、出力クロック信号におけるノイズ特性の悪化も防止できるようになる。従って、適正なデューティー比に設定されると共にノイズ悪化が低減された出力クロック信号を出力できる回路装置等の提供が可能になる。
また本実施形態では、バイアス電圧出力回路は、通常モードにおいて、記憶回路に記憶される設定値による調整値に基づいてバイアス電圧を出力してもよい。
このようにすれば、通常モードにおいてバイアス電圧出力回路は、テストモードにおいて出力クロック信号を適切なデューティー比に設定する設定値による調整値に基づいて、バイアス電圧を出力できるようになる。
また本実施形態では、バイアス電圧出力回路は、高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを調整値に基づき選択するセレクターと、を含んでもよい。
このようにすれば、簡素な構成のバイアス電圧出力回路により、ロジック回路からの調整値に応じたバイアス電圧を出力して、適切なデューティー比の出力クロック信号を出力できるようになる。
また本実施形態では、バイアス電圧出力回路は、高電位側電源ノードと、ラダー抵抗回路の一端との間に設けられ、ゲートにバイアス電圧が入力されるP型のトランジスターと、ラダー抵抗回路の他端と低電位側電源ノードとの間に設けられ、ゲートにバイアス電圧が入力されるN型のトランジスターと、を含んでもよい。
このようにすれば、半導体の製造プロセスにおけるコーナーバラツキの影響を小さくできるようになり、ラダー抵抗回路での調整幅を狭くすることなどが可能になる。
また本実施形態では、ロジック回路は、バイナリーサーチによって、調整値を変化させて設定値を決定してもよい。
このようにすれば、出力クロック信号を適切なデューティー比に設定する調整値の設定値を、バイナリーサーチにより効率良く探索して、探索した設定値を記憶回路に記憶させることが可能になる。
また本実施形態では、記憶回路は不揮発性メモリーであってもよい。
このようにすれば、出力クロック信号を適切なデューティー比に設定する調整値の設定値が、電源を供給しなくても情報の記憶を保持できる不揮発性メモリーに記憶されるようになる。
また本実施形態では、発振信号の発振周波数の温度補償を行う温度補償回路を含み、バイアス電圧出力回路は、発振信号のバイアス電圧を出力すると共に、温度補償用の基準電圧を温度補償回路に出力してもよい。
このようにすれば、バイアス電圧出力回路の回路を有効活用して、バイアス電圧のみならず、温度補償用の基準電圧も生成して、出力できるようになるため、回路の共用化を図ることができ、回路装置の小規模化を実現できるようになる。
また本実施形態の発振器は、振動子と、振動子を発振させて発振信号を生成する回路装置と、を含む。また回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、記憶回路と、を含む。そしてロジック回路は、テストモードにおいて、調整値を変化させ、調整値を変化させたときのコンパレーターの出力に基づいて調整値の設定値を決定し、決定された設定値を記憶回路に記憶させる。
このようにすれば、適正なデューティー比に設定されると共にノイズ悪化が低減された出力クロック信号を出力できる発振器の提供が可能になる。
また本実施形態の製造方法は、振動子と、振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法である。回路装置は、発振信号を波形整形する波形整形回路を有し、波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、波形整形回路に入力される発振信号のバイアス電圧を出力するバイアス電圧出力回路と、波形整形後のクロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、記憶回路と、を含む。そして本実施形態の製造方法は、回路装置をテストモードに設定する工程と、テストモードにおいて、調整値を変化させる工程と、調整値を変化させたときのコンパレーターの出力に基づいて、出力クロック信号のデューティー比を所定のデューティー比に設定する調整値を探索する工程と、を含む。また本実施形態の製造方法は、探索された調整値を、調整値の設定値として決定する工程と、決定された設定値を記憶回路に記憶させる工程と、を含む。
このようにすれば、適切な所定のデューティー比に設定された出力クロック信号を出力できると共に、出力クロック信号のノイズ特性の悪化も効果的に防止できる発振器を製造することが可能になる。
なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
4…発振器、6…第1基板、7…第2基板、8…第3基板、10…振動子、15…パッケージ、16…ベース、17…リッド、18…外部端子、19…外部端子、20…回路装置、30…発振回路、40…温度補償回路、42…電流生成回路、43…1次補正回路、44…高次補正回路、46…電流電圧変換回路、48…温度センサー、50…バイアス電圧出力回路、52…ラダー抵抗回路、54…セレクター、60…ロジック回路、62…コンパレーター、70…記憶回路、72…不揮発性メモリー、80…出力回路、82…波形整形回路、84…出力バッファー回路、90…電源回路、AJ…調整値、AJ2…第2調整値、BF1、BF2、BF3…バッファー回路、BMP…バンプ、C…キャパシター、CK…クロック信号、CKQ…出力クロック信号、IV1、IV2…インバーター回路、NI…入力ノード、OSC…発振信号、PCK、PGND、PVDD、PX1、PX2…パッド、R、R1、R2、RB…抵抗、S1、S2…収容空間、TCK、TGND、TVDD…端子、TP1~TPn…電圧分割タップ、VBS…バイアス電圧、VCP…温度補償電圧、VDC…直流電圧、VDD…電源電圧、VRF、VRC、VREG…基準電圧、VTS…温度検出電圧
Claims (9)
- 発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、
記憶回路と、
を含み、
前記ロジック回路は、
テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させることを特徴とする回路装置。 - 請求項1に記載の回路装置において、
前記バイアス電圧出力回路は、
通常モードにおいて、前記記憶回路に記憶される前記設定値による前記調整値に基づいて前記バイアス電圧を出力することを特徴とする回路装置。 - 請求項1又は2に記載の回路装置において、
前記バイアス電圧出力回路は、
高電位側電源ノードと低電位側電源ノードとの間に設けられるラダー抵抗回路と、
前記ラダー抵抗回路の複数の電圧分割タップのうちのいずれかの電圧分割タップを前記調整値に基づき選択するセレクターと、
を含むことを特徴とする回路装置。 - 請求項3に記載の回路装置において、
前記バイアス電圧出力回路は、
前記高電位側電源ノードと、前記ラダー抵抗回路の一端との間に設けられ、ゲートにバイアス電圧が入力されるP型のトランジスターと、
前記ラダー抵抗回路の他端と前記低電位側電源ノードとの間に設けられ、ゲートにバイアス電圧が入力されるN型のトランジスターと、
を含むことを特徴とする回路装置。 - 請求項1乃至4のいずれか一項に記載の回路装置において、
前記ロジック回路は、
バイナリーサーチによって、前記調整値を変化させて前記設定値を決定することを特徴とする回路装置。 - 請求項1乃至5のいずれか一項に記載の回路装置において、
前記記憶回路は不揮発性メモリーであることを特徴とする回路装置。 - 請求項1乃至6のいずれか一項に記載の回路装置において、
前記発振信号の発振周波数の温度補償を行う温度補償回路を含み、
前記バイアス電圧出力回路は、
前記発振信号の前記バイアス電圧を出力すると共に、温度補償用の基準電圧を前記温度補償回路に出力することを特徴とする回路装置。 - 振動子と、
前記振動子を発振させて発振信号を生成する回路装置と、
を含み、
前記回路装置は、
前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
前記バイアス電圧出力回路のバイアス電圧の調整値を設定するロジック回路と、
記憶回路と、
を含み、
前記ロジック回路は、
テストモードにおいて、前記調整値を変化させ、前記調整値を変化させたときの前記コンパレーターの出力に基づいて前記調整値の設定値を決定し、決定された前記設定値を前記記憶回路に記憶させることを特徴とする発振器。 - 振動子と、前記振動子を発振させて発振信号を生成する回路装置とを含む発振器の製造方法であって、
前記回路装置は、
前記発振信号を波形整形する波形整形回路を有し、前記波形整形回路による波形整形後のクロック信号に基づく出力クロック信号を出力する出力回路と、
前記波形整形回路に入力される前記発振信号のバイアス電圧を出力するバイアス電圧出力回路と、
前記波形整形後の前記クロック信号を平滑化した直流電圧と、基準電圧とを比較するコンパレーターと、
記憶回路と、
を含み、
前記回路装置をテストモードに設定する工程と、
前記テストモードにおいて、前記調整値を変化させる工程と、
前記調整値を変化させたときの前記コンパレーターの出力に基づいて、前記出力クロック信号のデューティー比を所定のデューティー比に設定する前記調整値を探索する工程と、
探索された前記調整値を、前記調整値の設定値として決定する工程と、
決定された前記設定値を前記記憶回路に記憶させる工程と、
を含むことを特徴とする製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021211998A JP2023096334A (ja) | 2021-12-27 | 2021-12-27 | 回路装置、発振器及び製造方法 |
US18/087,056 US12009786B2 (en) | 2021-12-27 | 2022-12-22 | Circuit device, oscillator, and manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021211998A JP2023096334A (ja) | 2021-12-27 | 2021-12-27 | 回路装置、発振器及び製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023096334A true JP2023096334A (ja) | 2023-07-07 |
Family
ID=86896275
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021211998A Pending JP2023096334A (ja) | 2021-12-27 | 2021-12-27 | 回路装置、発振器及び製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US12009786B2 (ja) |
JP (1) | JP2023096334A (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07297641A (ja) | 1994-04-25 | 1995-11-10 | Okuma Mach Works Ltd | クロック発振器 |
US5844446A (en) * | 1996-09-30 | 1998-12-01 | Intel Corporation | Oscillator based tamperproof precision timing circuit |
-
2021
- 2021-12-27 JP JP2021211998A patent/JP2023096334A/ja active Pending
-
2022
- 2022-12-22 US US18/087,056 patent/US12009786B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20230208358A1 (en) | 2023-06-29 |
US12009786B2 (en) | 2024-06-11 |
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