JP2012084937A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2012084937A JP2012084937A JP2012021831A JP2012021831A JP2012084937A JP 2012084937 A JP2012084937 A JP 2012084937A JP 2012021831 A JP2012021831 A JP 2012021831A JP 2012021831 A JP2012021831 A JP 2012021831A JP 2012084937 A JP2012084937 A JP 2012084937A
- Authority
- JP
- Japan
- Prior art keywords
- protective film
- film
- solder
- metal wiring
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
- H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
- H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【解決手段】第1保護膜25が表面電極17およびゲート金属配線18の間に配置されると共に、ゲート金属配線18を覆っている。そして、第1保護膜25は、当該第1保護膜25において金属板30に覆われる部分のうち、半導体チップ10の主表面14に対する金属板30側の上面25aが金属板30に接触している。これよると、第1保護膜25が金属板30に直接接触していることにより、はんだ29が金属層27、28のみに実装されるので、第1保護膜25にクラック31が発生していたとしても、はんだ29がクラック31を介して第1金属配線18に到達することを防止することができる。したがって、第1金属配線18と表面電極17とのショート不良を防止することができる。
【選択図】図19
Description
以下、本発明の第1実施形態について図を参照して説明する。図1は、本実施形態に係る半導体装置に備えられた半導体チップ10の平面図である。図2は、図1のA−A断面図である。また、図3は、図1のA−A断面に相当する図であり、半導体チップ10を含んだ半導体装置の一部断面図である。図1〜図3を参照して本実施形態に係る半導体装置について説明する。
本実施形態では、第1実施形態と異なる部分についてのみ説明する。本実施形態では、通路12におけるセンサ金属配線20の配置を規定したことが特徴となっている。
本実施形態では、第1、第2実施形態と異なる部分についてのみ説明する。本実施形態では、半導体チップ10の側面にも第1保護膜25を塗布したことが特徴となっている。
本実施形態では、第1〜第3実施形態と異なる部分についてのみ説明する。本実施形態では、はんだ29が実装されない通路12bにも第2保護膜26を形成し、半導体チップ10の主表面14側にスパッタリング等によりNi膜27およびAu膜28の金属層を形成した後、当該金属層のうち不要な部分を切削により除去することが特徴となっている。これについて、図11を参照して説明する。なお、図11は図1のA−A断面に相当する図である。ただし、ゲート金属配線18のレイアウトが図1の場合と異なる。
本実施形態では、第1〜第4実施形態と異なる部分についてのみ説明する。上記各実施形態では、第1保護膜25の上に第2保護膜26を形成したことにより、第1保護膜25にはんだ29の応力やバイト36等の応力が直接加わらないようにしていた。一方、本実施形態では、第2保護膜26を用いずに、ゲート金属配線18を覆う第1保護膜25の高さを他よりも低くすることにより、バイト36が当該第1保護膜25に触れないようにする。これにより、当該第1保護膜25に応力がかからないようにしたことが特徴となっている。このことについて、図12を参照して説明する。なお、図12は図1のA−A断面に相当する図である。ただし、ゲート金属配線18のレイアウトが図1の場合と異なる。
本実施形態では、第1〜第5実施形態と異なる部分についてのみ説明する。上記第4実施形態では、第2保護膜26の形成後に当該第2保護膜26の一部を切削していたが、本実施形態では、第1保護膜25の形成後に、第1保護膜25の一部を切削し、この後、第2保護膜26を形成することが特徴となっている。
本実施形態では、第1〜第6実施形態と異なる部分についてのみ説明する。上記第5実施形態では、はんだ29が実装される通路12aに形成された第1保護膜25を切削しないように、はんだ29が実装される通路12aの第1保護膜25の高さを、はんだ29が実装されない通路12bの第1保護膜25の高さよりも低くしていた。このため、通路12の場所に応じて第1保護膜25の高さを調整する必要があった。
本実施形態では、第1〜第7実施形態と異なる部分についてのみ説明する。上記第7実施形態では、ゲート金属配線18の上面18aに絶縁層18bを形成することにより、当該絶縁層18bによりクラック31の進展を阻止していた。本実施形態では、ゲート金属配線18の上面18aではなく、第1保護膜25の上面を表面処理することでクラック31へのはんだ29の進入を阻止するものである。
本実施形態では、第1〜第8実施形態と異なる部分についてのみ説明する。上記第8実施形態では、第1保護膜25の上にフッ素表面処理層37が設けられたことにより、クラック31へのはんだ29の進入が阻止されていた。本実施形態では、第1保護膜25の上にはんだ進入防止材を設けると共に、このはんだ進入防止材を金属板と第1保護膜25とで挟み込んだことが特徴となっている。
本実施形態では、第1〜第9実施形態と異なる部分についてのみ説明する。上記第8実施形態や第9実施形態では、第1保護膜25の上にフッ素表面処理層37やはんだ進入防止材38を設けることにより、クラック31にはんだ29が進入することを防止していた。本実施形態では、第1保護膜25を金属板30に直接接触させることで、クラック31にはんだ29が進入しないようにしたことが特徴となっている。
本実施形態では、第1〜第10実施形態と異なる部分についてのみ説明する。上記第10実施形態では、第1保護膜25を金属板30に接触させていたが、本実施形態では金属板30に突出部を設けてこの突出部を第1保護膜25に接触させていることが特徴となっている。
本実施形態では、第1〜第11実施形態と異なる部分についてのみ説明する。上記第5実施形態では、通路12のうちはんだ29が実装される通路12aとはんだ29が実装されない通路12bとで、第1保護膜25の高さを変えて第1保護膜25を形成していた。本実施形態では、通路12のどの場所にはんだ29が実装されるか否かに関わらず、通路12に第1保護膜25を形成し、この後、はんだ29が実装される通路12aの第1保護膜25の高さを低くすることが特徴となっている。
上記各実施形態では、半導体チップ10に温度センサ19が設けられたものが示されているが、半導体チップ10に温度センサ19が設けられていなくても良い。また、センサ金属配線20は、温度センサ19が設けられていなくても、配線として半導体チップ10の主表面14に形成されていても良い。
11 セル
12 通路
12a はんだが実装される通路
12b はんだが実装されない通路
14 主表面
17 表面電極
18 ゲート金属配線
20 センサ金属配線
25 第1保護膜
26 第2保護膜
27 Ni膜
28 Au膜
29 はんだ
30 金属板
32 注入器
Claims (3)
- 第1領域と第2領域とを有する半導体素子が形成された半導体チップ(10)と、
前記半導体チップ(10)の主表面(14)側に形成され、前記半導体素子の第1領域と電気的に接続された表面電極(17)と、
前記半導体チップ(10)の主表面(14)側に形成され、前記半導体素子の第2領域と電気的に接続され、前記第2領域に印加される電位を制御するための第1金属配線(18)と、
前記表面電極(17)の上に形成された金属層(27、28)と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に、前記第1金属配線(18)を覆う第1保護膜(25)と、
前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うように形成され、前記金属層(27、28)の上に設けられたはんだ(29)を介して前記金属層(27、28)および前記表面電極(17)と電気的に接続された金属板(30)と、を備え、
前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)がパッケージ化された半導体装置であって、
前記第1保護膜(25)は、当該第1保護膜(25)において前記金属板(30)に覆われる部分のうち、前記半導体チップ(10)の主表面(14)に対する前記金属板(30)側の上面(25a)が前記金属板(30)に接触していることを特徴とする半導体装置。 - 前記金属板(30)は、前記半導体チップ(10)側の接合面(30a)のうち少なくとも前記第1保護膜(25)に対向する部分が前記半導体チップ(10)側に突出した突出部(30b)を有していることを特徴とする請求項1に記載の半導体装置。
- 第1領域と第2領域とを有する半導体素子が形成された半導体チップ(10)と、
前記半導体チップ(10)の主表面(14)側に形成され、前記半導体素子の第1領域と電気的に接続された表面電極(17)と、
前記半導体チップ(10)の主表面(14)側に形成され、前記半導体素子の第2領域と電気的に接続され、前記第2領域に印加される電位を制御するための第1金属配線(18)と、
前記表面電極(17)の上に形成された金属層(27、28)と、
前記表面電極(17)および前記第1金属配線(18)の間に配置されると共に、前記第1金属配線(18)を覆う第1保護膜(25)と、
前記表面電極(17)および前記第1金属配線(18)の少なくとも一部を覆うように形成され、前記金属層(27、28)の上に設けられたはんだ(29)を介して前記金属層(27、28)および前記表面電極(17)と電気的に接続された金属板(30)と、を備え、
前記半導体チップ(10)、前記表面電極(17)、前記第1金属配線(18)、および前記金属板(30)がパッケージ化された半導体装置であって、
前記第1保護膜(25)のうち少なくとも前記はんだ(29)に覆われる部分の上に設けられると共に、前記金属板(30)と前記第1保護膜(25)とにより挟まれたはんだ進入防止材(38)を備えていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012021831A JP5590053B2 (ja) | 2009-08-18 | 2012-02-03 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009189175 | 2009-08-18 | ||
JP2009189175 | 2009-08-18 | ||
JP2012021831A JP5590053B2 (ja) | 2009-08-18 | 2012-02-03 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010005715A Division JP2011066377A (ja) | 2009-08-18 | 2010-01-14 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012084937A true JP2012084937A (ja) | 2012-04-26 |
JP5590053B2 JP5590053B2 (ja) | 2014-09-17 |
Family
ID=43952261
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009237249A Pending JP2011066371A (ja) | 2009-08-18 | 2009-10-14 | 半導体装置およびその製造方法 |
JP2010005715A Pending JP2011066377A (ja) | 2009-08-18 | 2010-01-14 | 半導体装置およびその製造方法 |
JP2012021831A Expired - Fee Related JP5590053B2 (ja) | 2009-08-18 | 2012-02-03 | 半導体装置 |
JP2012021832A Expired - Fee Related JP5578184B2 (ja) | 2009-08-18 | 2012-02-03 | 半導体装置の製造方法 |
Family Applications Before (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009237249A Pending JP2011066371A (ja) | 2009-08-18 | 2009-10-14 | 半導体装置およびその製造方法 |
JP2010005715A Pending JP2011066377A (ja) | 2009-08-18 | 2010-01-14 | 半導体装置およびその製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012021832A Expired - Fee Related JP5578184B2 (ja) | 2009-08-18 | 2012-02-03 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (4) | JP2011066371A (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2781665A1 (en) * | 2010-09-16 | 2012-03-22 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor device |
JP2014003095A (ja) * | 2012-06-15 | 2014-01-09 | Denso Corp | 半導体装置 |
JP5990437B2 (ja) * | 2012-09-10 | 2016-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP5765324B2 (ja) | 2012-12-10 | 2015-08-19 | トヨタ自動車株式会社 | 半導体装置 |
JP6094392B2 (ja) * | 2013-06-11 | 2017-03-15 | 株式会社デンソー | 半導体装置 |
WO2015040712A1 (ja) * | 2013-09-19 | 2015-03-26 | 三菱電機株式会社 | 半導体装置 |
JP6152831B2 (ja) * | 2014-07-07 | 2017-06-28 | トヨタ自動車株式会社 | 半導体装置 |
JP6217708B2 (ja) * | 2015-07-30 | 2017-10-25 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
JP6397804B2 (ja) * | 2015-08-06 | 2018-09-26 | 株式会社日立製作所 | 半導体装置、半導体装置の製造方法、および電力変換装置 |
CN108475637B (zh) * | 2016-01-21 | 2022-08-16 | 三菱电机株式会社 | 半导体装置 |
JP6699519B2 (ja) * | 2016-11-15 | 2020-05-27 | トヨタ自動車株式会社 | 半導体モジュール |
JP6805776B2 (ja) * | 2016-12-09 | 2020-12-23 | 富士電機株式会社 | 半導体装置 |
JP6887244B2 (ja) * | 2016-12-09 | 2021-06-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP6702250B2 (ja) * | 2017-04-06 | 2020-05-27 | 株式会社デンソー | 半導体装置 |
WO2019078166A1 (ja) | 2017-10-18 | 2019-04-25 | 富士電機株式会社 | 半導体装置 |
JP7045180B2 (ja) * | 2017-12-18 | 2022-03-31 | 株式会社日立製作所 | パワー半導体装置、モジュール及び製造方法 |
JP7030535B2 (ja) * | 2018-01-17 | 2022-03-07 | 日立Astemo株式会社 | パワー半導体装置 |
JP7014298B2 (ja) | 2018-06-18 | 2022-02-01 | 富士電機株式会社 | 半導体装置 |
JP2020120080A (ja) * | 2019-01-28 | 2020-08-06 | 株式会社村田製作所 | 半導体素子 |
JP2023101032A (ja) * | 2020-05-20 | 2023-07-20 | 日立Astemo株式会社 | パワー半導体素子 |
JP7381424B2 (ja) | 2020-09-10 | 2023-11-15 | 株式会社東芝 | 半導体装置 |
JP7302715B2 (ja) * | 2020-12-03 | 2023-07-04 | 富士電機株式会社 | 半導体装置 |
JP7160079B2 (ja) * | 2020-12-03 | 2022-10-25 | 富士電機株式会社 | 半導体装置 |
WO2024100878A1 (ja) * | 2022-11-11 | 2024-05-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227996A (ja) * | 1995-02-20 | 1996-09-03 | Fuji Electric Co Ltd | 半導体装置 |
JP2002176128A (ja) * | 2000-12-06 | 2002-06-21 | Toyota Motor Corp | マルチチップモジュールの冷却構造 |
JP2005116962A (ja) * | 2003-10-10 | 2005-04-28 | Denso Corp | パッケージ型半導体装置 |
JP2006210519A (ja) * | 2005-01-26 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2007048889A (ja) * | 2005-08-09 | 2007-02-22 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2009081198A (ja) * | 2007-09-25 | 2009-04-16 | Toshiba Corp | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63148659A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 半導体装置 |
JP2687709B2 (ja) * | 1989-12-04 | 1997-12-08 | 日本電気株式会社 | 半導体装置 |
JP4479611B2 (ja) * | 2004-12-03 | 2010-06-09 | 株式会社デンソー | 半導体装置 |
JP4659534B2 (ja) * | 2005-07-04 | 2011-03-30 | 三菱電機株式会社 | 半導体装置 |
JP4466495B2 (ja) * | 2005-07-20 | 2010-05-26 | 株式会社デンソー | 半導体装置の製造方法 |
JP4501806B2 (ja) * | 2005-07-27 | 2010-07-14 | 株式会社デンソー | 半導体装置の製造方法 |
JP2007158218A (ja) * | 2005-12-08 | 2007-06-21 | Matsushita Electric Ind Co Ltd | メサ型半導体装置 |
-
2009
- 2009-10-14 JP JP2009237249A patent/JP2011066371A/ja active Pending
-
2010
- 2010-01-14 JP JP2010005715A patent/JP2011066377A/ja active Pending
-
2012
- 2012-02-03 JP JP2012021831A patent/JP5590053B2/ja not_active Expired - Fee Related
- 2012-02-03 JP JP2012021832A patent/JP5578184B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08227996A (ja) * | 1995-02-20 | 1996-09-03 | Fuji Electric Co Ltd | 半導体装置 |
JP2002176128A (ja) * | 2000-12-06 | 2002-06-21 | Toyota Motor Corp | マルチチップモジュールの冷却構造 |
JP2005116962A (ja) * | 2003-10-10 | 2005-04-28 | Denso Corp | パッケージ型半導体装置 |
JP2006210519A (ja) * | 2005-01-26 | 2006-08-10 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
JP2007048889A (ja) * | 2005-08-09 | 2007-02-22 | Fuji Electric Holdings Co Ltd | 半導体装置 |
JP2009081198A (ja) * | 2007-09-25 | 2009-04-16 | Toshiba Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2011066371A (ja) | 2011-03-31 |
JP5590053B2 (ja) | 2014-09-17 |
JP2011066377A (ja) | 2011-03-31 |
JP5578184B2 (ja) | 2014-08-27 |
JP2012138584A (ja) | 2012-07-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5590053B2 (ja) | 半導体装置 | |
US10784256B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US7508077B2 (en) | Semiconductor device and method of manufacturing same | |
JP5942212B2 (ja) | 半導体素子およびその製造方法、半導体モジュールおよびその製造方法、並びに、半導体パッケージ | |
US10115798B2 (en) | Semiconductor device and method of manufacturing the same | |
US10403554B2 (en) | Method for manufacturing semiconductor device | |
JP2012134198A (ja) | 半導体装置およびその製造方法 | |
JP6224292B2 (ja) | 半導体装置および半導体モジュール | |
JP2007019412A (ja) | 半導体装置およびその製造方法 | |
US20190371932A1 (en) | Semiconductor device | |
JP7052476B2 (ja) | 半導体装置 | |
JP4026882B2 (ja) | 半導体装置 | |
JP2004111885A (ja) | 半導体装置 | |
JP2020129624A (ja) | 半導体装置および半導体装置の製造方法 | |
US20180158762A1 (en) | Semiconductor device | |
JP6736902B2 (ja) | 半導体装置の製造方法 | |
JP2011077187A (ja) | 半導体装置 | |
JP6894544B2 (ja) | 半導体装置の製造方法 | |
JP2018152514A (ja) | 半導体装置の製造方法および半導体装置 | |
CN114467165A (zh) | 半导体装置 | |
JP7103435B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2009038140A (ja) | 半導体装置およびその製造方法 | |
JP2023049845A (ja) | 半導体装置およびその製造方法 | |
JP4318723B2 (ja) | 半導体装置 | |
JP2024044210A (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130925 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131001 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140527 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20140604 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140701 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140714 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5590053 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |