JP2011222985A5 - - Google Patents

Claims (6)

1. メモリ回路を有し、
   前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
   前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
   前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
   前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
   前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
   前記第１のメモリセルは、トランジスタを有し、
   前記第２のメモリセルは、半導体素子を有さず、
   前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記トランジスタのゲートは、前記第１のワード線と電気的に接続され、
   前記トランジスタのドレインは、前記第１のビット線と電気的に接続され、
   前記トランジスタのソースは、基準電位線と電気的に接続されていることを特徴とする半導体装置。
2. メモリ回路と、中央処理装置と、を有し、
   前記メモリ回路は、第１のワード線と、第２のワード線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルと、を有し、
   前記第１のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
   前記第２のワード線は、前記第１のビット線及び前記第２のビット線と交差するように配置された領域を有し、
   前記第１のメモリセルは、前記第１のワード線と前記第１のビット線とが交差することで規定される領域に設けられ、
   前記第２のメモリセルは、前記第２のワード線と前記第２のビット線とが交差することで規定される領域に設けられ、
   前記第１のメモリセルは、トランジスタを有し、
   前記第２のメモリセルは、半導体素子を有さず、
   前記トランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記トランジスタのゲートは、前記第１のワード線と電気的に接続され、
   前記トランジスタのドレインは、前記第１のビット線と電気的に接続され、
   前記トランジスタのソースは、基準電位線と電気的に接続されていることを特徴とする半導体装置。
3. 請求項１または２において、
   前記第１のビット線は、第１のプリチャージ回路と電気的に接続され、
   前記第１のプリチャージ回路は、第２のトランジスタを有し、
   前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第２のビット線は、第２のプリチャージ回路と電気的に接続され、
   前記第２のプリチャージ回路は、第３のトランジスタを有し、
   前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のメモリセルは、データを構成するハイまたはローのうち、数が少ない方を記憶し、
   前記第２のメモリセルは、前記データを構成するハイまたはローのうち、数が多い方を記憶することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記第２のワード線に対応して設けられた全てのメモリセルは、半導体素子を有さないことを特徴とする半導体装置。