JP2011206943A - 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 - Google Patents
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Abstract
【解決手段】発光装置65の発光部63は、回路基板62上に、発光チップ群#a(発光チップCa1〜Ca5)、発光チップ群#b(発光チップCb1〜Cb5)、…が主走査方向に二列に千鳥状に配置して構成されている。これらの発光チップCは、発光チップ組#1(発光チップCa1、Cb1、Cc1、Cd1)、発光チップ組#2(発光チップCa2、Cb2、Cc2、Cd2)、…に分けられている。そして、転送信号φ1、φ2、許可信号φEが、発光チップ群(#a〜#d)毎に共通に送信され、書込信号φWは、発光チップ組(#1〜#5)毎に共通に送信され、点灯信号φIは、発光チップC毎に個別に送信される。
【選択図】図3
Description
特許文献2には、自己走査型発光素子アレイにおける1個の転送部サイリスタがオンしているときに、この転送部サイリスタに対応する発光部サイリスタのみ発光させるか、または、隣接する2個の転送部サイリスタがオンしているときに、これら転送部サイリスタに対応する隣接する2個の発光部サイリスタを発光させるように駆動する自己走査型発光素子アレイの駆動方法が記載されている。
請求項2に記載の発明は、前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、前記M群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段をさらに備えることを特徴とする請求項1に記載の発光装置である。
請求項3に記載の発明は、前記書込信号供給手段は、前記N組のそれぞれの組に属する発光チップに対して、前記M群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項1または2に記載の発光装置である。
請求項4に記載の発明は、前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記M群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項1ないし3のいずれか1項に記載の発光装置である。
請求項2の発明によれば、本構成を有していない場合に比較して、発光装置の配線数の増加をより抑制できる。
請求項3および4の発明によれば、本構成を有していない場合に比較して、発光装置を制御する信号がより容易に構成できる。
請求項5の発明によれば、本構成を有していない場合に比較して、発光装置の制御がより容易にできる。
請求項6の発明によれば、本構成を有しない場合に比較して、大きさがより小さいプリントヘッドが実現できる。
請求項7の発明によれば、本構成を有しない場合に比較して、大きさがより小さい画像形成装置が実現できる。
(第1の実施の形態)
図1は第1の実施の形態が適用される画像形成装置1の全体構成の一例を示した図である。図1に示す画像形成装置1は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置1は、各色の画像データに対応して画像形成を行なう画像形成プロセス部10、画像形成プロセス部10を制御する画像出力制御部30、例えばパーソナルコンピュータ(PC)2や画像読取装置3に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部40を備えている。
また、画像形成プロセス部10は、各画像形成ユニット11Y、11M、11C、11Kの感光体ドラム12にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト21と、用紙搬送ベルト21を駆動させるロールである駆動ロール22と、感光体ドラム12のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール23と、記録用紙にトナー像を定着させる定着器24とを備えている。
その後、合成トナー像が静電転写された記録用紙は、定着器24まで搬送される。定着器24に搬送された記録用紙上の合成トナー像は、定着器24によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置1から排出される。
発光装置65は、発光部63、発光部63を駆動する信号発生回路100(後述の図3参照)等を搭載する回路基板62を備えている。
図3に示すように、本実施の形態における発光装置65では、発光部63は、回路基板62上に、5個の発光チップCa1〜Ca5(発光チップ群#a)、同じく5個の発光チップCb1〜Cb5(発光チップ群#b)、同じく5個の発光チップCc1〜Cc5(発光チップ群#c)、5個の発光チップCd1〜Cd5(発光チップ群#d)が主走査方向に二列に千鳥状に配置して構成されている。ここでは、発光チップ群#aの発光チップCa1〜Ca5と、発光チップ群#cの発光チップCc1〜Cc5とが向き合うように千鳥状に配置され、発光チップ群#bの発光チップCb1〜Cb5と発光チップ群#dの発光チップCd1〜Cd5とが向き合うように千鳥状に配置されている。
なお、発光チップCa1〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5の構成は同一であってよい。よって、発光チップCa1〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5をそれぞれ区別しないときは、発光チップCと表記する。
以下の説明において、発光チップ群を群と略すことがある。
発光チップ組#2は、発光チップ群#aの発光チップCa2、発光チップ群#bの発光チップCb2、発光チップ群#cの発光チップCc2、発光チップ群#dの発光チップCd2を備える。他の発光チップ組(発光チップ組#3、#4、#5)も同様に、発光チップ組の番号と同じ番号の発光チップCから構成されている。
以下の説明において、発光チップ組を組と略すことがある。
なお、本実施の形態では、発光チップCの数として、合計20個を用いたが、これに限定されない。また、20個の発光チップCを4つの発光チップ群と5つの発光チップ組とに分けたが、これに限定されない。
発光チップCは、矩形の基板80(後述する図9参照)上に、長辺の一方に沿って列状に設けられた複数の発光素子(本実施の形態では発光サイリスタL1、L2、L3、…)からなる発光素子列90を備えている。さらに、発光チップCは、基板80の長辺方向の両端部に、各種の制御信号等を取り込むためのボンディングパッドである複数の入力端子(φ1端子、φ2端子、Vga端子、φW端子、φE端子、φI端子)を備えている。なお、これらの入力端子は、発光素子列90を手前に見て、基板80の左端部からφ1端子、φ2端子、Vga端子の順に設けられ、基板80の右端部からφI端子、φE端子、φW端子の順に設けられている。そして、発光素子列90は、Vga端子とφW端子との間に設けられている。
図5は、発光チップC(発光チップCa1〜Ca5、Cc1〜Cc5)の部分(図3に示した発光装置65の左半分)を示し、図6は発光チップC(Cb1〜Cb5、Cd1〜Cd5)の部分(図3に示した発光装置65の右半分)を示す。
なお、図5および図6では、それぞれの図に示された発光チップC(発光チップCa1〜Ca5、Cc1〜Cc5)、発光チップC(Cb1〜Cb5、Cd1〜Cd5)に関連する部分のみを示している。そして、図5および図6には、それぞれに示された発光チップCに関連する配線を示している。さらに、図5および図6には、信号発生回路100を分けて、それぞれに示された発光チップCに関連する部分を、信号発生回路100Lおよび信号発生回路100Rとして示した。ただし、信号発生回路100Lおよび信号発生回路100Rには、後述する書込信号φW1〜φW2を送信する書込信号発生部103およびVga、Vsubが重複して記載されている。なお、以下では、信号発生回路100Lおよび信号発生回路100Rを区別せず、信号発生回路100として説明する。
信号発生回路100には、図示しないが、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路100は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路100は、各種の制御信号に基づき、図5に示すように発光チップ群#a(発光チップCa1〜Ca5)に対して、第1転送信号φ1aと第2転送信号φ2aとを送信する転送信号発生部101aと、発光チップ群#c(発光チップCc1〜Cc5)に対して、第1転送信号φ1cと第2転送信号φ2cとを送信する転送信号発生部101cと、図6に示すように発光チップ群#b(発光チップCb1〜Cb5)に対して、第1転送信号φ1bと第2転送信号φ2bとを送信する転送信号発生部101bと、発光チップ群#d(発光チップCd1〜Cd5)に対して、第1転送信号φ1dと第2転送信号φ2dとを送信する転送信号発生部101dとを備えている。
以下の説明において、第1転送信号φ1a、φ1b、φ1c、φ1dをそれぞれ区別しないときは第1転送信号φ1と呼び、第2転送信号φ2a、φ2b、φ2c、φ2dをそれぞれ区別しないときは第2転送信号φ2と表記する。
以下の説明において、許可信号φEa、φEb、φEc、φEdをそれぞれ区別しないときは許可信号φEと表記する。
以下の説明において、点灯信号φIa1〜φIa5をそれぞれ区別しないときは、点灯信号φIaと表記する。他の点灯信号φIb1〜φIb5、φIc1〜φIc5、φId1〜φId5も同様にそれぞれ点灯信号φIb、φIc、φIdと表記する。さらに、点灯信号φIa、φIb、φIc、φIdをそれぞれ区別しないときは点灯信号φIと表記する。
ここで、書込信号φW1〜φW5をそれぞれ区別しないときは、書込信号φWと表記する。
回路基板62には、発光チップCの裏面に設けられた裏面電極85(後述する図9参照)であるVsub端子(後述の図8および図9参照)に接続され、基準電位Vsubを与える電源ライン200aが設けられている。そして、回路基板62には、発光チップCに設けられたVga端子に接続され、電力供給のための電源電位Vgaを与える電源ライン200bが設けられている。
一組の第1転送信号φ1と第2転送信号φ2とが、発光チップ群毎に共通に送信される。
なお、図5および図6では、信号ラインは数字と群を示すアルファベットとの組み合わせ(例えば、第1転送信号ラインは201と発光チップ群#aを示すaによる201a)により示している。
許可信号φEは、発光チップ群毎に共通に送信される。
点灯信号φIは、発光チップCにそれぞれ個別に送信される。
例えば、書込信号ライン205_1は、発光チップ組#1に属する発光チップ群#aの発光チップCa1、発光チップ群#bの発光チップCb1、発光チップ群#cの発光チップCc1、発光チップ群#dの発光チップCd1のそれぞれのφW端子に接続され、書き込み信号φW1を送信する。同様にして、書込信号ライン205_2〜205_5は、それぞれ発光チップ組#2〜#5の発光チップCのφW端子に共通に接続され、それぞれ書き込み信号φW2〜φW5を送信する。
転送信号φ1、φ2、許可信号φEは、発光チップ群(#a〜#d)毎に共通に送信される。
一方、書込信号φWは、発光チップ組(#1〜#5)毎に共通に送信される。
そして、点灯信号φIは、発光チップC毎に個別に送信される。
図7では、発光チップC(発光チップCa1〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5)を4×5のマトリクスの各要素に配置して、上記した信号発生回路100からそれぞれの発光チップCに送信される信号(転送信号φ1、φ2、許可信号φE、点灯信号φI、書込信号φW)の配線(信号ライン)のみを示している。
上述したように、転送信号φ1、φ2、許可信号φEは、発光チップ群(#a〜#d)毎に共通に送信され、書込信号φWは、発光チップ組(#1〜#5)毎に共通に送信され、点灯信号φIは、発光チップC毎に個別に送信されることが分かる。
ここでは、発光チップCa1を例にして発光チップCを説明し、発光チップCa1(C)と表記する。なお、他の発光チップC(Ca2〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5)の構成は、発光チップCa1と同じである。
なお、第1転送信号φ1などの信号についても、発光チップCa1に対する信号と、区別しない信号とを組み合わせて、例えば第1転送信号φ1a(φ1)と表記する。
さらに、発光チップCa1(C)は、発光サイリスタ列と同様に列状に配列された転送素子の一例としての転送サイリスタT1、T2、T3、…からなる転送サイリスタ列および同様に列状に配列された記憶素子の一例としての記憶サイリスタM1、M2、M3、…からなる記憶サイリスタ列を備えている。
ここでは、発光サイリスタL1、L2、L3、…、転送サイリスタT1、T2、T3、…、記憶サイリスタM1、M2、M3、…をそれぞれ区別しないときは、それぞれ発光サイリスタL、転送サイリスタT、記憶サイリスタMと表記する。
なお、上記のサイリスタ(発光サイリスタL、転送サイリスタT、記憶サイリスタM)は、アノード端子、カソード端子、ゲート端子の3端子を有する半導体素子である。
さらに、電源線抵抗Rgx1、Rgx2、Rgx3、…、電源線抵抗Rgy1、Rgy2、Rgy3、…を備えている。
ここで、発光サイリスタLなどと同様に、結合ダイオードDx1、Dx2、Dx3、…、接続ダイオードDy1、Dy2、Dy3、…、電源線抵抗Rgx1、Rgx2、Rgx3、…、電源線抵抗Rgy1、Rgy2、Rgy3、…をそれぞれ区別しないときは、それぞれ結合ダイオードDx、接続ダイオードDy、電源線抵抗Rgx、電源線抵抗Rgyと表記する。
そして、発光サイリスタ列、転送サイリスタ列、記憶サイリスタ列は、図8中上から、転送サイリスタ列、記憶サイリスタ列、発光サイリスタ列の順に並べられている。
なお、転送サイリスタTおよび記憶サイリスタMのそれぞれの数は、発光サイリスタLの数より多くてもよい。
転送サイリスタTのアノード端子、記憶サイリスタMのアノード端子、発光サイリスタLのアノード端子は、発光チップC1の基板80に接続されている(アノードコモン)。
そして、これらのアノード端子は、基板80裏面に設けられた裏面電極85(後述の図9参照)であるVsub端子を介して電源ライン200a(図5および図6参照)に接続されている。この電源ライン200aに、基準電位Vsubが供給される。
一方、記憶サイリスタMの配列に沿って、偶数番目の記憶サイリスタM2、M4、…のカソード端子は第2書込信号線74bに接続されている。そして、第2書込信号線74bは、書込抵抗RW2を介して、書込信号φW1の入力端子であるφW端子に接続されている。
また、第1書込信号線74aは、記憶サイリスタM1のアノード端子と書込抵抗RW1との間において、許可抵抗RE1を介して、許可信号φEa(φE)の入力端子であるφE端子に接続されている。このφE端子には、許可信号ライン203a(図5参照)が接続され、許可信号φEa(φE)が送信される。
さらに、第2書込信号線74bは、記憶サイリスタM2のアノード端子と書込抵抗RW2との間において、許可抵抗RE2を介して、φE端子に接続されている。
すなわち、第1書込信号線74aおよび第2書込信号線74bは、許可抵抗RE1、RE2と書込抵抗RW1、RW2との作る抵抗ネットワークを介して、φE端子とφW端子とに接続されている。
本実施の形態では、同じ番号の転送サイリスタTと記憶サイリスタMと発光サイリスタLとが対応して設けられていることになる。
よって、接続ダイオードDyは、転送サイリスタTのゲート端子Gtから、記憶サイリスタMのゲート端子Gmに電流が流れる方向で接続されている。
そして、記憶サイリスタMのゲート端子Gmは、記憶サイリスタMのそれぞれに対応して設けられた電源線抵抗Rgyを介して電源線71に接続されている。
なお、図9(a)では、各素子間を接続する配線を、電源線71を除いて、実線で示している。また、図9(b)では、各素子間を接続する配線の記載を省略している。
第2アイランド142は、図9(a)に示すように、図中において、左右に延びた幹部と幹部から分かれた複数の枝部とから構成されている。そして、幹部に電源線71が設けられ、枝部に電源線抵抗Rgx、Rgyが設けられている。
第3アイランド143には、転送サイリスタT1、結合ダイオードDx1、接続ダイオードDy1が設けられている。第4アイランド144には、スタートダイオードDx0が設けられている。第5アイランド145には電流制限抵抗R1、第6アイランド146には電流制限抵抗R2、第7アイランド147には許可抵抗RE2、第8アイランド148には許可抵抗RE1、第9アイランド149には書込抵抗RW1、第10アイランド150には書込抵抗RW2が設けられている。
そして、発光チップCa1(C)には、第1アイランド141、第3アイランド143と同様なアイランドが、並列して形成されている。これらのアイランドには、発光サイリスタL2、L3、L4、…、記憶サイリスタM2、M3、M4、…、転送サイリスタT2、T3、T4、…等が、第1アイランド141および第3アイランド143と同様に設けられている。これらについては、説明を省略する。
そしてまた、基板80の裏面にはVsub端子となる裏面電極85が設けられている。
第1アイランド141に設けられた発光サイリスタL1は、基板80をアノード端子、n型の第4半導体層84の領域111上に形成されたn型オーミック電極121をカソード端子、n型の第4半導体層84をエッチング除去して露出させたp型の第3半導体層83上に形成されたp型オーミック電極131をゲート端子Gl1とする。そして、n型オーミック電極121が形成された部分を除くn型の第4半導体層84の領域111表面から光を放出する。
第1アイランド141に設けられた記憶サイリスタM1は、基板80をアノード端子、n型の第4半導体層84の領域112に形成されたn型オーミック電極122をカソード端子、n型の第4半導体層84をエッチング除去して露出させたp型の第3半導体層83上のp型オーミック電極131をゲート端子Gm1とする。p型オーミック電極131は、ゲート端子Gl1とゲート端子Gm1とを兼ねている。
同じく第2アイランド142に設けられた電源線抵抗Rgx、Rgyは、n型の第4半導体層84をエッチング除去して露出させたp型の第3半導体層83上に形成された2つのp型オーミック電極間に形成されている。そして、2つのp型オーミック電極間のp型の第3半導体層83を抵抗として用いている。例えば、電源線抵抗Rgy1は、p型の第3半導体層83上に設けられたp型オーミック電極132と133との間に形成されている。
同じく第3アイランド143に設けられた接続ダイオードDy1は、n型の第4半導体層84の領域113上に設けられたn型オーミック電極123をカソード端子、p型の第3半導体層83上に形成されたp型オーミック電極134をアノード端子として形成されている。接続ダイオードDy1のアノード端子と転送サイリスタT1のゲート端子Gt1とはp型オーミック電極134で共通である。
さらに、同じく第3アイランド143に設けられた結合ダイオードDx1は、n型の第4半導体層84の領域115上に設けられたn型オーミック電極125をカソード端子、p型の第3半導体層83上に形成されたp型オーミック電極134をアノード端子として形成されている。結合ダイオードDx1のアノード端子と転送サイリスタT1のゲート端子Gt1とはp型オーミック電極134で共通である。
第5アイランド145に設けられた電流制限抵抗R1、第6アイランド146に設けられた電流制限抵抗R2、第7アイランド147に設けられた許可抵抗RE2、第8アイランド148に設けられた許可抵抗RE1、第9アイランド149に設けられた書込抵抗RW1は、第10アイランド150に設けられた書込抵抗RW2は、電源線抵抗Rgx1、Rgy1と同様に、p型の第3半導体層83上に形成された一組のp型オーミック電極(符号なし)間のp型の第3半導体層83を抵抗としている。
第1アイランド141の発光サイリスタL1のゲート端子Gl1であるp型オーミック電極131は、第2アイランド142の電源線抵抗Rgy1のp型オーミック電極133に接続され、さらに第3アイランド143の接続ダイオードDy1のカソード端子であるn型オーミック電極123に接続されている。発光サイリスタL1のカソード端子であるn型オーミック電極121は点灯信号線75に接続されている。点灯信号線75はφI端子に接続されている。説明を省略するが、発光サイリスタL2、L3、L4、…についても同様である。
第1書込信号線74aは、書込抵抗RW1と記憶サイリスタM1のカソード端子であるn型オーミック電極122との間において、第8アイランド148に設けられた許可抵抗RE1の一方の端子に接続されている。許可抵抗RE1の他方の端子はφE端子に接続されている。
第2書込信号線74bは、書込抵抗RW2と記憶サイリスタM2のカソード端子であるn型オーミック電極(符号なし)との間において、第7アイランド147に設けられた許可抵抗RE2の一方の端子に接続されている。許可抵抗RE2の他方の端子はφE端子に接続されている。
そして、第2アイランド142に設けられた電源線抵抗Rgx1のp型オーミック電極(符号なし)は、第3アイランド143に設けられた転送サイリスタT1のゲート端子Gt1であるp型オーミック電極134に接続されている。
そして、第3アイランド143に設けられた結合ダイオードDx1のカソード端子であるn型オーミック電極125は、隣接して設けられている転送サイリスタT2のゲート端子Gt2であるp型オーミック電極(符号なし)に接続されている。
一方、第3アイランド143に設けられた転送サイリスタT1のゲート端子Gt1であるp型オーミック電極134は、第4アイランド144に設けられたスタートダイオードDx0のカソード端子であるn型の第4半導体層84上に形成されたn型オーミック電極(符号なし)に接続されている。
ここでは説明を省略するが、他の発光サイリスタL、転送サイリスタT、記憶サイリスタM、結合ダイオードDx、接続ダイオードDyについても同様である。
このようにして、図8に示した発光チップCa1(C)の回路構成が形成される。
発光装置65は発光チップ群#a(発光チップCa1〜Ca5)、発光チップ群#b(発光チップCb1〜Cb5)、発光チップ群#c(発光チップCc1〜Cc5)、発光チップ群#d(発光チップCd1〜Cd5)を備えている(図3、5、6、7参照)。
そして、これらの発光チップCは、発光チップ組#1(発光チップCa1、Cb1、Cc1、Cd1)、発光チップ組#2(発光チップCa2、Cb2、Cc2、Cd2)、発光チップ組#3(発光チップCa3、Cb3、Cc3、Cd3)、発光チップ組#4(発光チップCa4、Cb4、Cc4、Cd4)、発光チップ組#5(発光チップCa5、Cb5、Cc5、Cd5)に分けられている。
そして、発光チップ群毎に、一組の転送信号φ1、φ2、許可信号φEが共通に送信される。発光チップ組毎に、書込信号φWが共通に送信される。
図10では、発光チップ群(#a、#b、#c、#d)のそれぞれに送信される一組の転送信号φ1、φ2、許可信号φEを示している。発光チップ組#1に送信される書込信号φW1も示している。さらに、発光チップ組#1に属する発光チップCa1、Cb1、Cc1、Cd1にそれぞれ送信される点灯信号φIa1、φIb1、φIc1、φId1を示している。そして、これらの信号によって、発光チップCa1、Cb1、Cc1、Cd1のそれぞれにおいて点灯する発光サイリスタLを示している。
すなわち、図10は、発光チップ組#1に属する発光チップCa1、Cb1、Cc1、Cd1の動作を説明するタイミングチャートである。
なお、以下では、発光サイリスタLの点灯または非点灯とする制御を点灯制御と表記する。
これに引き続き、番号が5以上の発光サイリスタLが点灯制御される。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Tの長さを可変としてもよい。
したがって、以下では、時刻bから時刻vまでの期間T(1)のみを説明する。なお、時刻aから時刻bまでの期間は、発光チップCが動作を開始する期間である。この期間の信号については、動作の説明において説明する。
第1転送信号φ1aは、時刻bでローレベルの電位(以下、「L」と記す。)であって、時刻fで「L」からハイレベルの電位(以下、「H」と記す。)に移行し、時刻iで「H」から「L」に移行し、時刻uにおいて「L」を維持している。
第2転送信号φ2aは、時刻bで「H」であって、時刻eで「H」から「L」に移行し、時刻jで「L」から「H」に移行し、時刻vにおいて「H」を維持している。
許可信号φEaは、時刻bで「H」から「L」に移行し、時刻iで「L」から「H」に移行し、時刻uにおいて「H」を維持している。
第2転送信号φ2bは、時刻bで「H」であって、時刻mで「H」から「L」に移行し、時刻rで「L」から「H」に移行し、時刻vにおいて「H」を維持している。
許可信号φEbは、時刻bで「H」であって、時刻jで「H」から「L」に移行し、時刻qで「L」から「H」に移行し、時刻vにおいて「H」を維持している。
ここで、発光チップ群#aに送信される一組の信号である第1転送信号φ1a、第2転送信号φ2a、許可信号φEaと、発光チップ群#bに送信される一組の信号である第1転送信号φ1b、第2転送信号φ2b、許可信号φEbとを比較すると、時刻jから時刻rまでの期間の第1転送信号φ1b、第2転送信号φ2b、許可信号φEbのそれぞれの波形は、時刻bから時刻jまでの期間の、第1転送信号φ1a、第2転送信号φ2a、許可信号φEaのそれぞれの波形と同じである。
同様に、発光チップ群#cに送信される一組の信号である第1転送信号φ1c、第2転送信号φ2c、許可信号φEcは、発光チップ群#aに送信される一組の信号である第1転送信号φ1a、第2転送信号φ2a、許可信号φEaの時刻bを時刻rにずらしたものに相当する。
さらに同様に、発光チップ群#dに送信される一組の信号である第1転送信号φ1d、第2転送信号φ2d、許可信号φEdは、発光チップ群#aに送信される一組の信号である第1転送信号φ1a、第2転送信号φ2a、許可信号φEaの時刻bを時刻sにずらしたものに相当する。
ここで、時刻bから時刻jを発光チップ群#aに信号を供給する期間Ta(1)、時刻jから時刻rを発光チップ群#bに信号を供給する期間Tb(1)、時刻rから時刻sを発光チップ群#cに信号を供給する期間Tc(1)、時刻sから時刻tを発光チップ群#dに信号を供給する期間Td(1)と表記する。
そして、許可信号φEaは、第1転送信号φ1aと第2転送信号φ2aとの少なくとも一方が「L」の期間に「L」となっている。
書込信号φW1は、時刻bにおいて「H」であって、時刻cで「H」から「L」に、時刻dで「L」から「H」に、時刻gで「H」から「L」に、時刻hで「L」から「H」に移行し、期間Ta(1)の終了時刻jで「H」を維持する。後に詳述するが、時刻cから時刻dまでの「L」の期間は、発光サイリスタL1を点灯させることを指示する信号であり、時刻gから時刻hまでの「L」の期間は、発光サイリスタL2を点灯させることを指示する信号である。
以下、期間Ta(1)のおける書込信号φW1の波形が、期間Tb(1)、期間Tc(1)、期間Td(1)において繰り返されている。よって、これらの期間については詳細な説明を省略する。そして、書込信号φW1は、期間T(1)の終了時刻vにおいて、「H」を維持する。
点灯信号φIa1は、時刻bにおいて「H」であって、時刻hで「H」から点灯レベルの電位(以下、「Le」と記す。)(−2.8V<「Le」≦−1.4V)に移行し、時刻uで「Le」から「H」に移行し、時刻vで「H」を維持する。
そして、点灯信号φIb1、φIc1、φId1は、第1転送信号φ1、第2転送信号φ2、許可信号φEと同様に、点灯信号φIa1を時間軸上で後にずらしたものである。よって、点灯信号φIb1、φIc1、φId1については、詳細な説明を省略する。他の、点灯信号φIa2〜φIa5、点灯信号φIb2〜φIb5、点灯信号φIc2〜φIc5、点灯信号φId2〜φId5の関係についても同様であるので、説明を省略する。
なお、「Le」の電位の範囲(−2.8V<「Le」≦−1.4V)については、後述する。
以下では、例として、図8、図9に示した、サイリスタのアノード端子であるVsub端子に供給される基準電位Vsubを0V(「H」)、Vga端子に供給される電源電位Vgaを−3.3V(「L」)とする。そして、サイリスタは、図9に示したように、GaAs、GaAlAs等によるp型半導体層、n型半導体層を積層して構成されているとし、pn接合の拡散電位(順方向電位)Vdを1.4Vとして、以下では数値で説明する。
そして、オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を0V(「H」)に設定しているので、ゲート端子の電位は0V(「H」)となるとして説明する。また、オン状態のサイリスタのカソード端子はpn接合の拡散電位Vdになる。ここでは、カソード端子の電位は−1.4Vとなる。
一方、サイリスタは、カソード端子に−1.4Vより低い電位(維持電圧)が継続的に印加され、サイリスタのオン状態を維持しうる電流が供給されると、オン状態を維持する。
以上のことから、サイリスタは、オン状態になると電流が流れた状態を維持し、ゲート端子の電位によってはオフ状態に移行しない。すなわち、サイリスタはオン状態を維持(記憶、保持)する機能を有している。
そして、サイリスタのオン状態を維持するためにカソード端子に印加し続ける電位は、サイリスタをターンオンさせるためにカソード端子に印加する電位に比べ高くてよい。
なお、発光サイリスタLは、ターンオンすると点灯(発光)し、ターンオフすると消灯(非点灯)する。オン状態の発光サイリスタLの発光出力(発光量)は、カソード端子とアノード端子間に流す電流によって決められる。
第1書込信号線74aおよび第2書込信号線74bは、許可抵抗RE1、RE2と書込抵抗RW1、RW2との作る抵抗ネットワークを介して、φE端子とφW端子とに接続されている。よって、第1書込信号線74aおよび第2書込信号線74bの電位は、φE端子およびφW端子の電位と、許可抵抗RE1、RE2および書込抵抗RW1、RW2の値とで決まる。
本実施の形態において、例えばRE1=RE2=1kΩ、RW1=RW2=2kΩとする。
表1は、いずれの記憶サイリスタMもオン状態にない場合において、φE端子(許可信号φE)(φEと表記)とφW端子(書込信号φW1)(φWと表記)の電位により設定される第1書込信号線74aおよび第2書込信号線74bの電位を示している。
すなわち、φE端子とφW端子とが共に0V(「H」)であれば、第1書込信号線74aおよび第2書込信号線74bの電位は0V(「H」)となり、φE端子とφW端子とが共に−3.3V(「L」)であれば、第1書込信号線74aおよび第2書込信号線74bの電位は−3.3V(L)となる。一方、φE端子およびφW端子の一方が、0V(「H」)で他方が−3.3V(「L」)であれば、許可抵抗RE1(RE2)と書込抵抗RW1(RW2)とで分割された電位である−2.2Vまたは−1.1Vになる。
なお、奇数番号の記憶サイリスタMがオン状態にあると、第1書込信号線74aの電位は−1.4Vになる。しかし、偶数番号の記憶サイリスタMがオフ状態にあれば、第2書込信号線74bの電位は、オン状態にある奇数番号の記憶サイリスタMの影響を受けず、表1に示した電位となる。
(1)時刻a
発光装置65に基準電位Vsubおよび電源電位Vgaの供給を開始した時刻aでの状態(初期状態)について説明する。
<発光装置65>
図10に示したタイミングチャートの時刻aにおいて、電源ライン200aは「H」(0V)の基準電位Vsubに設定され、電源ライン200bは「L」(−3.3V)の電源電位Vgaに設定される(図5および図6参照)。よって、すべての発光チップCのそれぞれのVsub端子は「H」に設定され、それぞれのVga端子は「L」に設定される(図8参照)。
すると、第1転送信号ライン201a、201b、201c、201dおよび第2転送信号ライン202a、202b、202c、202dが「H」になる(図5および図6参照)。これにより、発光チップCのそれぞれのφ1端子およびφ2端子が「H」になる。電流制限抵抗R1を介してφ1端子に接続されている第1転送信号線72の電位も「H」になり、電流制限抵抗R2を介してφ1端子に接続されている第2転送信号線73も「H」になる(図8参照)。
そして、信号発生回路100の書込信号発生部103は書込信号φW1〜φW5を「H」に設定する。すると、書込信号ライン205_1〜205_5が「H」になる(図5および6参照)。これにより、発光チップCのφW端子が「H」になる(図8参照)。
図10および以下における説明においては、各端子の電位はステップ状に変化するとするが、実際には各端子の電位は徐々に変化する。よって、各端子の電位が変化の途上であっても、下記に示す条件が満たされれば、サイリスタは、ターンオンおよびターンオフなどの状態の変化を生じる。
転送サイリスタT、記憶サイリスタMおよび発光サイリスタLのアノード端子はVsub端子に接続されているので、「H」に設定される。
一方、奇数番号の転送サイリスタT1、T3、…のそれぞれのカソード端子は、第1転送信号線72に接続され、「H」に設定されている。偶数番号の転送サイリスタT2、T4、…のそれぞれのカソード端子は、第2転送信号線73に接続され、「H」に設定されている。よって、転送サイリスタTのアノード端子およびカソード端子はともに「H」となり、転送サイリスタTはオフ状態にある。
さらに、発光サイリスタLのカソード端子は、点灯信号線75に接続され、「H」に設定されている。よって、発光サイリスタLのアノード端子およびカソード端子はともに「H」となり、発光サイリスタLはオフ状態にある。
そして、記憶サイリスタMのゲート端子Gmは、電源線抵抗Rgyを介して電源線71に接続されている。よって、後述するゲート端子Gm1を除いて、ゲート端子Gmの電位は「L」になっている。
さらに、発光サイリスタLのゲート端子Glは、ゲート端子Gmと接続されているので、ゲート端子Gl1を除いて、ゲート端子Glの電位は「L」になっている。
以上のことから、後述する転送サイリスタT1、T2、記憶サイリスタM1、発光サイリスタL1を除いて、転送サイリスタT、記憶サイリスタMおよび発光サイリスタLのしきい電圧はそれぞれのゲート端子Gt、Gm、Glの電位(−3.3V)からpn接合の拡散電位Vd(1.4V)を引いた値(−4.7V)となっている。
なお、番号が3以上の転送サイリスタTのしきい電圧は、前述したように−4.7Vである。
なお、番号が2以上の記憶サイリスタMのしきい電圧は、前述したように−4.7Vである。
また、発光サイリスタLのしきい電圧は、前述したように−4.7Vである。
発光チップCb1、Cc1、Cd1においても、初期状態は発光チップCa1と同じである。よって、詳細な説明は省略する。
図10に示す時刻bにおいて、発光チップ群#aに送信される第1転送信号φ1aおよび許可信号φEaが、「H」(0V)から「L」(−3.3V)に移行する。これにより発光装置65は動作状態に入る。
<発光チップCa1>
第1転送信号φ1aが「H」(0V)から「L」(−3.3V)に移行すると、しきい電圧が−2.8Vである転送サイリスタT1がターンオンする。しかし、転送サイリスタT3以降の番号の大きい奇数番目の転送サイリスタTは、しきい電圧が−4.7Vであるので、オン状態に移行できない。一方、しきい電圧が−4.2Vである転送サイリスタT2は、第2転送信号φ2aが「H」(0V)であるので、ターンオンできない。
結合ダイオードDx1はアノード端子(ゲート端子Gt1)が「H」(0V)になると、カソード端子(ゲート端子Gt2)が−2.8Vであったので、順バイアスとなる。よって、結合ダイオードDx1のカソード端子(ゲート端子Gt2)の電位は、そのアノード端子(ゲート端子Gt1)の「H」(0V)から拡散電位Vd(1.4V)を引いた−1.4Vになる。これにより、転送サイリスタT2のしきい電圧は−2.8Vになる。
そして、−1.4Vのゲート端子Gt2に結合ダイオードDx2を介して接続されたゲート端子Gt3の電位は−2.8Vになる。これにより、転送サイリスタT3のしきい電圧は−4.2Vになる。番号が4以上の転送サイリスタTは、ゲート端子Gtの電位が「L」の電源電位Vgaであるので、しきい電圧は−4.7Vが維持される。
なお、記憶サイリスタM2のゲート端子Gm2の電位は−2.8Vになり、記憶サイリスタM2および発光サイリスタL2のしきい電圧は−4.2Vになる。番号が3以上の記憶サイリスタMは、−4.7Vのしきい電圧が維持される。
しかし、第1書込信号線74aおよび第2書込信号線74bは「H」であるので、いずれの記憶サイリスタMもターンオンせず、点灯信号線75は「H」であるので、いずれの発光サイリスタLもターンオンしない。
以下では、オン状態にあるサイリスタ(転送サイリスタT、記憶サイリスタM、発光サイリスタL)のみを説明し、オフ状態にあるサイリスタ(転送サイリスタT、記憶サイリスタM、発光サイリスタL)の説明を省略する。
なお、時刻bと時刻cとの間であれば、第1転送信号φ1aと許可信号φEaとのいずれを先に「H」から「L」にしてもかまわない。
そして、時刻bにおいて、許可信号φEaの「H」(0V)から「L」(−3.3V)への移行は、点灯させる発光サイリスタL(発光素子)の選択を許可する許可信号φEaを送信するステップである。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、発光チップCb1、Cc1、Cd1は初期状態が維持されている。
一方、電位が「H」(0V)になったゲート端子と、順バイアスのダイオード2個で接続されたゲート端子の電位は−2.8Vになり、そのゲート端子を有するサイリスタのしきい電圧は−4.2Vになる。よって、しきい電圧が「L」(−3.3V)より低いため、サイリスタはターンオンできず、オフ状態を維持することになる。すなわち、電位が「H」(0V)になったゲート端子と、順バイアスのダイオード1個で接続されたサイリスタのみが「L」(−3.3V)によりターンオンする。
以下では、「L」(−3.3V)またはそれより高い電位でターンオンできる状態になったサイリスタ(転送サイリスタT、記憶サイリスタM、発光サイリスタL)を中心に説明し、他の変化については説明を省略する。
時刻cにおいて、発光チップ組#1に送信される書込信号φW1が「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
すでに時刻bにおいて、許可信号φEaが「H」から「L」に移行している。よって、表1から、第1書込信号線74aおよび第2書込信号線74bはともに、「L」(−3.3V)になる。すると、第1書込信号線74aにカソード端子が接続された、しきい電圧が−2.8Vである記憶サイリスタM1がターンオンする。そして、第1書込信号線74aの電位が、−1.4Vになる。また、ゲート端子Gm1(ゲート端子Gl1)の電位が「H」(0V)になって、発光サイリスタL1のしきい電圧が−1.4Vになる。このとき、点灯信号φIa1は「H」(0V)であるので、発光サイリスタL1はターンオンしない。
接続ダイオードDy1のカソード端子(ゲート端子Gm1)およびアノード端子(ゲート端子Gt1)は共に「H」(0V)であるので、記憶サイリスタM1のゲート端子Gm1が「H」(0V)となっても、なんの影響もゲート端子Gt1には表れない。
時刻cの直後においては、転送サイリスタT1および記憶サイリスタM1がオン状態になっている。
そして、時刻cにおいて、書込信号φW1の「H」(0V)から「L」(−3.3V)への移行は、記憶サイリスタM(記憶素子)をオン状態(記憶状態)またはオフ状態(記憶しない状態)のいずれか一方に設定する書込信号φW1を送信するステップである。
書込信号φW1は、発光チップ組#1を構成する発光チップCb1、発光チップCc1、発光チップCd1にも、共通に送信される。しかし、これらの発光チップCb1、発光チップCc1、発光チップCd1にそれぞれ送信されている許可信号φEb、φEc、φEdは「H」であるので、これらの発光チップCb1、発光チップCc1、発光チップCd1の第1書込信号線74aおよび第2書込信号線74bの電位は、表1から、−1.1Vとなる。しかし、これらの発光チップCb1、発光チップCc1、発光チップCd1の記憶サイリスタM1のしきい電圧は−4.2Vであるので、ターンオンしない。
時刻dにおいて、発光チップ組#1に送信される書込信号φW1が「L」(−3.3V)から「H」(0V)に移行する。
<発光チップCa1>
時刻cにおいて、記憶サイリスタM1がターンオンし、第1書込信号線74aの電位は、記憶サイリスタM1のカソード端子の電位である−1.4Vに維持されている。したがって、許可信号φEaが「L」(−3.3V)であるので、書込信号φW1が「H」になると、表1から、第1書込信号線74aの電位は、「L」(−3.3V)から−2.2Vに向かって変化する。この電位は、オン状態の記憶サイリスタM1のカソード端子の電位−1.4Vより低い電位である。よって、記憶サイリスタM1のオン状態を維持する電流が供給されれば、記憶サイリスタM1はオン状態を維持する。そして、第1書込信号線74aの電位は、−1.4Vに維持される。一方、第2書込信号線74bの電位も、表1から、−2.2Vに向かって変化する。
よって、時刻dの直後においては、転送サイリスタT1および記憶サイリスタM1がオン状態になっている。
記憶サイリスタM1はオン状態になっているので、第1書込信号線74aの電位は−1.4Vになっている。書込信号φW1が「L」(−3.3V)から「H」(0V)に移行すると、2kΩの書込抵抗RW1に流れる電流は、1.5V/2kΩ=0.75mAである。一方、「L」(−3.3V)であるφE端子から1kΩの許可抵抗RE1に流れる電流は、(3.3V−1.5V)/1kΩ=1.8mAである。これらの電流の差である1.05mAが記憶サイリスタM1を流れることになる。よって、記憶サイリスタM1がオン状態を維持するための電流が、この電流(1.8mA)以下であれば、記憶サイリスタM1のオン状態が維持されることになる。
書込信号φW1が「L」から「H」に移行すると、発光チップCb1、発光チップCc1、発光チップCd1の第1書込信号線74aおよび第2書込信号線74bの電位は、表1から、−1.1Vから「H」(0V)に戻る。
時刻eにおいて、発光チップ群#aに送信される第2転送信号φ2aが「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
しきい電圧が−2.8Vになっていた転送サイリスタT2がターンオンする。すると、ゲート端子Gt2が「H」(0V)になる。これにより、順バイアスの結合ダイオードGx1でゲート端子Gt2に接続されているゲート端子Gt3の電位が−1.4Vになり、転送サイリスタT3のしきい電圧が−2.8Vになる。同様に、順バイアスの接続ダイオードDy2でゲート端子Gt2に接続されているゲート端子Gm2の電位が−1.4Vになり、記憶サイリスタM2および発光サイリスタL2のしきい電圧が−2.8Vになる。
このとき、記憶サイリスタM2のカソード端子が接続された第2書込信号線74bの電位は−2.2Vであるので、記憶サイリスタM2はターンオンしない。また、点灯信号φIa1は「H」であるので、発光サイリスタL2もターンオンしない。
よって、時刻eの直後においては、転送サイリスタT1、転送サイリスタT2および記憶サイリスタM1がオン状態になっている。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、発光チップCb1、Cc1、Cd1は時刻dの状態が維持されている。
時刻fにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「L」から「H」に移行する。
<発光チップCa1>
オン状態にあった転送サイリスタT1は、カソード端子およびアノード端子がともに「H」となるので、ターンオフする。これにより、ゲート端子Gt1が「H」から「L」(−3.3V)に移行し、転送サイリスタT1のしきい電圧が−4.7Vになる。また、カソード端子(ゲート端子Gt2)が「H」である結合ダイオードDx1は、アノード端子(ゲート端子Gt1)が「L」となることで、逆バイアスになる。
同様に、カソード端子(ゲート端子Gm1)が0Vである接続ダイオードDy1も、アノード端子(ゲート端子Gt1)が「L」(−3.3V)となって、逆バイアスになる。よって、ゲート端子Gt1が「L」(−3.3V)になった影響は、ゲート端子Gm1(Gl1)には及ばない。
よって、時刻fの直後においては、転送サイリスタT2および記憶サイリスタM1がオン状態にある。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、発光チップCb1、Cc1、Cd1は時刻dの直後の状態が維持される。
時刻gにおいて、時刻cにおいてと同様に、発光チップ組#1に送信される書込信号φW1が「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
すでに時刻bにおいて、許可信号φEaが「H」から「L」に移行している。よって、表1から、第2書込信号線74bは「L」(−3.3V)になる。すると、しきい電圧が−2.8Vである記憶サイリスタM2がターンオンする。
なお、記憶サイリスタM1はオン状態を維持していて、第1書込信号線74aの電位は−1.4Vに維持されている。しかし、第2書込信号線74bの電位は、第1書込信号線74aの電位の影響を受けない。
記憶サイリスタM2がターンオンすると、ゲート端子Gm2の電位が「H」(0V)になり、発光サイリスタL2のしきい電圧が−1.4Vになる。
よって、時刻gの直後においては、転送サイリスタT2、記憶サイリスタM1、M2がオン状態になっている。
<発光チップCb1、Cc1、Cd1>
書込信号φW1は、発光チップ組#1を構成する発光チップCb1、発光チップCc1、発光チップCd1にも、共通に送信される。よって、時刻cでと同様に、発光チップCb1、発光チップCc1、発光チップCd1の第1書込信号線74aおよび第2書込信号線74bの電位が、表1から、−1.1Vとなるが、これらの発光チップCb1、発光チップCc1、発光チップCd1の記憶サイリスタM1のしきい電圧は−4.2V、番号が2以上の記憶サイリスタMのしきい電圧は−4.7Vであるので、これらの記憶サイリスタMはターンオンできない。
時刻hにおいて、発光チップ組#1に送信される書込信号φW1が「L」(−3.3V)から「H」(0V)に移行するとともに、点灯信号φIa1が「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)に移行する。
<発光チップCa1>
まず、書込信号φW1の「L」(−3.3V)から「H」(0V)への移行について説明する。
時刻dと同様に、第1書込信号線74aの電位は、「L」(−3.3V)から−2.2Vに向かって変化する。前述したように、この電位は、記憶サイリスタM1のオン状態を維持しうるので、記憶サイリスタM1はオン状態を維持する。同様に、第2書込信号線74bの電位も、「L」(−3.3V)から−2.2Vに向かって変化する。この電位は、記憶サイリスタM2のオン状態を維持しうるので、記憶サイリスタM2はオン状態を維持する。すなわち、書込信号φW1が「L」(−3.3V)から「H」(0V)へ移行しても、記憶サイリスタM1およびM2のオン状態が維持されている。
次に、点灯信号φIa1の「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)への移行について説明する。なお、書込信号φW1の「L」から「H」への移行の後に、点灯信号φIa1の「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)への移行を行うとして説明する。
点灯信号φIa1が「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)へ移行すると、しきい電圧がともに−1.4Vである発光サイリスタL1およびL2がターンオンし、点灯(発光)する。このとき、点灯信号φIa1は、後述する定電流源(後述の図13参照)により電流を供給するので、点灯信号線75をオン状態になった発光サイリスタL1またはL2によりカソード端子の電位である−1.4Vに固定されることを抑制する。よって、発光サイリスタL1および発光サイリスタL2を共にターンオンさせている。なお、点灯信号φIa1を供給する定電流源の電位「Le」(−2.8V<「Le」≦−1.4V)は、発光サイリスタL1、L2のしきい電圧である−1.4Vより低く、後述する−2.8Vより高いことが求められる。
また、定電流源が供給する電流は、画像データにより制御され、並行して点灯させる発光サイリスタLの数に応じて供給される。よって、2個の発光サイリスタLを並行して点灯しても、1個の場合の2倍の電流が供給され、発光量が同じになる。
時刻hの直後においては、転送サイリスタT2、記憶サイリスタM1、M2がオン状態にあるとともに、発光サイリスタL1、L2がオン状態にあって点灯(発光)している。
よって、書込信号φW1の「L」から「H」への移行を、点灯信号φIa1の「H」(0V)から「L」(−3.3V)への移行の前に行うことが好ましい。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、発光チップCb1、Cc1、Cd1は時刻hの直後の状態が維持される。
時刻iにおいて、発光チップ群#aに送信される第1転送信号φ1aが、「H」から「L」に移行するとともに、発光チップ群#aに送信される許可信号φEaが、「L」から「H」に移行する。
<発光チップCa1>
まず、第1転送信号φ1aの「H」から「L」への移行について説明する。なお、ここでは、第1転送信号φ1aの「H」から「L」への移行が、許可信号φEaの「L」から「H」への移行より先であるとする。
しきい電圧が−2.8Vであった転送サイリスタT3がターンオンする。そして、ゲート端子Gt3の電位が「H」(0V)になり、順バイアスの結合ダイオードDx3で接続されたゲート端子Gt4の電位が−1.4Vになる。これにより、転送サイリスタT4のしきい電圧が−2.8Vになる。同様に、「H」(0V)になったゲート端子Gt3に、順バイアスの接続ダイオードDy3で接続されたゲート端子Gm3(Gl3)の電位が−1.4Vになり、記憶サイリスタM3および発光サイリスタL3のしきい電圧が共に−2.8Vになる。このとき、第1書込信号線74aは、オン状態の記憶サイリスタM1により、−1.4Vに維持されているので、記憶サイリスタM3はターンオンしない。
また、点灯信号φIa1は、「Le」(−2.8V<「Le」≦−1.4V)であるので、発光サイリスタL3はターンオンせず、点灯(発光)しない。点灯信号φIa1の「Le」は、発光サイリスタL3をターンオンしないように、−2.8Vより高く設定される。
すでに時刻gにおいて、書込信号φW1は「L」から「H」に移行している。よって、許可信号φEaの「L」から「H」へ移行すると、表1に示すように、第1書込信号線74aおよび第2書込信号線74bは、ともに「H」(0V)になる。すると、オン状態にあった記憶サイリスタM1およびM2のアノード端子とカソード端子とが共に「H」(0V)になるので、記憶サイリスタM1およびM2が共にターンオフする。しかし、ゲート端子Gm1およびGm2は、オン状態の発光サイリスタL1およびL2により0Vになり、記憶サイリスタM1およびM2のしきい電圧はそれぞれ−1.4Vになっている。
よって、時刻iの直後においては、転送サイリスタT2、T3がオン状態にあるとともに、発光サイリスタL1およびL2がオン状態にあって、点灯(発光)している。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、発光チップCb1、Cc1、Cd1は時刻hの直後の状態が維持される。
時刻jにおいて、発光チップ群#aに送信される第2転送信号φ2aが、「L」から「H」に移行するとともに、発光チップ群#bに送信される第1転送信号φ1bおよび許可信号φEbが、それぞれ「H」(0V)から「L」(−3.3V)に移行する。
<発光チップCa1>
まず、発光チップ群#aに送信される第2転送信号φ2aの「L」から「H」への移行について説明する。
オン状態にあった転送サイリスタT2のカソード端子とアノード端子とが共に「H」(0V)になるので、転送サイリスタT2がターンオフする。
時刻jの直後においては、転送サイリスタT3がオン状態になっているとともに、発光サイリスタL1、L2がオン状態にあって、点灯(発光)している。
発光チップ群#bに送信される第1転送信号φ1bおよび許可信号φEbは、発光チップCa1の属する発光チップ群#aに対する信号でないため、発光チップCa1に対して影響を与えない。
なお、時刻aにおいてと同様にスタートダイオードDx0が順バイアスになって、ゲート端子Gt1が−1.4Vになる。これにより、転送サイリスタT1のしきい電圧が−2.8Vになる。しかし、転送サイリスタT3がオン状態になっていて、第1転送信号線72の電位は−1.5Vであるので、転送サイリスタT1はターンオンしない。このように、スタートダイオードDx0が順バイアスになって、転送サイリスタT1のしきい電圧が−2.8Vになるときは、第1転送信号線72の電位は−1.5Vであるので、転送サイリスタT1はターンオンしない。すなわち、スタートダイオードDx0が順バイアスになって、転送サイリスタT1がターンオンするのは、第1転送信号φ1および第2転送信号φ2が共に「H」(0V)であって、いずれの転送サイリスタTもオン状態にない場合に、第1転送信号φ1が「H」(0V)から「L」(3.3V)に移行する時刻bに限られる。
発光チップ群#bに送信される第1転送信号φ1bおよび許可信号φEbの「H」(0V)から「L」(−3.3V)への移行は、時刻bにおける発光チップCa1と同様である。よって、詳細な説明を省略する。
<発光チップCc1、Cd1>
発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、時刻hの直後の状態が維持される。
例えば、発光チップ群#bにおける発光チップCb1についてみると、時刻jにおいて、許可信号φEbが「H」(0V)から「L」(−3.3V)に移行し、第1書込信号線74aと第2書込信号線74bとの電位がともに−2.2Vになる。時刻kで、書込信号φW1が「H」(0V)から「L」(−3.3V)に移行すると、発光チップCb1の記憶サイリスタM1がターンオンする。そして、時刻lで、書込信号φW1が「L」(−3.3V)から「H」(0V)に移行しても、記憶サイリスタM1のオン状態が維持される。そして、時刻oで、書込信号φW1が「H」(0V)から「L」(−3.3V)に移行すると、記憶サイリスタM2がターンオンして、記憶サイリスタM1およびM2がオン状態になる。その後、時刻pで、点灯信号φIb1が「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)に移行すると、発光サイリスタL1およびL2がターンオンして、点灯(発光)する。すなわち、発光チップCa1に対する期間Ta(1)における動作が、期間Tb(1)において発光チップCb1に対して行われている。期間Tc(1)および期間Td(1)においては、それぞれ発光チップCc1および発光チップCd1に対して同様な動作が行われることになる。
以下では、時刻u以降について説明する。
時刻uにおいて、発光チップCa1に供給されている点灯信号φIa1が「L」から「H」に移行する。
<発光チップCa1>
点灯信号φIa1が「L」から「H」に移行すると、オン状態にあった発光サイリスタL1およびL2のカソード端子とアノード端子との電位が共に「H」(0V)になって、発光サイリスタL1およびL2がターンオフする。
すると、ゲート端子Gm1(Gl1)およびGm2(Gl2)の電位が、それぞれ電源線抵抗Rgy1およびRgy2を介して「L」(−3.3V)に向かって変化する。そして、記憶サイリスタM1、M2、発光サイリスタL1、L2のしきい電圧が−4.7Vになる。
時刻uの直後においては、転送サイリスタT3がオン状態にある。これにより、ゲート端子Gt3の電位が「H」(0V)になっている。一方、転送サイリスタT2がオフ状態にあることから、ゲート端子Gt2の電位は「L」(−3.3V)になっている。よって、結合ダイオードDx2は逆バイアスになっている。これにより、ゲート端子Gt3が「H」(0V)である影響は、ゲート端子Gt2には及ばない。
以上のことから、時刻uの直後のである時刻vの状態は、オン状態にある転送サイリスタTが転送サイリスタT1(時刻b)と転送サイリスタT3(時刻v)とで異なるが、時刻bと同様な状態となっている。
よって、時刻vから始まる期間T(2)においては、期間T(1)における発光サイリスタL1およびL2と同様に、発光サイリスタL3およびL4が点灯制御される。よって、詳細な説明を省略する。
発光チップCb1が属する発光チップ群#b、発光チップCc1が属する発光チップ群#c、発光チップCd1が属する発光チップ群#dに送信される信号は変化しないので、時刻uの直前の状態が時刻vまで維持される。
そして、時刻vから始まる期間T(2)においては、期間T(1)における発光サイリスタL1およびL2と同様に、発光チップCb1、Cc1、Cd1におけるそれぞれの発光サイリスタL3およびL4が点灯制御される。
以下同様に、発光チップCのすべての発光サイリスタLの点灯制御が行なわれる。
例えば、発光チップCa1の発光サイリスタL2を点灯(発光)させない場合は、時刻gから時刻hまでの期間において、書込信号φW1を「H」(0V)のままとする。すると、第2書込信号線74bの電位は−2.2Vが維持されるので、しきい電圧が−2.8Vの記憶サイリスタM2はターンオンしない。よって、発光サイリスタL2のしきい電圧は−2.8Vに維持される。よって、時刻hにおいて、点灯信号φIa1が「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)に移行すると、オン状態の記憶サイリスタM1によりしきい電圧が−1.4Vとなっている発光サイリスタL1はターンオンして、点灯(発光)するが、発光サイリスタL2はターンオンしない。
はじめに転送サイリスタTの動作を説明する。
第1の実施の形態における発光チップCでは、2相の転送信号(第1転送信号φ1および第2転送信号φ2)により、転送サイリスタTのオン状態を順に移していく。
すなわち、2相の転送信号の内の一方の転送信号が「L」(−3.3V)になることにより、この一方の転送信号がカソード端子に送信された転送サイリスタTの内、しきい電圧が「L」(−3.3V)より高い転送サイリスタTがターンオンする。すると、オン状態になった転送サイリスタTのゲート端子Gtが「H」(0V)になり、順バイアスの結合ダイオードDxで接続された転送サイリスタT(隣接する転送サイリスタT)のゲート端子Gtの電位が−1.4Vになる。これにより、隣接する転送サイリスタTのしきい電圧が上昇(本実施の形態では、−4.2Vから−2.8V)し、他方の転送信号が「L」(−3.3V)となるタイミングでオン状態になる。
つまり、2相の転送信号(第1転送信号φ1および第2転送信号φ2)を、「L」(−3.3V)の期間が重なる(図10における時刻eから時刻fの期間)を設けて、送信することにより、転送サイリスタTを順次オン状態に設定していく。
すなわち、転送サイリスタTはオン状態になることで、その転送サイリスタTに対応する記憶サイリスタMのしきい電圧を高くする。
この後、点灯信号φI(φIa1〜φIa5、φIb1〜φIb5、φIc1〜φIc5、φId1〜φId5)を「H」(0V)から「Le」(−2.8V<「Le」≦−1.4V)に移行すると、しきい電圧が−1.4Vである発光サイリスタLがターンオンして、点灯(発光)する。
すなわち、図10で示したように、ある発光チップ群に送信された許可信号φE(「L」(−3.3V)の期間)に、その発光チップ群に属する発光チップCへの書込信号φW(「L」(−3.3V)の期間)が設けられていて、他の発光チップ群に属する発光チップCへの書込信号φW(「L」(−3.3V)の期間)が設けられていないようにしている。なお、発光チップ群に送信された許可信号φE(φEa、φEb、φEc、φEd)の「L」(−3.3V)の期間が、時間軸上で重なってもかまわない。このことで、書込信号φW(φW1〜φW5)を発光チップ組(#1〜#5)毎に共通に送信し、許可信号φE(φEa、φEb、φEc、φEd)を発光チップ群(#a、#b、#c、#d)毎に共通に送信するようにしている。
すなわち、例え書込信号φWが「L」(−3.3V)となっても、許可信号φEが「L」(−3.3V)でない発光チップCにおける発光サイリスタLは選択されず、許可信号φEが「L」(−3.3V)であっても、書込信号φWが「L」(−3.3V)でない発光チップCにおける発光サイリスタLは選択されないようになっている。
許可信号φEは、発光チップ群の発光チップCに対して、点灯させる発光サイリスタLの選択を許可するように働く。そして、書込信号φWは、許可信号φEによって許可された発光チップCにおいて、点灯させる発光サイリスタLに対応する記憶サイリスタMを記憶状態または記憶しない状態に設定する。
すなわち、記憶サイリスタMはオン状態になることで、書込信号φWにより選択された点灯(発光)させる発光サイリスタLの位置(番号)を記憶(ラッチ)する。つまり、記憶サイリスタMがオン状態にあることは、点灯させる発光サイリスタLの位置(番号)を記憶した状態(記憶状態)となり、記憶サイリスタMがオフ状態にあることは、発光サイリスタLの位置(番号)を記憶しない状態となることである。
図11に示す本実施の形態を用いない場合では、図8に示した本実施の形態における書込抵抗RW1、RW2および許可抵抗RE1、RE2を用いない。すなわち、第1書込信号線74aを第1記憶信号φM1(発光チップCa1では第1記憶信号φM1a1)が送信されるφM1端子に接続し、第2書込信号線74bを第2記憶信号φM2(発光チップCa1では第2記憶信号φM2a1)が送信されるφM2端子に接続している。
また、動作においては、図10に示した本実施の形態における許可信号φEおよび書込信号φW1の代わりに、発光チップC毎に送信される第1記憶信号φM1(発光チップCa1では第1記憶信号φM1a1)および第2記憶信号φM2(発光チップCa1では第2記憶信号φM2a1)を用いている。
図10を参照して、本実施の形態を用いない場合の発光チップCの動作を説明する。例えば図10の時刻cにおいて、発光サイリスタL1を点灯(発光)させることを記憶するために記憶サイリスタM1をターンオンさせるときは、第1記憶信号φM1a1を「H」(0V)から「L」(−3.3V)に移行させる。同様に、図10の時刻gにおいて、発光サイリスタL2を点灯(発光)させることを記憶するために記憶サイリスタM2をターンオンさせるときは、第2記憶信号φM2a1を「H」(0V)から「L」(−3.3V)に移行させる。
そして、点灯信号φIa1が「H」(0V)から「L」(−3.3V)に移行するまで、第1記憶信号φM1a1および第2記憶信号φM2a1を「L」(−3.3V)に維持することで、点灯信号φIa1が「H」(0V)から「L」(−3.3V)の移行に伴い、発光サイリスタL1およびL2を点灯(発光)させる。
このように、図11に示す発光チップCを用いる場合には、第1記憶信号φM1および第2記憶信号φM2を発光チップC毎に個別に送信することとなる。
本実施の形態を用いない場合の発光装置65では、発光チップCを群および組に分けていない。しかし、発光チップC(発光チップCa1〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5)の符号は、本実施の形態と同じとして説明する。
第1記憶信号φM1(φM1a1〜φM1a5、φM1b1〜φM1b5、φM1c1〜φM1c5、φM1d1〜φM1d5)および第2記憶信号φM2(φM2a1〜φM2a5、φM2b1〜φM2b5、φM2c1〜φM2c5、φM2d1〜φM2d5)を発光チップC毎に個別に送信する。
一方、本実施の形態を用いない場合では、第1転送信号φ1および第2転送信号φ2を、すべての発光チップCで共通にする。これにより、発光チップCのすべてが、並行して動作する。
転送信号φ1、φ2用の配線(信号ライン)は、発光チップCのすべてに対して共通であるので、2本である。第1記憶信号φM1用および第2記憶信号φM2用の配線(信号ライン)は、発光チップC毎にそれぞれ1本であるので、20個の発光チップCに対して40本である。点灯信号φI用の配線(信号ライン)は、本実施の形態と同じく、発光チップC毎に1本であるので、20個の発光チップCに対して20本である。これに、基準電位Vsub用の電源ライン200aおよび電源電位Vga用の電源ライン200bが加わる。よって、20個の発光チップCを用いる本実施の形態を用いない発光装置65の回路基板62上の配線(信号ライン)の本数は64本となる。
以上説明したように、本実施の形態では、回路基板62上の配線(信号ライン)の本数を64本から39本に抑制している。
すると、本実施の形態では、回路基板62上の配線(信号ライン)の本数を(3×M×N+4)から(3M+N+M×N+2)本になり、(2×M×N−3M−N+2)本抑制している。
信号発生回路100には、画像出力制御部30および画像処理部40(図1参照)より、画像処理された画像データおよび各種の制御信号が入力される。このとき、制御信号として、並行して点灯(発光)させる発光サイリスタLの個数についての点灯数信号DI1、DI2が供給される(後述する図13参照)。
定電流源300は、第1電流バッファ回路301、第2電流バッファ回路302、電流制限抵抗RI1、RI2を備えている。
第1電流バッファ回路301は、入力端子が点灯数信号DI1の入力されるDI1端子に接続され、出力端子が電流制限抵抗RI1を介してφI端子(図8参照)に接続されている。そして、第1電流バッファ回路301は、φI端子の電位が点灯レベルの電位である「Le」(−2.8V<「Le」≦−1.4V)となるように、点灯電位VLeが供給されている。
第2電流バッファ回路302は、入力端子に点灯電位VLeが供給され、出力が電流制限抵抗RI2を介してφI端子に接続されている。そして、第2電流バッファ回路302には、点灯数信号DI2が入力される。
表2は、点灯数信号DI1、DI2および第1電流バッファ回路301と第2電流バッファ回路302との出力端子の状態を示す。
そして、並行して点灯(発光)させる発光サイリスタLの数が0の場合は、第1電流バッファ回路301の出力端子は「H」で、第2電流バッファ回路302の出力端子はハイインピーダンス状態(以下、「Z」で表す。)である。よって、φI端子の電位は「H」になる。
次に、並行して点灯(発光)させる発光サイリスタLの数が1の場合は、第1電流バッファ回路301の出力端子は「Le」で、第2電流バッファ回路302の出力端子は「Z」である。よって、φI端子の電位は「Le」になる。なお、第1電流バッファ回路301の出力端子のみが「Le」となっているので、1個の発光サイリスタLに対応する電流がφI端子に供給される(電位が負であるので、φI端子から引き出される)。
そして、並行して点灯(発光)させる発光サイリスタLの数が2の場合は、第1電流バッファ回路301および第2電流バッファ回路302の出力端子がともに「Le」である。よって、φI端子の電位は「Le」になる。なお、第1電流バッファ回路301および第2電流バッファ回路302の出力端子が共に「Le」となっているので、2個の発光サイリスタLに対応する電流がφI端子に供給される(φI端子から引き出される)。
このようにして、点灯(発光)させようとする発光サイリスタLの数に応じて、φI端子に供給する電流を制御している。
なお、本実施の形態で示した定電流源300は一例であって、他の構成であってもよい。
また、本実施の形態では、記憶サイリスタMのゲート端子Gmと発光サイリスタLのゲート端子Glとを直接接続したが、ゲート端子Gmにアノード端子をゲート端子Glにカソード端子を接続したダイオードを設けて、ゲート端子Gmの電位が「H」(0V)になったときの発光サイリスタLのしきい電圧を−2.8Vとして、点灯電位を「Le」から「L」(−3.3V)にしてもよい。
第2の実施の形態は、第1の実施の形態において、発光チップCの構成が異なっている。
図14は、第2の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。なお、図14では、発光チップCa1を例に説明し、発光チップCa1(C)と表記する。他の発光チップCa2〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5の構成は、発光チップCa1の構成と同じである。この発光チップCは、最大3個の発光サイリスタLを並行して点灯(発光)させうる。図8に示した発光チップCと同様な構成要素には、同じ符号を付して、詳細な説明を省略する。
同様に、3個置きに循環する記憶サイリスタM2、M5(不図示)、M8(不図示)、…のカソード端子が第2書込信号線74bに接続されている。そして、第2書込信号線74bは、書込抵抗RW2を介して、書込信号φW1の入力端子であるφW端子に接続されている。
さらに同様に、3個置きに循環する記憶サイリスタM3、M6(不図示)、M9(不図示)、…のカソード端子が第3書込信号線74cに接続されている。そして、第3書込信号線74cは、書込抵抗RW3を介して、書込信号φW1の入力端子であるφW端子に接続されている。
さらに、第2書込信号線74bは、記憶サイリスタM2のアノード端子と書込抵抗RW2との間において、許可抵抗RE2を介して、φE端子に接続されている。
そして、第3書込信号線74cは、記憶サイリスタM3のアノード端子と書込抵抗RW3との間において、許可抵抗RE3を介して、φE端子に接続されている。
すなわち、第1書込信号線74a、第2書込信号線74b、第3書込信号線74cは、許可抵抗RE1、RE2、RE3と書込抵抗RW1、RW2、RW3との作る抵抗ネットワークを介して、φE端子とφW端子とに接続されている。
本実施の形態における発光チップCa1(C)は、詳細な説明を省略するが、図9に示した第1の実施の形態の発光チップCa1(C)と同様な平面レイアウトおよび断面で構成しうる。
図15は、第2の実施の形態における発光装置65の動作を説明するためのタイミングチャートである。
図15においても、第1の実施の形態における図10と同様に、発光チップ群#a、#b、#c、#dのそれぞれに送信される一組の転送信号φ1、φ2、許可信号φEを示している。また、発光チップ組#1に送信される書込信号φW1を示している。さらに、発光チップ組#1に属する発光チップCa1、Cb1、Cc1にそれぞれ送信される点灯信号φIa1、φIb1、φIc1を示している。
すなわち、図12は、発光チップ組#1に属する発光チップCa1、Cb1、Cc1、Cd1の内、発光チップCa1、Cb1、Cc1の動作を説明するタイミングチャートである。なお、発光チップCd1については示していないが、同様である。
また、他の発光チップ組#2〜#5についても、発光チップ組#1と同様に動作する。そして、発光チップ組#1〜#5はそれぞれ転送信号φ1、φ2、許可信号φEが共通であるので、並行して動作する。よって、他の発光チップ組#2〜#5については、説明を省略する。
図15のタイミングチャートでは、すべての発光サイリスタLを点灯させるとした。
これに対し、図12に示す本実施の形態におけるタイミングチャートの期間Ta(1)では、転送サイリスタT1、T2、T3、T4を順にオン状態にするようになっている。
そして、転送サイリスタT1、T2、T3がそれぞれ単独でオン状態であるタイミングにおいて、記憶サイリスタM1、M2、M3をそれぞれターンオンさせ、点灯(発光)させる発光サイリスタL1、L2、L3を記憶(ラッチ)している。
他の動作は、図10で説明した第1の実施の形態と同様であるので、詳細な説明を省略する。
すなわち、本実施の形態では、第1の実施の形態における発光装置65において、発光チップCを変更することで、最大3個の発光サイリスタLを並行して点灯(発光)させている。
なお、φI端子に点灯(発光)のための電流を供給する定電流源300については、図13において、第2電流バッファ回路302と同様な構成の電流バッファ回路を追加すればよい。
本実施の形態においても、複数の発光点(発光サイリスタL)を並行して点灯させうる発光チップCを用いた発光装置65において、回路基板62上の配線の本数を抑制しうる。
第3の実施の形態は、第1の実施の形態において、発光チップCの構成が異なっている。
図16は、第3の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。なお、図16では、発光チップCa1を例に説明し、発光チップCa1(C)と表記する。他の発光チップCa2〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5の構成は、発光チップCa1の構成と同じである。第1の実施の形態と同様に、それぞれの発光チップCは最大2個の発光サイリスタLを並行して点灯させうる構成となっている。図8に示した発光チップCと同様なものには、同じ符号を付して、詳細な説明を省略する。
すなわち、第1書込信号線74aは直列接続された記憶抵抗RM1と許可抵抗REとを介してφE端子に接続されている。
第2書込信号線74bは直列接続された記憶抵抗RM2と書込抵抗RWとを介してφW端子に接続されている。
そして、記憶抵抗RM1と許可抵抗REとの接続点と、記憶抵抗RM2と書込抵抗RWとの接続点とが、接続されている(接続点D)。
本実施の形態において、例えばRW=1kΩ、RE=500Ω、RM1=RM2=1kΩとする。
本実施の形態における発光チップCa1(C)は、詳細な説明を省略するが、図9に示した第1の実施の形態の発光チップCa1(C)と同様な平面レイアウトおよび断面で構成しうる。
動作することを説明する。よって、図10のタイミングチャートにしたがって説明する。
表3は、発光チップCa1(C)のすべての記憶サイリスタMがオフ状態であるとした場合において、φE端子(許可信号φEa)とφW端子(書込信号φW1)の電位により設定される接続点Dの電位を示している。なお、発光チップCa1(C)のすべての記憶サイリスタMがオフ状態にあれば、第1書込信号線74aおよび第2書込信号線74bの電位は、表3に示した接続点Dの電位になっている。よって、表3は、発光チップCa1(C)のすべての記憶サイリスタMがオフ状態にあるときの、第1書込信号線74aおよび第2書込信号線74bの電位を示している。表3は、表1と同じである。
表4は、奇数番号の記憶サイリスタMの一つがオン状態にある場合において、φE端子(許可信号φEa)とφW端子(書込信号φW1)の電位により設定される接続点Dの電位を示している。なお、図10から分かるように、奇数番号の記憶サイリスタMの一つがオン状態にある場合には、φE端子の電位は「L」(−3.3V)になっている。よって、書込信号φW1が0Vのとき、接続点Dの電位は−2.0V、書込信号φW1が「L」(−3.3V)のとき、接続点Dの電位は−2.83Vである。そして、偶数番号のいずれの記憶サイリスタMもオン状態にないことから、第2書込信号線74bの電位は接続点Dの電位となっている。
まず、時刻bにおいて、許可信号φEaが「H」(0V)から「L」(−3.3V)に移行する。いずれの記憶サイリスタMもオン状態にないため、接続点Dの電位は表3から−2.2Vになる。そして、第1書込信号線74aおよび第2書込信号線74bの電位は、接続点Dの電位(−2.2V)になっている。
時刻bにおいて、第1転送信号φ1aが「H」(0V)から「L」(−3.3V)になって、転送サイリスタT1がターンオンし、記憶サイリスタM1のしきい電圧が−2.8Vになっても、第1書込信号線74aの電位は−2.2Vであるので、記憶サイリスタM1はターンオンしない。
次に、時刻cにおいて、書込信号φW1が「H」(0V)から「L」(−3.3V)に移行すると、表3から分かるように、接続点Dの電位が−3.3Vになるので、第1書込信号線74aの電位も−3.3Vになり、しきい電圧が−2.8Vである記憶サイリスタM1がターンオンし、第1書込信号線74aの電位が−1.4Vになる。すなわち、第1の実施の形態における時刻cの動作と同じとなる。
ここでは、最大2個の発光サイリスタLを並行して点灯(発光)させるとしたが、第2の実施の形態において説明したように、3個以上の発光サイリスタLを並行して点灯(発光)させるようにしてもよい。
よって、本実施の形態においても、複数の発光点(発光サイリスタL)を並行して点灯させうる発光チップCを用いた発光装置65において、回路基板62上の配線の本数を抑制しうる。
第4の実施の形態は、第1の実施の形態における発光チップCの構成が異なっている。
図17は、第4の実施の形態における自己走査型発光素子アレイ(SLED)である発光チップCの回路構成を説明するための等価回路図である。なお、図17では、発光チップCa1を例に説明し、発光チップCa1(C)と表記する。他の発光チップCa2〜Ca5、Cb1〜Cb5、Cc1〜Cc5、Cd1〜Cd5の構成は、発光チップCa1の構成と同じである。第1の実施の形態におけると同様に、それぞれの発光チップCは最大2個の発光サイリスタLを並行して点灯させうる構成となっている。図8に示した発光チップCと同様なものには、同じ符号を付して、詳細な説明を省略する。
すなわち、第1書込信号線74aは許可信号φEaが供給されるφE端子に接続されている。そして、記憶サイリスタM1、M2、M3、…のカソード端子と、第1書込信号線74aとが、それぞれ許可抵抗Re1、Re2、Re3、…を介して接続されている。
一方、第2書込信号線74bは書込信号φW1が供給されるφW端子に接続されている。そして、記憶サイリスタM1、M2、M3、…のカソード端子と、第2書込信号線74bとが、それぞれ記憶抵抗Rm1、Rm2、Rm3、…を介して接続されている。
なお、許可抵抗Re1、Re2、Re3、…をそれぞれ区別しないときは、許可抵抗Reと、記憶抵抗Rm1、Rm2、Rm3、…をそれぞれ区別しないときは、記憶抵抗Rmと表記する。
本実施の形態において、例えばRm=1kΩ、Re=500Ωとする。
本実施の形態における発光チップCa1(C)は、詳細な説明を省略するが、図9に示した第1の実施の形態の発光チップCa1(C)と同様な平面レイアウトおよび断面で構成しうる。
動作することを説明する。よって、図10のタイミングチャートにしたがって説明する。
表5は、発光チップCa1のすべての記憶サイリスタMがオン状態にないとした場合において、φE端子(許可信号φEa)とφW端子(書込信号φW1)の電位により設定される接続点Eの電位を示している。なお、発光チップCa1のすべての記憶サイリスタMがオン状態になければ、第1書込信号線74aおよび第2書込信号線74bの電位は、表5に示した接続点Eの電位になっている。よって、表5は、発光チップCa1のすべての記憶サイリスタMがオン状態にないときの、第1書込信号線74aおよび第2書込信号線74bの電位を示している。表5は、表1と同じである。
一方、オン状態の記憶サイリスタMのカソード端子の電位は−1.4Vになる。しかし、第2書込信号線74bはφW端子に接続されているので、第2書込信号線74bの電位はオン状態の記憶サイリスタMの影響を受けず、書込信号φW1にしたがって変化する。よって、奇数番号の記憶サイリスタMの一つがオン状態にある場合においても、φE端子(許可信号φE)とφW端子(書込信号φW1)の電位により設定される接続点Eの電位は、表5に示したと同じである。
ここでは、最大2個の発光サイリスタLを並行して点灯(発光)させるとしたが、第2の実施の形態において説明したように、3個以上の発光サイリスタLを並行して点灯(発光)させるようにしてもよい。
よって、本実施の形態においても、複数の発光点(発光サイリスタL)を並行して点灯させうる発光チップCを用いた発光装置65において、回路基板62上の配線の本数を抑制しうる。
また、第1から第4の実施の形態において、隣接する転送サイリスタTのゲート端子Gt間を結合ダイオードDxを介して接続した。しかし、一方の端子の電位変化が他方の端子の電位変化を生じさせる電気的手段であればよく、結合ダイオードDxの代わりに抵抗などを用いてもよい。
さらに、第1から第4の実施の形態において、転送サイリスタTのゲート端子Gtと記憶サイリスタMのゲート端子Gmとを接続ダイオードDyを介して接続した。しかし、電位降下を生じさせて電位をシフトできる電気的手段であればよく、接続ダイオードDyの代わりに抵抗などを用いてもよい。
保持信号線に保持信号を送信することで、オン状態の記憶サイリスタMに対応する保持サイリスタをターンオンさせ、発光サイリスタLの位置(番号)の情報を記憶サイリスタMから保持サイリスタに転送(転写)させる。その後、オン状態の保持サイリスタに対応する発光サイリスタLを点灯(発光)させる。
このように、記憶素子と発光素子との間に、記憶素子から点灯(発光)させる発光素子の位置(番号)の情報を受け継ぐ、バッファとなる素子(保持素子)が1段または複数段介するようにしてもよい。
このような発光チップCを用いた発光装置65においても、回路基板62上の配線の本数を抑制しうる。
また、発光チップCの発光素子列90の発光点(発光サイリスタL)の数を128として説明したが、この個数は任意に設定してよい。
Claims (7)
- それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、2以上の発光素子を並行して点灯させうる複数の発光チップと、
前記複数の発光チップを、M群(Mは2以上の整数)に分け、前記M群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、
前記複数の発光チップを、N組(Nは2以上の整数)に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段と
を備えた発光装置。 - 前記複数の発光チップのそれぞれは、前記複数の記憶素子のそれぞれに対応して設けられ、前記複数の発光素子を順に点灯させる発光素子としての選択の対象に指定する転送素子をさらに備えるとともに、
前記M群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子を順に選択の対象に指定する転送信号を送信する転送信号供給手段を
さらに備えることを特徴とする請求項1に記載の発光装置。 - 前記書込信号供給手段は、前記N組のそれぞれの組に属する発光チップに対して、前記M群のそれぞれの群毎に、時系列で書込信号を送信することを特徴とする請求項1または2に記載の発光装置。
- 前記点灯信号供給手段、前記転送信号供給手段および前記許可信号供給手段は、前記M群のそれぞれの群に対して、前記点灯信号、前記転送信号および前記許可信号を、群毎に時間軸上でずらして送信することを特徴とする請求項1ないし3のいずれか1項に記載の発光装置。
- それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、2以上の発光素子を並行して点灯させうる複数の発光チップを備える発光装置を駆動する方法であって、
前記複数の発光チップを、M群(Mは2以上の整数)に分け、前記M群のそれぞれの群に属する発光チップに共通に、前記複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信するステップと、
前記複数の発光チップを、N組(Nは2以上の整数)に分け、それぞれの組に属する発光チップに共通に、前記許可信号により選択が許可された発光チップにおいて、前記複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信するステップと、
前記複数の発光チップに対して、前記記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信するステップと
を含む発光装置の駆動方法。 - それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、2以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、M群(Mは2以上の整数)に分け、当該M群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、N組(Nは2以上の整数)に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と
を備えるプリントヘッド。 - 像保持体を帯電する帯電手段と、
それぞれが複数の発光素子と、当該複数の発光素子のそれぞれに対応して設けられ、点灯させる発光素子を記憶する複数の記憶素子とを含み、2以上の発光素子を並行して点灯させうる複数の発光チップと、当該複数の発光チップを、M群(Mは2以上の整数)に分け、当該M群のそれぞれの群に属する発光チップに共通に、当該複数の発光素子から点灯させる発光素子の選択を許可する許可信号を送信する許可信号供給手段と、当該複数の発光チップを、N組(Nは2以上の整数)に分け、それぞれの組に属する発光チップに共通に、当該許可信号により選択が許可された発光チップにおいて、当該複数の発光素子のうち点灯させる発光素子に対応する記憶素子を記憶状態または記憶しない状態のいずれか一方に設定する書込信号を送信する書込信号供給手段と、当該複数の発光チップに対して、当該記憶状態の記憶素子に対応する発光素子に点灯のための点灯信号を送信する点灯信号供給手段とを備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と
を備える画像形成装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010074551A JP5445269B2 (ja) | 2010-03-29 | 2010-03-29 | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
US12/902,757 US8325210B2 (en) | 2010-03-29 | 2010-10-12 | Light-emitting device, driving method of light-emitting device, print head and image forming apparatus |
CN201010588807.3A CN102207262B (zh) | 2010-03-29 | 2010-12-10 | 发光装置、发光装置的驱动方法、打印头及图像形成设备 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010074551A JP5445269B2 (ja) | 2010-03-29 | 2010-03-29 | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011206943A true JP2011206943A (ja) | 2011-10-20 |
JP5445269B2 JP5445269B2 (ja) | 2014-03-19 |
Family
ID=44655958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010074551A Active JP5445269B2 (ja) | 2010-03-29 | 2010-03-29 | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8325210B2 (ja) |
JP (1) | JP5445269B2 (ja) |
CN (1) | CN102207262B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4683157B1 (ja) * | 2010-03-23 | 2011-05-11 | 富士ゼロックス株式会社 | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
JP6209927B2 (ja) * | 2013-10-09 | 2017-10-11 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド及び画像形成装置 |
KR102139681B1 (ko) | 2014-01-29 | 2020-07-30 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 발광소자 어레이 모듈 및 발광소자 어레이 칩들을 제어하는 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4362946B2 (ja) * | 2000-01-07 | 2009-11-11 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイを用いた光書込みヘッド |
JP4035944B2 (ja) * | 2000-08-31 | 2008-01-23 | 富士ゼロックス株式会社 | 画像記録装置 |
JP4165003B2 (ja) | 2000-11-06 | 2008-10-15 | 富士ゼロックス株式会社 | 自己走査型発光素子アレイの駆動方法、画像形成装置 |
EP1316430A1 (en) * | 2000-09-05 | 2003-06-04 | Nippon Sheet Glass Co., Ltd. | Self-scanned light-emitting device array, its driving method, and driving circuit |
JP4292747B2 (ja) * | 2002-02-25 | 2009-07-08 | 富士ゼロックス株式会社 | 発光サイリスタおよび自己走査型発光素子アレイ |
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JP4428351B2 (ja) * | 2006-03-07 | 2010-03-10 | セイコーエプソン株式会社 | 発光装置、電子機器、及び駆動方法 |
JP4929794B2 (ja) * | 2006-03-31 | 2012-05-09 | 富士ゼロックス株式会社 | 光書込みヘッド |
-
2010
- 2010-03-29 JP JP2010074551A patent/JP5445269B2/ja active Active
- 2010-10-12 US US12/902,757 patent/US8325210B2/en active Active
- 2010-12-10 CN CN201010588807.3A patent/CN102207262B/zh active Active
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JP4683157B1 (ja) * | 2010-03-23 | 2011-05-11 | 富士ゼロックス株式会社 | 発光装置、発光装置の駆動方法、プリントヘッドおよび画像形成装置 |
JP4962631B2 (ja) * | 2010-03-23 | 2012-06-27 | 富士ゼロックス株式会社 | 発光装置、プリントヘッドおよび画像形成装置 |
Also Published As
Publication number | Publication date |
---|---|
CN102207262B (zh) | 2015-02-18 |
US8325210B2 (en) | 2012-12-04 |
US20110234739A1 (en) | 2011-09-29 |
JP5445269B2 (ja) | 2014-03-19 |
CN102207262A (zh) | 2011-10-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
TRDD | Decision of grant or rejection written | ||
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |