JP2009101712A - 自己走査型発光素子アレイチップ、光書込みヘッドおよび光プリンタ - Google Patents
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Abstract
【解決手段】1はシフト部を構成する1単位を示し、サイリスタ41,抵抗42,44,ダイオード43よりなり、2は発光部を構成する1単位を示し、サイリスタ45,抵抗46よりなる。17は電源VGA端子,14はデータφS入力端子、10はクロックパルスφ1端子、11はクロックパルスφ2端子、12はクロックパルスφ3端子、13はクロックパルスφ4端子、18はGND端子、47は、データφS入力端子14に接続された電流制限用抵抗である。φI配線は、左側のφI配線と、右側のφI配線に分かれている。これら配線は、左側のφIL端子15,右側のφIR端子16にそれぞれ接続されている。
【選択図】 図20
Description
P個の発光点/チップ,Q個のチップ/ブロックとして、C番目のチップのN番目の発光点に書き込むデータを、1本のデータφS配線でシリアルに伝送する場合のD番目のデータに対応させると、
Ra/(Ra+Rb)=Rb/(Rg+Ra+Rb)
ここでは、比率だけが問題となるので、両辺をRgで割ると、
(Rb/Rg)2=(Ra/Rg)+(Ra/Rg)2
という関係となる。例えば、Ra/Rg=3とすると、Rb/Rg=120.5となる。VL=−3.3Vとして、この場合の電圧関係を表6に示す。
Claims (12)
- P+1個(Pは整数)の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第1のサイリスタのアノード/カソードを、M相(Mは2以上の整数)のクロックパルスを与えるM本のクロックパルス配線に、抵抗を介して位相を1つずつずらして接続し、1番目の第1のサイリスタのゲートに画像データ入力端子を接続したシフト部と、
P個の第2の3端子発光サイリスタを1次元に配列し、各第2のサイリスタのゲートを、前記シフト部の対応する2番目からの第1のサイリスタのゲートに接続し、前記P個の第2のサイリスタを、連続するP/N個ずつのN個のグループに分け、N本の発光信号線に対し、n番目のグループ(1≦n≦N)の各第2のサイリスタのアノード/カソードを、抵抗を介してn番目の発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。 - 請求項1に記載の自己走査型発光素子アレイチップであって、
前記N個は2個であり、一方のグループの各第2のサイリスタのアノード/カソードを、抵抗を介して第1の発光信号配線に接続し、他方のグループの各第2のサイリスタのアノード/カソードを、抵抗を介して第2の発光信号配線に接続した、自己走査型発光素子アレイチップ。 - 1次元に配列された複数個の請求項2に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される1本の共通電源配線と、
前記全てのチップの第1の発光信号配線が接続される1本の第1の共通発光信号配線と、
前記全てのチップの第2の発光信号配線が接続される1本の第2の共通発光信号配線と、
前記複数個のチップを、連続するM個ずつのブロックに分け、各ブロックのチップのM本のクロックパルス配線が位相を1つずつずらして接続されるM本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。 - 複数個の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートを第1のダイオードで互いに接続した第1のグループのサイリスタ列と、複数個の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートを、前記第1のダイオードとは順方向を逆にして、第2のダイオードで互いに接続した第2のグループのサイリスタ列とを有し、各第1のサイリスタのゲートをゲート負荷抵抗を介して電源配線に接続し、各第1のサイリスタのアノード/カソードを、M相(Mは2以上の整数)のクロックパルスを与えるM本のクロックパルス配線に、抵抗を介して位相を1つずつずらして接続し、第1のグループの1番目の第1のサイリスタのゲートに第1の画像データ入力端子を接続し、第2のグループの1番目の第1のサイリスタのゲートに第2の画像データ入力端子を接続したシフト部と、
複数個の第2の3端子発光サイリスタを1次元に配列し、各第2のサイリスタのゲートを、前記シフト部の対応する第1のサイリスタのゲートに接続し、各第2のサイリスタのアノード/カソードを、抵抗を介して発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。 - P個(Pは整数)の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第1のサイリスタのアノード/カソードを、M相(Mは2以上の整数)のクロックパルスを与えるM本のクロックパルス配線に、抵抗を介して位相を1つずつずらして接続し、1番目の第1のサイリスタのゲートに画像データ入力端子を接続し、P番目の第1のサイリスタのゲートに画像データ出力端子を接続したシフト部と、
P個の第2の3端子発光サイリスタを1次元に配列し、各第2のサイリスタのゲートを、前記シフト部の対応する第1のサイリスタのゲートに接続し、各第2のサイリスタのアノード/カソードを、抵抗を介して発光信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。 - 1次元に配列された複数個の請求項5に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される1本の共通電源配線と、
前記全てのチップの発光信号配線が接続される1本の共通発光信号配線と、
前記複数個のチップを、連続するH個(Hは2以上の整数)ずつのブロックに分け、各ブロックごとにM本のクロックパルス配線が位相を1つずつずらして接続されるM本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される1本の共通データ配線とを備え、
前記ブロック内でチップの前記画像データ出力端子は、隣接するチップの前記画像データ出力端子に接続されている、光書込みヘッド。 - 1次元に配列された複数個の請求項2に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される1本の共通電源配線と、
前記各チップの第1および第2の発光信号配線にそれぞれ第1および第2の発光信号を供給するドライバ回路と、
前記複数個のチップを、連続するM個ずつのブロックに分け、各ブロックのチップのM本のクロックパルス配線が位相を1つずつずらして接続されるM本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。 - 前記ドライバ回路は、
データ信号が入力され、複数の並列出力に信号が出力されるシフトレジスタと、
前記シフトレジスタの各出力と、データ幅信号とのORをとるORゲートと、
前記ORゲートの出力に基づいて、発光信号を出力する電流バッファと、
を有する、請求項7に記載の光書込みヘッド。 - 複数個の第1の3端子発光サイリスタを1次元に配列し、隣接する第1のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第1のサイリスタのアノード/カソードを、M相(Mは2以上の整数)のクロックパルスを与えるM本のクロックパルス配線に、抵抗を介して位相を1つずつずらして接続し、1番目の第1のサイリスタのゲートに画像データ入力端子を接続したシフト部と、
複数個の第2の3端子発光サイリスタを1次元に配列し、各第2のサイリスタのゲートを、前記シフト部の対応する第1のサイリスタのゲートに抵抗を介して接続し、各第2のサイリスタのアノード/カソードを、抵抗を介して発光信号配線に接続し、各第2のサイリスタのゲートを、抵抗を介して発光許可信号配線に接続した発光部と、
を備える自己走査型発光素子アレイチップ。 - 1次元に配列された複数個の請求項2に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される1本の共通電源配線と、
前記全てのチップの発光信号配線が接続される1本の共通発光信号配線と、
前記複数個のチップを、連続するM個ずつのブロックに分け、各ブロックのチップのM本のクロックパルス配線が位相を1つずつずらして接続されるM本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
前記各チップの発光許可信号配線に発光許可信号を供給するドライバ回路と、
を備える光書込みヘッド。 - 前記ドライバ回路は、
データ信号が入力され、複数の並列出力に信号が出力されるシフトレジスタと、
前記シフトレジスタからの出力される各信号に基づいて、発光許可信号を出力する電流バッファと、
を有する、請求項10に記載の光書込みヘッド。 - 請求項3,6,7,8,10または11に記載の光書込みヘッドを用いた光プリンタ。
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