JP2011135071A - メモリ素子及びその動作方法 - Google Patents

メモリ素子及びその動作方法 Download PDF

Info

Publication number
JP2011135071A
JP2011135071A JP2010276764A JP2010276764A JP2011135071A JP 2011135071 A JP2011135071 A JP 2011135071A JP 2010276764 A JP2010276764 A JP 2010276764A JP 2010276764 A JP2010276764 A JP 2010276764A JP 2011135071 A JP2011135071 A JP 2011135071A
Authority
JP
Japan
Prior art keywords
semiconductor layer
oxide
memory
switching element
bipolar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010276764A
Other languages
English (en)
Inventor
Myoung-Jae Lee
明宰 李
Toshu Lee
東洙 李
Chang-Bum Lee
昌範 李
Seung-Ryul Lee
承烈 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2011135071A publication Critical patent/JP2011135071A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/76—Array using an access device for each cell which being not a transistor and not a diode

Abstract

【課題】メモリ素子及びその動作方法を提供する。
【解決手段】メモリセルを含み、該メモリセルは、バイポーラメモリ要素及び双方向スイッチング要素を含み、該双方向スイッチング要素は、該バイポーラ・メモリ要素の両端に連結され、該双方向スイッチング要素は、第１スイッチング要素及び第２スイッチング要素を含み、該第１スイッチング要素は、該バイポーラ・メモリ要素の一端に連結され、第１スイッチング方向を有することができ、該第２スイッチング要素は、該バイポーラ・メモリ要素の他端に連結され、第２スイッチング方向を有することができ、該第２スイッチング方向は、該第１スイッチング方向に反対方向でありうる。
【選択図】図１

Description

本発明は、メモリ素子及びその動作方法に関する。
多様な不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ素子のうち抵抗性メモリ素子（ｒｅｓｉｓｔｉｖｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、抵抗が特定電圧で大きく変わる物質、例えば、遷移金属酸化物の抵抗変化特性を利用した不揮発性メモリ素子である。すなわち、抵抗変化物質に、セット電圧（ｓｅｔ ｖｏｌｔａｇｅ）以上の電圧が印加されれば、前記抵抗変化物質の抵抗が低くなる。このときをオン（ＯＮ）状態という。そして、抵抗変化物質にリセット電圧（ｒｅｓｅｔ ｖｏｌｔａｇｅ）以上の電圧が印加されれば、前記抵抗変化物質の抵抗が高まる。このときをオフ（ＯＦＦ）状態という。かような抵抗性メモリ素子を始めとする多様な不揮発性メモリ素子の高集積化及び高性能化への要求が増大している。
本発明は、バイポーラ（ｂｉｐｏｌａｒ）特性を有するメモリ素子及びその動作方法を提供するものである。
本発明はまた、前記メモリ素子を含む電子素子を提供するものである。
本発明の一側面（ａｓｐｅｃｔ）によれば、メモリセルを含むメモリ素子において、前記メモリセルは、バイポーラ・メモリ要素と、前記バイポーラ・メモリ要素の両端に連結されたものであり、双方向スイッチング特性を有する双方向スイッチング要素と、を含むメモリ素子が提供される。
前記双方向スイッチング要素は、前記バイポーラ・メモリ要素の一端に連結され、第１スイッチング方向を有する第１スイッチング要素と、前記バイポーラ・メモリ要素の他端に連結され、前記第１スイッチング方向と反対である第２スイッチング方向を有する第２スイッチング要素と、を含むことができる。
前記第１スイッチング要素及び第２スイッチング要素は、ショットキー・ダイオードでありうる。
前記第１スイッチング要素及び第２スイッチング要素がショットキー・ダイオードであるとき、前記第１スイッチング要素及び第２スイッチング要素は、それぞれ前記バイポーラ・メモリ要素に接触した第１半導体層及び第２半導体層を含むことができる。この場合、前記バイポーラ・メモリ要素と前記第１半導体層及び第２半導体層は、酸化物から形成されうる。また、前記バイポーラ・メモリ要素の酸素濃度は、前記第１半導体層及び第２半導体層の酸素濃度より低くありうる。
前記第１スイッチング要素及び第２スイッチング要素がショットキー・ダイオードであるとき、前記第１スイッチング要素は、第１半導体層に接触した第１電極を含むことができ、前記第２スイッチング要素は、第２半導体層に接触した第２電極を含むことができ、前記第１電極、前記第１半導体層、前記バイポーラ・メモリ要素、前記第２半導体層及び前記第２電極は、積層された構造を有することができる。一例として、前記第１電極及び第２電極はＰｔ層であり、前記第１半導体層及び第２半導体層は、ＴｉＯｘ（３０％）層であり、前記バイポーラ・メモリ要素は、ＴｉＯｘ（１５％）層でありうる。
前記第１スイッチング要素及び第２スイッチング要素は、ｐｎダイオードでありうる。
前記第１スイッチング要素及び第２スイッチング要素がｐｎダイオードであるとき、前記第１スイッチング要素及び第２スイッチング要素は、それぞれ前記バイポーラ・メモリ要素に接触した第１半導体層及び第２半導体層を含むことができ、前記第１半導体層及び第２半導体層それぞれの前記バイポーラ・メモリ要素に接触した部分に、導電領域が備わりうる。このとき、前記バイポーラ・メモリ要素は、酸化物から形成されうる。前記第１半導体層及び第２半導体層がｎ型酸化物層である場合、前記導電領域は、前記第１半導体層及び第２半導体層の残りの領域より酸素濃度が低い領域でありうる。前記第１半導体層及び第２半導体層がｐ型酸化物層である場合、前記導電領域は、前記第１半導体層及び第２半導体層の残りの領域より酸素濃度の高い領域でありうる。
前記バイポーラ・メモリ要素の少なくとも一部は、前記第１スイッチング要素及び第２スイッチング要素の一部でありうる。この場合、前記メモリセルは、第１導電型の第１半導体層と、前記第１半導体層の両端に備わった第２導電型の第２半導体層及び第３半導体層と、を含むことができる。前記第１半導体層は、前記バイポーラ・メモリ要素でありうる。前記第１半導体層と前記第２半導体層は、前記第１スイッチング要素を構成でき、前記第１半導体層と前記第３半導体層は、前記第２スイッチング要素を構成できる。前記第１半導体層，第２半導体層及び第３半導体層は、酸化物層でありうる。
前記バイポーラ・メモリ要素は、酸化物抵抗体を含むことができる。
前記酸化物抵抗体は、Ｔｉ酸化物、Ｎｉ酸化物、Ｃｕ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物、ＰＣＭＯ（ＰｒＣａＭｎＯ）及びそれらの混合物のうち少なくともいずれか一つを含むことができる。
前記第１スイッチング要素及び第２スイッチング要素は、酸化物半導体を含むことができる。
前記酸化物半導体は、前記酸化物抵抗体と同一グループの酸化物を含むことができる。
前記酸化物半導体は、前記酸化物抵抗体と異なるグループの酸化物を含むことができる。
前記バイポーラ・メモリ要素の少なくとも一部の酸素濃度と、前記第１スイッチング要素及び第２スイッチング要素の少なくとも一部の酸素濃度は、互いに異なりうる。
前記バイポーラ・メモリ要素の少なくとも一部のドーピング状態と、前記第１スイッチング要素及び第２スイッチング要素の少なくとも一部のドーピング状態は、互いに異なりうる。
前記第１スイッチング要素及び第２スイッチング要素は、前記バイポーラ・メモリ要素の一端及び他端に直接接触しうる。
前記メモリセルは、酸化物ユニットでありうる。
複数の第１電極が配線形態を有して互いに平行に配列され、前記複数の第１電極と交差するように、複数の第２電極が配線形態を有して互いに平行に配列され、前記第１電極及び第２電極の交差点に、前記メモリセルが備わりうる。ここで、前記メモリセルは、第１メモリセルでありうる。
前記複数の第２電極と交差し、配線形態を有して互いに平行に配列された複数の第３電極がさらに備わり、前記第２電極及び第３電極の交差点に、第２メモリセルがさらに備わりうる。
前記第２メモリセルは、前記第１メモリセルと同じ構造を有することができる。
前記第２メモリセルは、前記第１メモリセルから変形され、前記第１スイッチング要素及び第２スイッチング要素それぞれのスイッチング方向が逆転された構造を有することができる。
本発明の他の側面によれば、コントローラと、前記コントローラの指令（ｃｏｍｍａｎｄ）によって、前記コントローラとデータ（ｄａｔａ）を交換するように構成されたメモリと、を含み、前記メモリは、前述のメモリ素子を含むメモリカードが提供される。
本発明のさらに他の側面によれば、プロセッサ（ｐｒｏｃｅｓｓｏｒ）と、入出力装置と、メモリと、を含む電子素子において、前記プロセッサは、前記電子素子を制御するように構成され、前記入出力装置は、前記電子素子に対してデータを入力／出力するように構成され、前記メモリは、前述のメモリ素子を含むものであり、前記プロセッサの動作のためのプログラム及びコードのうち少なくとも一つを保存するように構成され、前記プロセッサ、前記入出力装置及び前記メモリは、バス（ｂｕｓ）を介してデータを交換するように構成された電子素子が提供される。
本発明は、高集積化に有利であって優秀な性能を有するメモリ素子を具現できる。
本発明の実施形態によるメモリセルを示す断面図である。 図１のメモリセルの回路図である。 図１のメモリセルの回路図である。 図１のスイッチング要素がショットキー・ダイオードである場合の実施形態を示す断面図である。 本発明の実施形態によるメモリセルに適用されうるスイッチング要素のエネルギーバンド・ダイヤグラムである。 図４に対応するスイッチング要素の電圧・電流特性を示すグラフである。 本発明の実施形態によるバイポーラ・メモリ要素の電圧・電流特性を示すグラフである。 本発明の実施形態によるメモリセルの電圧・電流特性を示すグラフである。 図１のスイッチング要素がｐｎダイオードである場合の実施形態を示す断面図である。 図１のスイッチング要素がｐｎダイオードである場合の実施形態を示す断面図である。 本発明の他の実施形態によるメモリセルを示す断面図である。 本発明の実施形態によるメモリセルの電圧・電流特性をログスケール（ｌｏｇ ｓｃａｌｅ）で示すグラフである。 本発明の実施形態によるメモリセルの電圧・電流特性をログスケール（ｌｏｇ ｓｃａｌｅ）で示すグラフである。 本発明の実施形態によるメモリ素子を示す斜視図である。 本発明の実施形態によるメモリ素子の回路図である。 本発明の実施形態によるメモリ素子の回路図である。 本発明の実施形態によるメモリカードを概略的に示す概念図（ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）である。 本発明の実施形態による電子システムを概略的に示す概念図（ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）である。
以下、本発明の実施形態によるメモリ素子及びその動作方法について、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚みは、明細書の明確性のために、多少誇張して図示されている。詳細な説明全体にわたって同じ参照番号は、同じ構成要素を示す。
図１は、本発明の実施形態によるメモリ素子のメモリセルＭＣ１を示す断面図である。
図１を参照すれば、バイポーラ・メモリ要素（ｂｉｐｏｌａｒ ｍｅｍｏｒｙ ｅｌｅｍｅｎｔ）Ｍ１と、その両端（例えば、下面及び上面）にそれぞれ接触した第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２と、が備わりうる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２は、一方向（ｏｎｅ−ｗａｙ）スイッチング要素でありうる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２のスイッチング方向は、互いに反対でありうる。従って、第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２を合わせて、「双方向（ｔｗｏ−ｗａｙ）スイッチング要素」といえる。第１スイッチング要素Ｓ１に連結された第１電極Ｅ１が備わり、第２スイッチング要素Ｓ２に連結された第２電極Ｅ２が備わりうる。第１電極Ｅ１は、第１スイッチング要素Ｓ１の下面に接触し、第２電極Ｅ２は、第２スイッチング要素Ｓ２の上面に接触しうる。第１電極Ｅ１は、第１スイッチング要素Ｓ１の一部であり、これと同様に、第２電極Ｅ２は、第２スイッチング要素Ｓ２の一部でありうる。
バイポーラ・メモリ要素Ｍ１は、抵抗性（ｒｅｓｉｓｔｉｖｅ）メモリ要素でありうる。この場合、バイポーラ・メモリ要素Ｍ１は、酸化物抵抗体（ｏｘｉｄｅ ｒｅｓｉｓｔｏｒ）を含むことができる。前記酸化物抵抗体は、金属酸化物抵抗体であり、印加電圧によって抵抗が変わる可変抵抗体（ｖａｒｉａｂｌｅ ｒｅｓｉｓｔｏｒ）でありうる。さらに具体的には、バイポーラ・メモリ要素Ｍ１は、Ｔｉ酸化物、Ｎｉ酸化物、Ｃｕ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物及びそれらの混合物のうち少なくともいずれか一つから形成されうる。これらの物質は、形成条件によって、ユニポーラ（ｕｎｉｐｏｌａｒ）またはバイポーラ（ｂｉｐｏｌａｒ）の特徴を有することができる。本実施形態では、前記物質のバイポーラ特徴を利用する。バイポーラ・メモリ要素Ｍ１の物質は、前記のところに限定されるものではない。例えば、バイポーラ・メモリ要素Ｍ１は、ＰＣＭＯ（ＰｒＣａＭｎＯ）、及びそれ以外にバイポーラ特徴を有する他の物質によって形成されたり、あるいはそれらのうち少なくとも一つを含むように形成されうる。
第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２は、例えば、ダイオードまたはスレショルド・スイッチング（ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ）素子でありうる。前記ダイオードは、例えば、ショットキー（Ｓｃｈｏｔｔｋｙ）・ダイオードまたはｐｎダイオードでありうる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２は、酸化物半導体を含むことができる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２がショットキー・ダイオードである場合、互いに接合された半導体層と金属層とを含むことができる。このとき、前記半導体層が酸化物層でありうる。前記半導体層は、バイポーラ・メモリ要素Ｍ１に接触するように備わりうる。前記金属層は、前記半導体層とショットキー・バリア（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）を形成する。前記金属層とバイポーラ・メモリ要素Ｍ１との間に、前記半導体層が備わりうる。前記金属層は、電極Ｅ１，Ｅ２として使われうる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２がｐｎダイオードである場合、互いに接合されたｎ型酸化物半導体層及びｐ型酸化物半導体層を含むことができる。前記ｎ型酸化物半導体層及びｐ型酸化物半導体層のうち一つがバイポーラ・メモリ要素Ｍ１に接触しうる。
第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の酸化物半導体は、バイポーラ・メモリ要素Ｍ１の酸化物抵抗体と同一グループの酸化物を含むことができる。この場合、第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の酸化物半導体の少なくとも一部の酸素濃度と、バイポーラ・メモリ要素Ｍ１の酸化物抵抗体の少なくとも一部の酸素濃度は、異なりうる。例えば、バイポーラ・メモリ要素Ｍ１の酸化物抵抗体の酸素濃度が、第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の酸化物半導体の酸素濃度より低くありうる。また、第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の酸化物半導体の少なくとも一部のドーピング状態（ドーピング物質及び／または濃度）と、バイポーラ・メモリ要素Ｍ１の酸化物抵抗体の少なくとも一部のドーピング状態（ドーピング物質及び／または濃度）は、互いに異なりうる。第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の酸化物半導体は、バイポーラ・メモリ要素Ｍ１の酸化物抵抗体と異なるグループの酸化物を含むことができる。
第１電極Ｅ１及び第２電極Ｅ２は半導体素子分野で使われる一般的な電極物質によって形成され、単層構造または多層構造を有することができる。例えば、第１電極Ｅ１及び第２電極Ｅ２は、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ、Ａｇ、Ｎｉ、Ａｌ、Ｍｏ、Ｃｕ及びそれらの混合物のうち一つを含むことができる。第１電極Ｅ１及び第２電極Ｅ２の物質と構造は、同じでもあるし、異なりもする。前述の通り、第１電極Ｅ１及び第２電極Ｅ２は、それぞれ第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２の一部でありうるが、そうではないこともある。
図２Ａ及び図２Ｂは、図１のメモリセルＭＣ１の回路図を示している。図２Ａ及び図２Ｂは、第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２がダイオードである場合である。
図２Ａを参照すれば、第１スイッチング要素Ｓ１のスイッチング方向（すなわち、整流方向）は、第１方向ｄ１であり、第２スイッチング要素Ｓ２のスイッチング方向（すなわち、整流方向）は、第１方向ｄ１の逆方向である第２方向ｄ２でありうる。
図２Ｂを参照すれば、第１スイッチング要素Ｓ１のスイッチング方向（すなわち、整流方向）は、第２方向ｄ２であり、第２スイッチング要素Ｓ２のスイッチング方向（すなわち、整流方向）は、第１方向ｄ１でありうる。
図３は、図１の第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２が、ショットキー・ダイオードである場合の実施形態を示す断面図である。
図３を参照すれば、バイポーラ・メモリ要素Ｍ１の下面に、第１ショットキー・ダイオードＳＤ１が備わり、バイポーラ・メモリ要素Ｍ１の上面に、第２ショットキー・ダイオードＳＤ２が備わりうる。第１ショットキー・ダイオードＳＤ１は、バイポーラ・メモリ要素Ｍ１の下面に順に備わった第１半導体層１ａと、第１金属層２ａとを含むことができる。第２ショットキー・ダイオードＳＤ２は、バイポーラ・メモリ要素Ｍ１の上面に順に備わった第２半導体層１ｂと、第２金属層２ｂとを含むことができる。第１半導体層１ａ及び第２半導体層１ｂは、ｎ型またはｐ型でありうる。第１半導体層１ａ及び第２半導体層１ｂは、同じタイプ（ｎ型またはｐ型）でもあるが、互いに異なるタイプでもありうる。第１半導体層１ａ及び第２半導体層１ｂは、酸化物層でありうる。第１半導体層１ａ及び第２半導体層１ｂは、バイポーラ・メモリ要素Ｍ１と同一グループまたは異なるグループの酸化物を含むことができる。第１半導体層１ａ及び第２半導体層１ｂがｎ型である場合、例えば、ＴｉＯｘ、ＺｎＯｘ、ＩＺＯなどを含むことができる。第１半導体層１ａ及び第２半導体層１ｂがｐ型である場合、例えば、ＮｉＯｘ、ＣｕＯｘなどを含むことができる。第１金属層２ａ及び第２金属層２ｂは、それぞれ第１半導体層１ａ及び第２半導体層１ｂとショットキー・バリアを形成する金属層でありうる。第１金属層２ａ及び第２金属層２ｂは、図３のメモリセルに電圧を印加するための電極（すなわち、図１のＥ１，Ｅ２）として使われうる。
第１半導体層１ａ及び第２半導体層１ｂとバイポーラ・メモリ要素Ｍ１とが同一グループの酸化物を含む場合、バイポーラ・メモリ要素Ｍ１の酸素濃度は、第１半導体層１ａ及び第２半導体層１ｂの酸素濃度と異なりうる。例えば、バイポーラ・メモリ要素Ｍ１の酸素濃度は、第１半導体層１ａ及び第２半導体層１ｂの酸素濃度より低くありうる。また、バイポーラ・メモリ要素Ｍ１のドーピング状態（ドーピング物質及び／または濃度）は、第１半導体層１ａ及び第２半導体層１ｂのドーピング状態（ドーピング物質及び／または濃度）と異なりうる。場合によっては、バイポーラ・メモリ要素Ｍ１の酸化物と、第１半導体層１ａ及び第２半導体層１ｂの酸化物は、互いに異なるグループでもありうる。図３のように、ショットキー・ダイオードＳＤ１，ＳＤ２を使用する場合、メモリセルの回路図は、図２Ａのようでありうる。
具体的な例として、図３の構造、すなわち、第１金属層２ａ／第１半導体層１ａ／バイポーラ・メモリ要素Ｍ１／第２半導体層１ｂ／第２金属層２ｂの積層構造は、Ｐｔ／ＴｉＯｘ（３０％）／ＴｉＯｘ（１５％）／ＴｉＯｘ（３０％）／Ｐｔでありうる。ＴｉＯｘ（３０％）及びＴｉＯｘ（１５％）で括弧中の数字は、膜（ＴｉＯｘ）蒸着時に使用した蒸着ガスの酸素含有率を示す。前記蒸着ガスは、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガスであるが、これは一例に過ぎない。従って、ＴｉＯｘ（１５％）の酸素濃度は、ＴｉＯｘ（３０％）の酸素濃度より低くありうる。すなわち、ＴｉＯｘ（１５％）でｘは、ＴｉＯｘ（３０％）のｘより小さくありうる。前記括弧中の数字が示す意味は、詳細な説明の全体で同一である。
図４は、図３で、バイポーラ・メモリ要素Ｍ１が除外された構造のエネルギーバンド・ダイヤグラムを示している。すなわち、図４は、図３で、第１ショットキー・ダイオードＳＤ１及び第２ショットキー・ダイオードＳＤ２を付けた構造のエネルギーバンド・ダイヤグラムである。このとき、第１半導体層１ａ及び第２半導体層１ｂは、ＴｉＯｘ（３０％）層であり、第１金属層２ａ及び第２金属層２ｂは、Ｐｔ層であった。すなわち、図４は、Ｐｔ／ＴｉＯｘ（３０％）／Ｐｔ構造に係わるエネルギーバンド・ダイヤグラムである。Ｐｔ／ＴｉＯｘ（３０％）は、第１ショットキー・ダイオードＳＤ１に対応し、ＴｉＯｘ（３０％）／Ｐｔは、第２ショットキー・ダイオードＳＤ２に対応する。参照符号ＥＣは、伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ）の最下位エネルギー・レベルを示し、ＥＦは、フェルミ・エネルギー・レベルを示す。
図４を参照すれば、下部Ｐｔ層とＴｉＯｘ（３０％）層との間に、第１ショットキー・バリアＢ１が存在し、上部Ｐｔ層とＴｉＯｘ（３０％）層との間に、第２ショットキー・バリアＢ２が存在する。下部Ｐｔ層とＴｉＯｘ（３０％）層は、第１ショットキー・ダイオードを構成し、上部Ｐｔ層とＴｉＯｘ（３０％）層は、第２ショットキー・ダイオードを構成する。第１ショットキー・バリアＢ１及び第２ショットキー・バリアＢ２の高さは、互いに異なりうる。これは、下部Ｐｔ層とＴｉＯｘ（３０％）層との界面の特性と、上部Ｐｔ層とＴｉＯｘ（３０％）層との界面の特性とが異なりうるためである。本実施形態では、第２ショットキー・バリアＢ２が、第１ショットキー・バリアＢ１より多少低く示された。しかし、第１ショットキー・バリアＢ１及び第２ショットキー・バリアＢ２の高さは、同じでもありうる。
図４に対応する構造（すなわち、Ｐｔ／ＴｉＯｘ（３０％）／Ｐｔ）で、電極物質や、電極とショットキー・バリアとを形成する半導体物質の種類を変更し、第１ショットキー・バリアＢ１及び第２ショットキー・バリアＢ２それぞれの高さを調節できる。例えば、ＴｉＯｘ（３０％）層の代わりに、ＩＺＯ層を使用すれば、第１ショットキー・バリアＢ１及び第２ショットキー・バリアＢ２それぞれの高さは、変わりうる。ＴｉＯｘとＰｔとの伝導帯オフセット（ｏｆｆｓｅｔ）は、１．５４ｅＶほどであるが、ＩＺＯとＰｔの伝導帯オフセットは、０．２４ｅＶほどであるから、ＩＺＯとＰｔとのショットキー・バリアが、ＴｉＯｘとＰｔとのショットキー・バリアより低くありうる。このように、ショットキー・ダイオードを構成する半導体層と金属層との物質を調節すれば、前記ショットキー・ダイオードの特性を制御できる。
図５は、Ｐｔ／ＴｉＯｘ（３０％）／Ｐｔ構造の電圧・電流特性を示すグラフである。図５でｘ軸は、上部Ｐｔ層に印加した電圧を示している。下部Ｐｔ層には、０Ｖの電圧を印加した。
図５を参照すれば、上部Ｐｔ層に印加する電圧を０Ｖから順次正（＋）の方向に上昇させれば、約＋１．５Ｖの地点で、ターンオン（ｔｕｒｎ−ｏｎ）されることが分かる。これは、前記第１ショットキー・ダイオード（すなわち、下部ＰｔとＴｉＯｘ（３０％）とから構成されたダイオード）のターンオンである。また、上部Ｐｔ層に印加する電圧を、０Ｖから順次負（−）の方向に上昇させれば、約−０．５Ｖの地点でターンオンされることが分かる。これは、前記第２ショットキー・ダイオード（すなわち、ＴｉＯｘ（３０％）と上部Ｐｔとから構成されたダイオード）のターンオンである。前記上部Ｐｔ層に、正（＋）の電圧を印加する場合、下部Ｐｔ層とＴｉＯｘ（３０％）層とのショットキー・バリア（すなわち、図４の第１ショットキー・バリアＢ１）が有効なバリアとして作用し、前記上部Ｐｔ層に、負（−）の電圧を印加する場合、上部Ｐｔ層とＴｉＯｘ（３０％）層とのショットキー・バリア（すなわち、図４の第２ショットキー・バリアＢ２）が有効なバリアとして作用する。図５の結果から、Ｐｔ／ＴｉＯｘ（３０％）／Ｐｔ構造が双方向スイッチング特性を有することが分かる。
図６は、Ｐｔ／ＴｉＯｘ（１５％）／Ｐｔ構造の電圧・電流特性を示している。ここで、ＴｉＯｘ（１５％）層は、バイポーラ・メモリ要素である。
図６を参照すれば、バイポーラ・メモリ要素（すなわち、ＴｉＯｘ（１５％）層）は、典型的なバイポーラ特性を示すことが分かる。正（＋）の電圧方向に位置する第１グラフＧ１及び第２グラフＧ２は、それぞれ前記バイポーラ・メモリ要素のオフ（ＯＦＦ）状態及びオン（ＯＮ）状態での特性を示す。負（−）電圧方向の第３グラフＧ３及び第４グラフＧ４は、それぞれ前記バイポーラ・メモリ要素のオン状態（ＯＮ）及びオフ（ＯＦＦ）状態での特性を示す。プログラミング前、０Ｖから順次正（＋）の方向に電圧を上昇させれば、電圧・電流特性は、第１グラフＧ１に沿うが、所定のセット（ｓｅｔ）電圧以上の電圧が印加されれば、第２グラフＧ２に沿うことになる。この状態から、負（−）の方向に電圧を上昇させれば、電圧・電流特性は、第３グラフＧ３に沿うが、所定のリセット（ｒｅｓｅｔ）電圧以上の電圧が印加されれば、第４グラフＧ４の特性に沿うこととなる。そして、この状態から、再び正（＋）の方向に電圧を上昇させれば、第１グラフＧ１の特性に沿うこととなる。このように、前記バイポーラ・メモリ要素のセット及びリセットのために、正（＋）の電圧と負（−）の電圧とを使用する。前記セットとリセットとの概念は、互いに変わりうる。
図７は、Ｐｔ／ＴｉＯｘ（３０％）／ＴｉＯｘ（１５％）／ＴｉＯｘ（３０％）／Ｐｔ構造の電圧・電流特性を示している。図７の第１グラフＧ１’ないし第４グラフＧ４’から、Ｐｔ／ＴｉＯｘ（３０％）／ＴｉＯｘ（１５％）／ＴｉＯｘ（３０％）／Ｐｔ構造は、０Ｖを基準として、双方向に整流特性を示していて、バイポーラ・メモリ特性を示すことが分かる。これは図５と図６との特性を結合したもののようである。図７では、セット及びリセットのために、正（＋）の電圧と負（−）の電圧とをいずれも使用し、かような履歴曲線（ｈｙｓｔｅｒｅｓｉｓ ｃｕｒｖｅ）は、バイポーラ特性を示すといえる。
前述の具体的な例のように、図３の構造で、第１半導体層１ａ及び第２半導体層１ｂと、バイポーラ・メモリ要素Ｍ１とを同一グループの酸化物から形成するが、第１半導体層１ａ及び第２半導体層１ｂの酸素濃度と、バイポーラ・メモリ要素Ｍ１の酸素濃度とを異ならせる方法で、バイポーラ・メモリ機能及び双方向スイッチング機能を有する「メモリセル」を構成できる。ここで、第１半導体層１ａ、バイポーラ・メモリ要素Ｍ１及び第２半導体層１ｂから構成された積層構造物は、高さ方向に酸素濃度が変わる酸化物ユニットであるといえる。このとき、第１半導体層１ａ、バイポーラ・メモリ要素Ｍ１及び第２半導体層１ｂは、イン・サイチュ（ｉｎ−ｓｉｔｕ）で蒸着でき、１つのマスクを利用して、一回でパターニングしうる。
一般的に、メモリ層とスイッチング要素との間には、それらを電気的に連結するための中間電極が存在する。すなわち、メモリ層とスイッチング要素との間に、中間電極が介在（ｉｎｔｅｒｐｏｓｅ）することが一般的である。しかし、本発明の実施形態では、前記中間電極を使用せずに、バイポーラ・メモリ要素Ｍ１とスイッチング要素Ｓ１，Ｓ２とを直接接触させつつも、メモリ及びスイッチング機能を確保することができる。これを実現できる具体的な方法のうち一つが、バイポーラ・メモリ要素Ｍ１及びスイッチング要素Ｓ１，Ｓ２の少なくとも一部を酸化物から形成するが、それらの酸素濃度を異ならせることである。このとき、バイポーラ・メモリ要素Ｍ１とスイッチング要素Ｓ１，Ｓ２とが直接接触するとしても、正常なメモリ及びスイッチング特性を確保することができる。このように、中間電極を使用しない場合、それによる多様な利点を得ることができる。前記中間電極を使用する場合、メモリ層とスイッチング要素との特徴が個別的であるから、それらの特徴を合わせることが容易ではない。かような問題は、素子が高集積化すればするほど深刻になりうる。例えば、高集積素子で、メモリ層の正常な抵抗変化特性を確保するために、スイッチング要素のサイズ（幅）を増大させ、その順方向電流密度を高める必要がある。それによって、メモリ層のプログラミングが可能となる。このように、スイッチング要素のサイズ（幅）を増大させる場合、素子のスケール・ダウン（ｓｃａｌｅ ｄｏｗｎ）が困難になり、製造工程が容易ではなくなる。しかし、本発明の実施形態では、メモリ要素とスイッチング要素とを直接接触させつつも、メモリ及びスイッチング機能を確保することができるので、充足されるスイッチング要素の要求条件（ｒｅｑｕｉｒｅｍｅｎｔ）に対する負担が減るか、なくなりうる。従って、スイッチング要素のスケールダウンが容易になり、結果的に、メモリ素子の高集積化が容易になる。また、中間電極を形成しないので、メモリセルの高さが低くなり、製造工程が単純化するという効果も得ることができる。
図８は、図１の第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２が、ｐｎダイオードである場合の実施形態を示す断面図である。
図８を参照すれば、バイポーラ・メモリ要素Ｍ１の下面に、第１ｐｎダイオードＰＮ１が備わり、バイポーラ・メモリ要素Ｍ１の上面に、第２ｐｎダイオードＰＮ２が備わっている。第１ｐｎダイオードＰＮ１は、バイポーラ・メモリ要素Ｍ１の下面から順に備わった第１半導体層１０ａと、第２半導体層２０ａとを含むことができる。第２ｐｎダイオードＰＮ２は、バイポーラ・メモリ要素Ｍ１の上面から順に備わった第３半導体層１０ｂと、第４半導体層２０ｂとを含むことができる。バイポーラ・メモリ要素Ｍ１に接触した第１半導体層１０ａ及び第３半導体層１０ｂは、同一タイプ（第１導電型）であり、バイポーラ・メモリ要素Ｍ１と離隔された第２半導体層２０ａ及び第４半導体層２０ｂは、第１半導体層１０ａ及び第３半導体層１０ｂと反対タイプ（第２導電型）でありうる。第１半導体層１０ａ及び第３半導体層１０ｂはｎ型であり、第２半導体層２０ａ及び第４半導体層２０ｂはｐ型であるか、あるいはその反対でありうる。前記半導体層１０ａ，１０ｂ，２０ａ，２０ｂは、酸化物層でありうる。この場合、半導体層１０ａ，１０ｂ，２０ａ，２０ｂは、バイポーラ・メモリ要素Ｍ１と同一グループまたは異なるグループの酸化物を含むことができる。例えば、前記酸化物層のうちｐ型酸化物層としては、ＣｕＯｘ層、ＮｉＯｘ層などを使用でき、ｎ型酸化物層としては、ＩＺＯ層、ＴｉＯｘ層、ＺｎＯｘ層などを使用できる。ＣｕＯｘ層のようなｐ型酸化物の場合、金属空孔（ｍｅｔａｌ ｖａｃａｎｃｙ）が自然に発生し、正孔（ｈｏｌｅ）がキャリアとして作用するｐ型半導体になりうる。ＩＺＯ層のようなｎ型酸化物の場合、酸素空孔（ｏｘｙｇｅｎ ｖａｃａｎｃｙ）が自然に発生し、これによって、電子がキャリアとして作用し、ｎ型半導体になりうる。常温で容易に形成される非晶質の酸化物層によってダイオードＰＮ１，ＰＮ２を製造できるが、結晶状の酸化物層でもダイオードＰＮ１，ＰＮ２を製造できる。シリコン・ダイオードである場合、８００℃ほどの高温工程で形成しなければならないので、基板を選択するのに制約があり、高温工程による多様な問題が生じる可能性がある。従って、常温で容易に形成される酸化物層でもってダイオードＰＮ１，ＰＮ２を構成するとき、多様な利点を期することができる。しかし、ダイオードＰＮ１，ＰＮ２の物質を酸化物に限定するものではない。すなわち、ダイオードＰＮ１，ＰＮ２を非酸化物で構成することも可能である。
バイポーラ・メモリ要素Ｍ１は、それに接触した第１半導体層１０ａ及び第３半導体層１０ｂと同じグループの酸化物を含むことができる。この場合、バイポーラ・メモリ要素Ｍ１の少なくとも一部の酸素濃度は、第１半導体層１０ａ及び第３半導体層１０ｂの少なくとも一部の酸素濃度と異なりうる。また、バイポーラ・メモリ要素Ｍ１の少なくとも一部のドーピング状態（ドーピング物質及び／または濃度）は、第１半導体層１０ａ及び第３半導体層１０ｂの少なくとも一部のドーピング状態（ドーピング物質及び／または濃度）と異なりうる。場合によっては、バイポーラ・メモリ要素Ｍ１の酸化物と、第１半導体層１０ａ及び第３半導体層１０ｂの酸化物は、互いに異なるグループでもありうる。
第２半導体層２０ａの下面に、第１電極Ｅ１が備わり、第４半導体層２０ｂの上面に、第２電極Ｅ２が備わりうる。第１電極Ｅ１は、第２半導体層２０ａとオーミック（ｏｈｍｉｃ）接触する金属から形成され、第２電極Ｅ２は、第４半導体層２０ｂとオーミック接触する金属から形成されうる。
図８のように、第１及び第２ｐｎダイオードＰＮ１，ＰＮ２を使用する場合、メモリセルの回路図は、図２Ａまたは図２Ｂのようでありうる。図８で、第１半導体層１０ａ及び第３半導体層１０ｂがｎ型であり、第２半導体層２０ａ及び第４半導体層２０ｂがｐ型である場合、メモリセルの回路図は、図２Ａのようでありうる。図８で、第１半導体層１０ａ及び第３半導体層１０ｂがｐ型であり、第２半導体層２０ａ及び第４半導体層２０ｂがｎ型である場合、メモリセルの回路図は、図２Ｂのようでありうる。
図９は、図１の第１スイッチング要素Ｓ１及び第２スイッチング要素Ｓ２がｐｎダイオードである場合の他の例を示す断面図である。図９で、参照符号１０ａ’，２０ａ’，１０ｂ’，２０ｂ’は、それぞれ第１半導体層ないし第４半導体層を示し、ＰＮ１’及びＰＮ２’は、それぞれ第１ｐｎダイオード及び第２ｐｎダイオードを示す。第１半導体層１０ａ’及び第３半導体層１０ｂ’は、第１導電型半導体であり、第２半導体層２０ａ’及び第４半導体層２０ｂ’は、第２導電型半導体である。
図９を参照すれば、第１半導体層１０ａ’は、バイポーラ・メモリ要素Ｍ１と接触した界面に、電気伝導率の高い領域（導電領域）（以下、第１領域）Ｒ１を有することができる。第１半導体層１０ａ’で、第１領域Ｒ１を除外した残りの領域は、半導体特性を有し、以下では、これを第２領域Ｒ２とする。第１半導体層１０ａ’と同様に、第３半導体層１０ｂ’のバイポーラ・メモリ要素Ｍ１と接触した界面にも、電気伝導率の高い領域（導電領域）（以下、第３領域）Ｒ３が備わりうる。第３半導体層１０ｂ’で、第３領域Ｒ３を除外した残りの領域は、半導体特性を有し、以下では、これを第４領域Ｒ４とする。このように、第１半導体層１０ａ’及び第３半導体層１０ｂ’のそれぞれは、電気伝導率の高い第１領域Ｒ１及び第３領域Ｒ３を有することができ、該第１領域Ｒ１及び第３領域Ｒ３を媒介にして、バイポーラ・メモリ要素Ｍ１と直接接触しうる。従って、第１半導体層１０ａ’及び第３半導体層１０ｂ’と、バイポーラ・メモリ要素Ｍ１との間に別途の中間電極（金属など）を具備させる必要はない。
第１半導体層１０ａ’及び第３半導体層１０ｂ’がｎ型酸化物層である場合、電気伝導率の高い第１領域Ｒ１及び第３領域Ｒ３は、それぞれ第１半導体層１０ａ’及び第３半導体層１０ｂ’において相対的に酸素濃度が低い領域となりうる。すなわち、第１領域Ｒ１及び第３領域Ｒ３の酸素濃度は、第２領域Ｒ２及び第４領域Ｒ４の酸素濃度より低くなりうる。これは、ｎ型酸化物の場合、一般的に、酸素濃度が低いほどキャリア濃度が上昇し、結果的に、電気伝導率が高まるためである。また、第１半導体層１０ａ’及び第３半導体層１０ｂ’がｐ型酸化物層である場合、第１領域Ｒ１及び第３領域Ｒ３は、それぞれ第１半導体層１０ａ’及び第３半導体層１０ｂ’において相対的に酸素濃度の高い領域でありうる。すなわち、第１領域Ｒ１及び第３領域Ｒ３の酸素濃度は、第２領域Ｒ２及び第４領域Ｒ４の酸素濃度より高くなりうる。これは、ｐ型酸化物の場合、一般的に、酸素濃度が高いほどキャリア濃度が上昇し、電気伝導率が高まるためである。一方、第１半導体層１０ａ’及び第３半導体層１０ｂ’が非酸化物層、例えば、シリコン系の半導体層である場合、第１領域Ｒ１及び第３領域Ｒ３は、導電性不純物（ｎ型またはｐ型）が高濃度にドーピングされた領域でありうる。
図８及び図９の実施形態でも、バイポーラ・メモリ要素Ｍ１とスイッチング要素（すなわち、ｐｎダイオード）ＰＮ１，ＰＮ１’，ＰＮ２，ＰＮ２’を酸化物から形成でき、それらを直接接触させることができる。これによる利点は、図３を参照して説明した内容と類似している。
本発明の他の実施形態によれば、図８の半導体層１０ａ，１０ｂ，２０ａ，２０ｂのうち少なくとも一つが、バイポーラ・メモリ特性を有することができる。すなわち、スイッチング要素（すなわち、ｐｎダイオード）ＰＮ１，ＰＮ２の少なくとも一部が、バイポーラ・メモリ特性を有することができる。この場合、別途のバイポーラ・メモリ要素を具備する必要がない。その一例が図１０に図示されている。
図１０を参照すれば、バイポーラ・メモリ特性を有する第１導電性の第１半導体層１００が設けられ、その両面（例えば、下面及び上面）に、第２導電性の第２半導体層２００ａ及び第３半導体層２００ｂが備わりうる。第１半導体層１００がｐ型であるならば、第２半導体層２００ａ及び第３半導体層２００ｂは、ｎ型であり、第１半導体層１００がｎ型であるならば、第２半導体層２００ａ及び第３半導体層２００ｂは、ｐ型である。第１半導体層１００がｐ型である場合、例えば、Ｎｉ酸化物またはＣｕ酸化物などを含むことができる。第１半導体層１００がｎ型である場合、例えば、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物、ＰＣＭＯ（ＰｒＣａＭｎＯ）及びそれらの混合物のうち少なくともいずれか一つを含むことができる。この物質は、バイポーラ・メモリ特性を有することができ、また、反対のタイプの半導体層（すなわち、第２半導体層２００ａ及び第３半導体層２００ｂ）と接合してダイオードを構成できる。バイポーラ・メモリ要素の第１半導体層１００（Ｍ１）は、第２半導体層２００ａと第１スイッチング要素（すなわち、第１ｐｎダイオード）ＰＮ１”を構成でき、第３半導体層２００ｂと第２スイッチング要素（すなわち、第２ｐｎダイオード）ＰＮ２”を構成できる。従って、図１０の構造は、バイポーラ・メモリ要素１００（Ｍ１）の両側に、それぞれ第１ｐｎダイオードＰＮ１”及び第２ｐｎダイオードＰＮ２”が備わった構造であると見ることができる。第１ｐｎダイオードＰＮ１”の整流方向と、第２ｐｎダイオードＰＮ２”の整流方向は、互いに反対である。第２半導体層２００ａ及び第３半導体層２００ｂは、バイポーラ・メモリ特性を有さないように、その組成（または物性）が調節された層でありうる。しかし、場合によっては、第２半導体層２００ａ及び第３半導体層２００ｂの少なくとも一部も、バイポーラ・メモリ特性を有することができる。
図１０の実施形態のように、スイッチング要素ＰＮ１”，ＰＮ２”の一部をバイポーラ・メモリ要素として使用すれば、換言すれば、バイポーラ・メモリ要素がスイッチング要素ＰＮ１”，ＰＮ２”の一部である場合、メモリ素子の構成がさらに単純化され、高集積化に有利となりうる。
本発明の実施形態によるメモリセルは、図１１または図１２のような電圧・電流特性を示すことができる。図１１及び図１２は、ログスケール（ｌｏｇ ｓｃａｌｅ）で表現された電圧・電流グラフである。
図１１を参照すれば、（１）地点及び（２）地点が、それぞれ第１スレショルド電圧及び第２スレショルド電圧に対応し、（３）地点及び（４）地点が、それぞれセット電圧及びリセット電圧に対応する。従って、書込み電圧（ｗｒｉｔｅ ｖｏｌｔａｇｅ）は、（３）地点付近で決定され、消去電圧（ｅｒａｓｅ ｖｏｌｔａｇｅ）は（４）地点付近で決定されうる。前記セット電圧とリセット電圧との概念は、互いに変わり、情報の書込み及び消去の概念も互いに変わりうる。読取り電圧（ｒｅａｄ ｖｏｌｔａｇｅ）は、（１）地点と（３）地点との間で決定されうる。そして（１）地点と（２）地点との間で、「禁止領域（ｉｎｈｉｂｉｔｉｏｎ ｒｅｇｉｏｎ）」が設定されうる。前記禁止領域は、所定のメモリセルが動作されるとき、他のメモリセルが最初の状態を維持できるようにする電圧の範囲であり、メモリ動作のためのウインドー（ｗｉｎｄｏｗ）であるということができる。
図１２を参照すれば、書込み電圧、読取り電圧、消去電圧及び禁止領域は、図１１のそれと類似している。
図１３は、本発明の実施形態によるメモリセルを含むメモリ素子を示す斜視図である。本実施形態のメモリ素子は、多層交差点（ｍｕｌｔｉ−ｌａｙｅｒ ｃｒｏｓｓ ｐｏｉｎｔ）抵抗性メモリ素子でありうる。
図１３を参照すれば、配線形態を有する複数の第１電極Ｅ１０が相互平行に備わりうる。第１電極Ｅ１０は、第１方向、例えば、ｘ軸方向に延長しうる。第１電極Ｅ１０と離隔され、配線形態を有する複数の第２電極Ｅ２０が相互平行に備わりうる。第２電極Ｅ２０は、第１電極Ｅ１０と交差しうる。例えば、第２電極Ｅ２０は、第１電極Ｅ１０と垂直交差しうる。この場合、第２電極Ｅ２０の延長方向は、図示されているように、Ｙ軸方向である。第１電極Ｅ１０及び第２電極Ｅ２０の延長方向は、互いに変わり、第１電極Ｅ１０及び第２電極Ｅ２０の形態も多様に変形されうる。一方、第１電極Ｅ１０及び第２電極Ｅ２０は、半導体素子分野で使われる一般的な電極物質によって形成でき、単層構造または多層構造で形成できる。例えば、第１電極Ｅ１０及び第２電極Ｅ２０は、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ、Ａｇ、Ｎｉ、Ａｌ、Ｍｏ、Ｃｕ及びそれらの混合物のうち一つを含むことができる。第１電極Ｅ１０及び第２電極Ｅ２０の物質と構造は、同じでもあるし、異なりもする。
第１電極Ｅ１０と第２電極Ｅ２０との交差点それぞれに、第１メモリセルＭＣ１０が備わりうる。第１メモリセルＭＣ１０は、図１のメモリセルＭＣ１と同じ構造を有することができる。さらに具体的に説明すれば、第１メモリセルＭＣ１０は、第１電極Ｅ１０上に順に備わった第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０及び第２スイッチング要素Ｓ２０を含むことができる。第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０及び第２スイッチング要素Ｓ２０は、それぞれ図３の第１半導体層１ａ、バイポーラ・メモリ要素Ｍ１及び第２半導体層１ｂに対応しうる。この場合、第１電極Ｅ１０及び第２電極Ｅ２０は、それぞれ図３の第１金属層２ａ及び第２金属層２ｂに対応しうる。従って、第１スイッチング要素Ｓ１０と第１電極Ｅ１０との間に、第１ショットキー・バリアが存在し、第２スイッチング要素Ｓ２０と第２電極Ｅ２０との間に、第２ショットキー・バリアが存在しうる。または、第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０及び第２スイッチング要素Ｓ２０はそれぞれ図８または図９の第１ｐｎダイオード（ＰＮ１、ＰＮ１’）、バイポーラ・メモリ要素Ｍ１及び第２ｐｎダイオード（ＰＮ２、ＰＮ２’）に対応しうる。または第１バイポーラ・メモリ要素Ｍ１０、第１スイッチング要素Ｓ１０及び第２スイッチング要素Ｓ２０は、それぞれ図１０の第１半導体層１００、第２半導体層２００ａ及び第３半導体層２００ｂに対応しうる。第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０及び第２スイッチング要素Ｓ２０の物質、構造、特徴などは、図１ないし図３及び図８ないし図１０を参照して説明したところと同一でありえる。例えば、第１メモリセルＭＣ１０が図３のメモリセルと類似した構造を有するならば、第１メモリセルＭＣ１０は、同一グループの酸化物から形成され、高さ方向（Ｚ軸方向）に酸素濃度が変わる構成を有することができる。具体的な例として、第１電極Ｅ１０、第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０、第２スイッチング要素Ｓ２０及び第２電極Ｅ２０は、それぞれＰｔ層、ＴｉＯｘ（３０％）層、ＴｉＯｘ（１５％）層、ＴｉＯｘ（３０％）層及びＰｔ層でありうる。これは一例にしか過ぎず、第１メモリセルＭＣ１０の構成は、前述の通りに多様に変化されうる。
第２電極Ｅ２０の上面と一定間隔離隔され、複数の第３電極Ｅ３０がさらに備わりうる。第３電極Ｅ３０は、配線形態を有し、相互平行に備わりうる。第３電極Ｅ３０は、第２電極Ｅ２０と交差、例えば、垂直交差しうる。第３電極Ｅ３０の物質は第１電極Ｅ１０及び第２電極Ｅ２０と同一でありえる。第２電極Ｅ２０と第３電極Ｅ３０との交差点に、第２メモリセルＭＣ２０が備わりうる。第２メモリセルＭＣ２０は、第２電極Ｅ２０上に順に備わった第３スイッチング要素Ｓ３０、第２バイポーラ・メモリ要素Ｍ２０及び第４スイッチング要素Ｓ４０を含むことができる。第３スイッチング要素Ｓ３０、第２バイポーラ・メモリ要素Ｍ２０及び第４スイッチング要素Ｓ４０は、それぞれ第１スイッチング要素Ｓ１０、第１バイポーラ・メモリ要素Ｍ１０、第２スイッチング要素Ｓ２０に対応しうる。すなわち、第２メモリセルＭＣ２０は、第１メモリセルＭＣ１０と同じ積層構造を有することができる。この場合、第１メモリセルＭＣ１０及び第２メモリセルＭＣ２０は、いずれも図２Ａの回路構成を有するか、図２Ｂの回路構成を有する。または第３スイッチング要素Ｓ３０のスイッチング方向は、第１スイッチ要素Ｓ１０のスイッチング方向と反対であり、第４スイッチング要素Ｓ４０のスイッチング方向も、第２スイッチング要素Ｓ２０のスイッチング方向と反対でありうる。すなわち、第２メモリセルＭＣ２０は、第１メモリセルＭＣ１０で、２つのスイッチング要素Ｓ１０，Ｓ２０それぞれのスイッチング方向が逆転された構造を有することができる。この場合、第１メモリセルＭＣ１０及び第２メモリセルＭＣ２０のうち一つは、図２Ａの回路構成を有し、他の一つは、図２Ｂの回路構成を有する。
図１４Ａ及び図１４Ｂそれぞれは、図１３の第１メモリセルＭＣ１０、第２電極Ｅ２０及び第２メモリセルＭＣ２０の回路構成を例示的に示している。図１４Ａの場合、第１メモリセルＭＣ１０と第２メモリセルＭＣ２０とがいずれも図２Ａの回路構成を有し、図１４Ｂの場合、第１メモリセルＭＣ１０は、図２Ａの回路構成、第２メモリセルＭＣ２０は、図２Ｂの回路構成を有する。
図１４Ａの構造では、第２電極Ｅ２０を基準に、その両側のスイッチング要素Ｓ２０，Ｓ３０が互いに反対のスイッチング方向を有するために、第２電極Ｅ２０を、共通ビットラインとして使用し、２つのバイポーラ・メモリ要素Ｍ１０，Ｍ２０に同時に情報を記録できる。一方、図１４Ｂの構造では、第２電極Ｅ２０両側のスイッチング要素Ｓ２０，Ｓ３０が同じスイッチング方向を有するために、１回のプログラミング動作で、２つのバイポーラ・メモリ要素Ｍ１０，Ｍ２０のうちいずれか一つに情報を記録できる。
図１３で、第１メモリセルＭＣ１０及び第２メモリセルＭＣ２０は、円柱状に図示されているが、それは、四角柱、または下へ行くほど幅が広くなる形態などの多様な変形形状を有することができる。例えば、第１メモリセルＭＣ１０及び第２メモリセルＭＣ２０は、第１電極Ｅ１０及び第２電極Ｅ２０の交差点、及び第２電極Ｅ２０及び第３電極Ｅ３０の交差点から外側に拡張された構造を有することができる。
ここで、図示されていないが、図１３のメモリ素子は、第３電極Ｅ３０上に、前記第１メモリセルＭＣ１０と第２電極Ｅ２０との積層構造物と同じ構造を有する積層構造物を、さらに含むことができる。
または、図１３のメモリ素子は、第３電極Ｅ３０上に、前記第１メモリセルＭＣ１０、第２電極Ｅ２０、第２メモリセルＭＣ２０及び第３電極Ｅ３０の積層構造物と同じ構造を有する積層構造物を、少なくとも１セット以上さらに含むことができる。
または、図１３のメモリ素子は、第３電極Ｅ３０上に、前記第１メモリセルＭＣ１０、第２電極Ｅ２０、第２メモリセルＭＣ２０、第３電極Ｅ３０、第１メモリセルＭＣ１０及び第２電極Ｅ２０が順に積層された積層構造物と同じ構造を有する積層構造物を、少なくとも１セット以上さらに含むことができる。
図１５は、本発明の実施形態によるメモリカード５００を概略的に示す概念図（ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）である。
図１５を参照すれば、コントローラ５１０とメモリ５２０は、電子信号を交換できる。例えば、コントローラ５１０の指令（ＣＯＭＭＡＮＤ）によって、メモリ５２０とコントローラ５１０は、データ（ＤＡＴＡ）を交換できる。従って、メモリカード５００は、メモリ５２０にデータを保存したり、メモリ５２０からデータを出力できる。メモリ５２０は、図１ないし図１４Ｂを参照して説明したところと係わる不揮発性メモリ素子を含むことができる。
かようなメモリカード５００は、多様な移動式（携帯用）電子装置に記録媒体として使われうる。例えば、メモリカード５００は、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）またはＳＤ（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カードなどでありうる。
図１６は、本発明の実施形態による電子システム６００を概略的に示す概念図である。
図１６を参照すれば、プロセッサ（ｐｒｏｃｅｓｓｏｒ）６１０、入出力装置６３０及びメモリ６２０は、バス６４０を介して、相互データ通信を行うことができる。プロセッサ６１０は、電子システム６００をプログラムし、かつ制御する機能を行うことができる。入出力装置６３０は、電子システム６００にデータを入力したり、電子システム６００からデータを出力するのに使われうる。電子システム６００は、入出力装置６３０を使用して、外部装置（図示せず）、例えば、パソコンやネットワークに連結され、前記外部装置とデータを交換することができる。
メモリ６２０は、プロセッサ６１０の動作のためのコードやプログラムを保存することができる。メモリ６２０は、図１ないし図１４Ｂを参照して説明したところと係わる不揮発性メモリ素子を含むことができる。
このように、電子システム６００は、メモリ６２０を必要とする多様な電子制御システム、例えば、携帯電話、ＭＰ３プレーヤ、ナビゲーション装置、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家庭用機器（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅ）などを具現するのに使われうる。
以上で説明した実施形態は、バイポーラ・メモリ要素に係わるものであったが、本発明の原理及び実施形態は、ユニポーラ・メモリ要素にも適用されうる。ユニポーラ・メモリ要素は、ユニポーラ・スイッチング特性を有するデータ保存要素を含むという点で、バイポーラ・メモリ要素と異なる。すなわち、前記ユニポーラ・メモリ要素は、同じ極性を有する電圧を使用し、データ保存物質層の抵抗特性または抵抗状態を２つの互いに異なる状態（すなわち、高抵抗状態及び低抵抗状態）間でスイッチングしうるユニポーラ・スイッチング特性を有する。ここで、前記抵抗特性は、特定印加電圧に対する素子の応答（ｒｅｓｐｏｎｓｅ）を意味するものでありうる。従って、ここで互いに異なる抵抗特性を有するということは、同一であるか、あるいは実質的に同じ電圧に対する素子の応答が、素子の抵抗状態によって異なるということを意味しうる。前記データ保存物質層は、例えば、ＮｉＯ、Ｖ２Ｏ５、ＺｎＯ、Ｎｂ２Ｏ５、ＴｉＯ２、ＷＯ３、ＣｏＯのような遷移金属酸化物を含むことができる。
前記の説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、実施形態の例示として解釈するものである。例えば、本発明が属する技術分野で当業者であるならば、本発明の実施形態で、メモリ素子の構造を多様に変形できるということが分かるであろう。具体的な例として、図１、図３及び図８ないし図１０のメモリセルは、図１３のような交差点メモリ素子だけではなく、それ以外の多様な構造のメモリ素子に適用されうるということが分かるであろう。また、本発明の実施形態によるメモリセルで、バイポーラ・メモリ要素として、抵抗性メモリ要素だけではなく、それ以外の多様なメモリ要素が適用されうることが分かるであろう。従って、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によって定められるものである。
１ａ，１ｂ 半導体層
２ａ，２ｂ 金属層
１０ａ，１０ａ’，１０ｂ，１０ｂ’，１００ 第１タイプ半導体層
２０ａ，２０ａ’，２０ｂ，２０ｂ’，２００ａ，２００ｂ 第２タイプ半導体層
５００ メモリ・カード
５１０ コントローラ
５２０，６２０ メモリ
６００ 電子システム
６１０ プロセッサ
６３０ 出入力装置
６４０ バス
Ｂ１，Ｂ２ ショットキー・バリア
Ｅ１，Ｅ２，Ｅ１０，Ｅ２０，Ｅ３０ 電極
Ｍ１，Ｍ１０，Ｍ２０ メモリ要素
ＭＣ１，ＭＣ１０，ＭＣ２０ メモリセル
ＰＮ１，ＰＮ１’，ＰＮ１”，ＰＮ２，ＰＮ２’，ＰＮ２” ｐｎダイオード
Ｒ１ないしＲ４ 第１ないし第４領域
Ｓ１，Ｓ２，Ｓ１０，Ｓ２０，Ｓ３０，ないしＳ４０ スイッチ要素
ＳＤ１，ＳＤ２ ショットキー・ダイオード

Claims (30)

  1. メモリセルを含むメモリ素子において、
    前記メモリセルは、
    バイポーラ・メモリ要素と、
    前記バイポーラ・メモリ要素の両端に連結されたものであり、双方向スイッチング特性を有する双方向スイッチング要素と、を含むメモリ素子。
  2. 前記双方向スイッチング要素は、
    前記バイポーラ・メモリ要素の一端に連結され、第１スイッチング方向を有する第１スイッチング要素と、
    前記バイポーラ・メモリ要素の他端に連結され、前記第１スイッチング方向と反対である第２スイッチング方向を有する第２スイッチング要素と、を含むことを特徴とする請求項１に記載のメモリ素子。
  3. 前記第１スイッチング要素及び第２スイッチング要素は、ショットキー・ダイオードであることを特徴とする請求項２に記載のメモリ素子。
  4. 前記第１スイッチング要素及び第２スイッチング要素は、それぞれ前記バイポーラ・メモリ要素に接触した第１半導体層及び第２半導体層を含み、
    前記バイポーラ・メモリ要素と前記第１半導体層及び第２半導体層は、酸化物から形成されたことを特徴とする請求項３に記載のメモリ素子。
  5. 前記バイポーラ・メモリ要素の酸素濃度は、前記第１半導体層及び第２半導体層の酸素濃度より低いことを特徴とする請求項４に記載のメモリ素子。
  6. 前記第１スイッチング要素は、第１半導体層に接触した第１電極を含み、
    前記第２スイッチング要素は、第２半導体層に接触した第２電極を含み、
    前記第１電極、前記第１半導体層、前記バイポーラ・メモリ要素、前記第２半導体層及び前記第２電極は、積層された構造を有することを特徴とする請求項３に記載のメモリ素子。
  7. 前記第１電極及び第２電極は、Ｐｔ層であり、
    前記第１半導体層及び第２半導体層は、ＴｉＯｘ（３０％）層であり、
    前記バイポーラ・メモリ要素は、ＴｉＯｘ（１５％）層であることを特徴とする請求項６に記載のメモリ素子。
  8. 前記第１スイッチング要素及び第２スイッチング要素は、ｐｎダイオードであることを特徴とする請求項２に記載のメモリ素子。
  9. 前記第１スイッチング要素及び第２スイッチング要素は、それぞれ前記バイポーラ・メモリ要素に接触した第１半導体層及び第２半導体層を含み、
    前記第１半導体層及び第２半導体層それぞれの前記バイポーラ・メモリ要素に接触した部分に、導電領域が備わったことを特徴とする請求項８に記載のメモリ素子。
  10. 前記第１半導体層及び第２半導体層は、ｎ型酸化物層であり、
    前記導電領域は、前記第１半導体層及び第２半導体層の残りの領域より酸素濃度が低い領域であることを特徴とする請求項９に記載のメモリ素子。
  11. 前記第１半導体層及び第２半導体層は、ｐ型酸化物層であり、
    前記導電領域は、前記第１半導体層及び第２半導体層の残りの領域より酸素濃度の高い領域であることを特徴とする請求項９に記載のメモリ素子。
  12. 前記バイポーラ・メモリ要素は、酸化物から形成されたことを特徴とする請求項８に記載のメモリ素子。
  13. 前記バイポーラ・メモリ要素の少なくとも一部は、前記第１スイッチング要素及び第２スイッチング要素の一部であることを特徴とする請求項２に記載のメモリ素子。
  14. 前記メモリセルは、第１導電型の第１半導体層と、前記第１半導体層の両端に備わった第２導電型の第２半導体層及び第３半導体層と、を含み、
    前記第１半導体層は、前記バイポーラ・メモリ要素であり、
    前記第１半導体層と前記第２半導体層は、前記第１スイッチング要素を構成し、
    前記第１半導体層と前記第３半導体層は、前記第２スイッチング要素を構成することを特徴とする請求項１３に記載のメモリ素子。
  15. 前記バイポーラ・メモリ要素は、酸化物抵抗体を含むことを特徴とする請求項２に記載のメモリ素子。
  16. 前記酸化物抵抗体は、Ｔｉ酸化物、Ｎｉ酸化物、Ｃｕ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物、ＰＣＭＯ（ＰｒＣａＭｎＯ）及びそれらの混合物のうち少なくともいずれか一つを含むことを特徴とする請求項１５に記載のメモリ素子。
  17. 前記第１スイッチング要素及び第２スイッチング要素は、酸化物半導体を含むことを特徴とする請求項１５に記載のメモリ素子。
  18. 前記酸化物半導体は、前記酸化物抵抗体と同一グループの酸化物を含むことを特徴とする請求項１７に記載のメモリ素子。
  19. 前記酸化物半導体は、前記酸化物抵抗体と異なるグループの酸化物を含むことを特徴とする請求項１７に記載のメモリ素子。
  20. 前記バイポーラ・メモリ要素の少なくとも一部の酸素濃度と、前記第１スイッチング要素及び第２スイッチング要素の少なくとも一部の酸素濃度は、互いに異なることを特徴とする請求項１７に記載のメモリ素子。
  21. 前記第１スイッチング要素及び第２スイッチング要素は、酸化物半導体を含むことを特徴とする請求項２に記載のメモリ素子。
  22. 前記バイポーラ・メモリ要素の少なくとも一部のドーピング状態と、前記第１スイッチング要素及び第２スイッチング要素の少なくとも一部のドーピング状態は、互いに異なることを特徴とする請求項２に記載のメモリ素子。
  23. 前記第１スイッチング要素及び第２スイッチング要素は、前記バイポーラ・メモリ要素の一端及び他端に直接接触したことを特徴とする請求項２に記載のメモリ素子。
  24. 前記メモリセルは、酸化物ユニットであることを特徴とする請求項２に記載のメモリ素子。
  25. 複数の第１電極が配線形態を有して互いに平行に配列され、
    前記複数の第１電極と交差するように、複数の第２電極が配線形態を有して互いに平行に配列され、
    前記第１電極及び第２電極の交差点に、前記メモリセルが備わったことを特徴とする請求項２に記載のメモリ素子。
  26. 前記メモリセルは、第１メモリセルであり、
    前記複数の第２電極と交差し、配線形態を有して互いに平行に配列された複数の第３電極と、
    前記第２電極及び第３電極の交差点に備わった第２メモリセルと、をさらに含むことを特徴とする請求項２５に記載のメモリ素子。
  27. 前記第２メモリセルは、前記第１メモリセルと同じ構造を有することを特徴とする請求項２６に記載のメモリ素子。
  28. 前記第２メモリセルは、前記第１メモリセルから変形され、前記第１スイッチング要素及び第２スイッチング要素それぞれのスイッチング方向が逆転された構造を有することを特徴とする請求項２６に記載のメモリ素子。
  29. コントローラと、
    前記コントローラの指令によって、前記コントローラとデータを交換するように構成されたメモリと、を含み、
    前記メモリは、請求項１から請求項２８のうちいずれか１項に記載のメモリ素子を含むメモリカード。
  30. プロセッサと、入出力装置と、メモリと、を含む電子素子において、
    前記プロセッサは、前記電子素子を制御するように構成され、
    前記入出力装置は、前記電子素子に対してデータを入力／出力するように構成され、
    前記メモリは、請求項１から請求項２８のうちいずれか１項に記載のメモリ素子を含むものであり、前記プロセッサの動作のためのプログラム及びコードのうち少なくとも一つを保存するように構成され、
    前記プロセッサ、前記入出力装置及び前記メモリは、バスを介してデータを交換するように構成された電子素子。
JP2010276764A 2009-12-24 2010-12-13 メモリ素子及びその動作方法 Pending JP2011135071A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090131291A KR20110074354A (ko) 2009-12-24 2009-12-24 메모리소자 및 그 동작방법
KR10-2009-0131291 2009-12-24

Publications (1)

Publication Number Publication Date
JP2011135071A true JP2011135071A (ja) 2011-07-07

Family

ID=43778238

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010276764A Pending JP2011135071A (ja) 2009-12-24 2010-12-13 メモリ素子及びその動作方法

Country Status (5)

Country Link
US (2) US20110156020A1 (ja)
EP (1) EP2339584A3 (ja)
JP (1) JP2011135071A (ja)
KR (1) KR20110074354A (ja)
CN (1) CN102157540B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013222858A (ja) * 2012-04-17 2013-10-28 Univ Of Electro-Communications 整流素子

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270654B (zh) * 2010-06-03 2013-10-16 北京大学 阻变随机访问存储器件及其制造和操作方法
KR101856722B1 (ko) * 2010-09-22 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 파워 절연 게이트형 전계 효과 트랜지스터
US8841648B2 (en) * 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US8330139B2 (en) 2011-03-25 2012-12-11 Micron Technology, Inc. Multi-level memory cell
US8592795B2 (en) 2011-07-01 2013-11-26 Micron Technology, Inc. Multilevel mixed valence oxide (MVO) memory
KR101897280B1 (ko) * 2012-01-04 2018-09-11 에스케이하이닉스 주식회사 저항성 메모리 장치, 이를 포함하는 시스템 및 메모리 장치의 제조 방법
CN102543723A (zh) * 2012-01-05 2012-07-04 复旦大学 一种栅控二极管半导体器件的制造方法
WO2013162574A1 (en) * 2012-04-26 2013-10-31 Hewlett-Packard Development Company, L.P. Customizable nonlinear electrical devices
US9172031B2 (en) 2012-05-11 2015-10-27 SK Hynix Inc. Resistive memory device
KR102022554B1 (ko) * 2012-05-11 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US10134916B2 (en) 2012-08-27 2018-11-20 Micron Technology, Inc. Transistor devices, memory cells, and arrays of memory cells
US9450022B1 (en) * 2012-09-05 2016-09-20 Hrl Laboratories, Llc Memristor devices and fabrication
TWI478033B (zh) * 2012-09-07 2015-03-21 E Ink Holdings Inc 電容式觸控面板的電容結構
US9070779B2 (en) * 2012-12-18 2015-06-30 Cbrite Inc. Metal oxide TFT with improved temperature stability
KR102071710B1 (ko) * 2013-03-21 2020-01-30 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이
WO2014148872A1 (ko) * 2013-03-21 2014-09-25 한양대학교 산학협력단 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자 및 이를 포함하는 저항성 메모리 소자 크로스-포인트 어레이, 및 이들의 제조방법
US9812639B2 (en) * 2014-09-10 2017-11-07 Toshiba Memory Corporation Non-volatile memory device
WO2016085470A1 (en) * 2014-11-25 2016-06-02 Hewlett-Packard Development Company, L.P. Bi-polar memristor
KR20160131180A (ko) * 2015-05-06 2016-11-16 에스케이하이닉스 주식회사 전자 장치 및 그 동작방법
KR102193691B1 (ko) * 2018-08-31 2020-12-21 삼성전자주식회사 2단자 상변화 메모리 소자 및 그 동작 방법
KR102230199B1 (ko) * 2019-06-26 2021-03-19 삼성전자주식회사 공핍층을 적응적으로 사용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법
WO2020045845A1 (ko) * 2018-08-31 2020-03-05 한양대학교 산학협력단 2단자 상변화 메모리 소자 및 그 동작 방법
KR102211710B1 (ko) * 2019-03-08 2021-02-02 삼성전자주식회사 터널링 박막을 이용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법
CN113330594A (zh) * 2019-01-25 2021-08-31 三星电子株式会社 具有双向驱动特性的切换器件及其操作方法
WO2020213968A1 (ko) * 2019-04-17 2020-10-22 삼성전자 주식회사 메모리 소자
CN110534580A (zh) * 2019-09-10 2019-12-03 京东方科技集团股份有限公司 薄膜晶体管、显示面板、显示装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253437B2 (en) * 1990-12-25 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Display device having a thin film transistor
US5926412A (en) * 1992-02-09 1999-07-20 Raytheon Company Ferroelectric memory structure
US6937528B2 (en) * 2002-03-05 2005-08-30 Micron Technology, Inc. Variable resistance memory and method for sensing same
US6834008B2 (en) * 2002-08-02 2004-12-21 Unity Semiconductor Corporation Cross point memory array using multiple modes of operation
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US20060249753A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
JP2006511965A (ja) * 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
US6954373B2 (en) * 2003-06-27 2005-10-11 Hewlett-Packard Development Company, L.P. Apparatus and method for determining the logic state of a magnetic tunnel junction memory device
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
DE102004041330B3 (de) 2004-08-26 2006-03-16 Infineon Technologies Ag Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7035141B1 (en) * 2004-11-17 2006-04-25 Spansion Llc Diode array architecture for addressing nanoscale resistive memory arrays
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
JP4662990B2 (ja) * 2005-06-20 2011-03-30 富士通株式会社 不揮発性半導体記憶装置及びその書き込み方法
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
WO2007046145A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 不揮発性半導体記憶装置の書き込み方法
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
KR101176542B1 (ko) * 2006-03-02 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
US7829875B2 (en) 2006-03-31 2010-11-09 Sandisk 3D Llc Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse
EP2025004A1 (en) * 2006-06-02 2009-02-18 Kochi Industrial Promotion Center Semiconductor device including an oxide semiconductor thin film layer of zinc oxide and manufacturing method thereof
JP5010891B2 (ja) 2006-10-16 2012-08-29 富士通株式会社 抵抗変化型素子
US7436695B2 (en) 2006-11-21 2008-10-14 Infineon Technologies Ag Resistive memory including bipolar transistor access devices
JP2008177469A (ja) 2007-01-22 2008-07-31 Fujitsu Ltd 抵抗変化型素子および抵抗変化型素子製造方法
US7704789B2 (en) * 2007-02-05 2010-04-27 Intermolecular, Inc. Methods for forming resistive switching memory elements
WO2008105155A1 (ja) * 2007-02-23 2008-09-04 Panasonic Corporation 不揮発性メモリ装置、および不揮発性メモリ装置におけるデータ書込方法
US7447062B2 (en) * 2007-03-15 2008-11-04 International Business Machines Corproation Method and structure for increasing effective transistor width in memory arrays with dual bitlines
WO2008126366A1 (ja) * 2007-04-09 2008-10-23 Panasonic Corporation 抵抗変化型素子、不揮発性スイッチング素子、および抵抗変化型記憶装置
WO2008140979A1 (en) * 2007-05-09 2008-11-20 Intermolecular, Inc. Resistive-switching nonvolatile memory elements
US7990754B2 (en) * 2007-06-01 2011-08-02 Panasonic Corporation Resistance variable memory apparatus
US7459716B2 (en) * 2007-06-11 2008-12-02 Kabushiki Kaisha Toshiba Resistance change memory device
KR20090014007A (ko) * 2007-08-03 2009-02-06 삼성전자주식회사 쇼트키 다이오드 및 그를 포함하는 메모리 소자
KR101356696B1 (ko) 2007-08-17 2014-01-29 삼성전자주식회사 다이오드 구조체 및 이를 포함하는 메모리 소자
KR101513601B1 (ko) * 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
KR20100024800A (ko) 2008-08-26 2010-03-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013222858A (ja) * 2012-04-17 2013-10-28 Univ Of Electro-Communications 整流素子

Also Published As

Publication number Publication date
EP2339584A2 (en) 2011-06-29
US20110156020A1 (en) 2011-06-30
CN102157540A (zh) 2011-08-17
US8456900B2 (en) 2013-06-04
KR20110074354A (ko) 2011-06-30
EP2339584A3 (en) 2011-12-07
US20110161605A1 (en) 2011-06-30
CN102157540B (zh) 2016-07-06

Similar Documents

Publication Publication Date Title
JP2011135071A (ja) メモリ素子及びその動作方法
JP5213370B2 (ja) 可変抵抗物質を含む不揮発性メモリ素子
US9208869B2 (en) Resistive RAM, method for fabricating the same, and method for driving the same
JP5154138B2 (ja) ｎ＋界面層を備えた可変抵抗ランダムアクセスメモリ素子
JP4981304B2 (ja) 一つの抵抗体及び一つのダイオードを有する不揮発性メモリ素子及び不揮発性メモリ素子アレイ
KR101176542B1 (ko) 비휘발성 메모리 소자 및 이를 포함하는 메모리 어레이
JP4698630B2 (ja) 下部電極上に形成されたバッファ層を備える可変抵抗メモリ素子
US8426837B2 (en) Resistive memory device and method of manufacturing the same
JP2013046066A (ja) 不揮発性メモリ要素及びこれを含むメモリ素子
KR20120010050A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR20120020989A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US20090116272A1 (en) Non-volatile memory device including diode-storage node and cross-point memory array including the non-volatile memory device
JP2008022007A (ja) 可変抵抗物質を含む不揮発性メモリ素子及びその製造方法
KR20120021539A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
US20130214235A1 (en) Resistive memory having rectifying characteristics or an ohmic contact layer
JP2011003719A (ja) 抵抗変化メモリ
CN101667460A (zh) 一种基于阻变存储器的一次编程存储器及其制备方法
KR101317755B1 (ko) 문턱 스위칭 특성을 지니는 저항체를 포함하는 비휘발성메모리 소자, 이를 포함하는 메모리 어레이 및 그 제조방법
KR20110072921A (ko) 메모리소자 및 그 동작방법
KR101211027B1 (ko) 저항 변화 메모리 소자 및 저항 변화 메모리 소자 크로스 포인트 어레이
US9837148B2 (en) Method for fabricating semiconductor device and method for operating the same
US9666798B1 (en) Switching elements, resistive random access memory devices including the same, and methods of manufacturing the switching elements and the resistive random access memory devices
KR101471971B1 (ko) 다층 터널 배리어 선택 소자를 이용한 비선형 저항 스위칭 메모리 소자 및 그 제조방법
JP5374865B2 (ja) 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
KR101285903B1 (ko) 자체 선택 특성을 가지는 3층 저항변화 메모리 및 이의 제조방법