JP2011039507A - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

Info

Publication number
JP2011039507A
JP2011039507A JP2010168076A JP2010168076A JP2011039507A JP 2011039507 A JP2011039507 A JP 2011039507A JP 2010168076 A JP2010168076 A JP 2010168076A JP 2010168076 A JP2010168076 A JP 2010168076A JP 2011039507 A JP2011039507 A JP 2011039507A
Authority
JP
Japan
Prior art keywords
substrate
layer
film
element formation
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010168076A
Other languages
English (en)
Other versions
JP5073020B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Toru Takayama
徹 高山
Junya Maruyama
純矢 丸山
Yugo Goto
裕吾 後藤
Yumiko Fukumoto
由美子 福本
Yasuyuki Arai
康行 荒井
Noriko Shibata
典子 柴田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010168076A priority Critical patent/JP5073020B2/ja
Publication of JP2011039507A publication Critical patent/JP2011039507A/ja
Application granted granted Critical
Publication of JP5073020B2 publication Critical patent/JP5073020B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Wire Bonding (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】 本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従
来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省ス
ペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供する。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚５０μｍ以下
の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを
特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり
、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたＦＰＣ上に薄膜素
子を固着することにより、省スペース化を図ることができる。
【選択図】図３

Description

本発明は、複数の薄膜トランジスタ（以下、ＴＦＴという）で構成された半導体装置を
含む素子形成層を剥離により作製する技術に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いてＴＦＴを形成する技術が注目されている。ＴＦＴはＩＣや電気光学装置のような電子
デバイスに広く応用されている。
なお、これらのＴＦＴを形成する基板としては、現在、ガラス基板や石英基板が多く使
用されているが、割れやすく、重いという欠点がある。また、大量生産を行う上で、これ
らの基板は大型化が困難であり、不向きである。そのため、可撓性を有する基板、代表的
にはフレキシブルなプラスチックフィルムの上にＴＦＴで構成された素子を形成すること
が試みられている。
しかしながら、プラスチックフィルムの耐熱性が低いためプロセスの最高温度を低くせ
ざるを得ず、結果的にガラス基板上に形成する時ほど良好な電気特性のＴＦＴを形成でき
ないのが現状である。そのため、プラスチックフィルム上に直接ＴＦＴを形成して得られ
た半導体装置、表示装置、または発光装置等は、まだ実現されていない。
これに対して、ガラスや石英などの基板上に薄膜素子を形成した後、基板から薄膜素子
を剥離し、プラスチックフィルム等の基板に固着させる技術が開示されている（例えば、
特許文献１参照。）。
なお、このようにプラスチックフィルム等の可撓性を有する基体上に半導体装置、表
示装置、または発光装置等を作製することができれば、厚みが薄く軽量であるということ
に加えて、曲面を有するフレキシブルなディスプレイ等に用いることができ、応用範囲を
広げることができる。
特開平１０−１２５９２９号公報
そこで、本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従
来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省ス
ペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することを
目的とする。
本発明では、剥離技術を用いて一旦基板から剥離させた膜厚５０μｍ以下の素子形成層
を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。
なお、固着する基板としては、用途に応じた様々な材料を選択することができるが、特に
可撓性基板上に固着することにより耐衝撃性やフレキシビリティに優れた薄膜素子を形成
することができる。また、ここで素子形成層に含まれるＴＦＴとしては、非晶質半導体層
を活性層として形成されるアモルファスシリコンＴＦＴ（ａ−ＳｉＴＦＴ）や、結晶質半
導体層を活性層として形成されるポリシリコンＴＦＴ（ｐ−ＳｉＴＦＴ）等がある。
本発明では、剥離技術により、直接基板上に固着することもできるが、補助基板上に剥
離技術により一旦固着して、チップを形成した後、チップを基板上の所望の位置に貼り付
けることもできる。
なお、薄膜素子を固着する基板としてプラスチックなどの可撓性基板を用いることは、
基板を選ばずに素子が形成できるという剥離技術のメリットを生かすことができるので、
より好ましい。さらに別の基板から剥離させた膜厚５０μｍ以下の素子形成層を先に形成
された素子形成層の上に重ねて固着することを繰り返すことにより、薄膜素子をさらに高
集積化させることもできる。
また、本発明において、被剥離体となる素子形成層は、膜厚５０μｍ以下であり、素子
形成層から生じる熱で素子が劣化しやすいことから、基板には、熱を効果的に放出させる
ことのできる熱伝導性材料を用いることもできる。さらに、既に固着された素子形成層上
に別の素子形成層を固着する場合にも、固着表面（既に固着された素子形成層上）に熱伝
導性の薄膜を形成することが好ましい。
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルに
接続されたＦＰＣを有し、前記ＦＰＣには、複数のＴＦＴを含む素子形成層を可撓性基板
に固着して形成された集積回路が備えられていることを特徴としている。
また、本発明の他の構成として、基板上に形成された画素部および駆動回路を有するパ
ネルと、前記パネルに接続されたＦＰＣを有し、前記ＦＰＣには、複数のＴＦＴを含む素
子形成層を直接固着して形成された集積回路が備えられていることを特徴としている。
なお、ここでいうＦＰＣとは、フレキシブルプリント配線基板(Flexible Printed Circ
uit)を指し、屈曲性のある回路基板を意味する。
本発明は、基板上に画素部および駆動回路を有し、前記駆動回路は、複数のＴＦＴを含
む素子形成層を可撓性基板に固着して形成された集積回路からなることを特徴としている
。
また、他の構成として、基板上に画素部および駆動回路を有し、前記駆動回路は、複数
のＴＦＴを含む素子形成層を前記基板上に直接固着して形成された集積回路からなること
を特徴としている。
すなわち、上記構成において、駆動回路は基板上に画素部と同様にして作り込まれたの
ではなく、別で形成された後、剥離技術によりパネルの所望の位置に固着されたことを特
徴とする。なお、このとき、駆動回路を直接パネル上に固着することもできるが、例えば
、予め配線が形成されている補助基板上に固着した後、はんだボールを介してパネル上の
所望の位置に貼り付けることもできる。
本発明は、基板上に形成された画素部および駆動回路を有するパネルと、前記パネルの
裏面に、複数のＴＦＴを含む素子形成層を可撓性基板に固着して形成された集積回路が備
えられていることを特徴としている。
また、他の構成として、基板上に形成された画素部および駆動回路を有するパネルと、
前記パネルの裏面に、複数のＴＦＴを含む素子形成層を直接固着して形成された集積回路
が備えられていることを特徴としている。
なお、上記構成では、可撓性基板上に剥離技術により形成された集積回路をパネル上に
貼り付ける構成と異なり、パネルの裏面に直接固着することを特徴とする。
上記構成において、前記集積回路は、コントローラ、ＣＰＵ(Central Processing unit
)、またはメモリのうち少なくとも一つを含むことを特徴としている。また、前記集積回
路は、その膜厚が５０μｍ以下であることを特徴としている。
本発明は、上記構成の半導体装置を用いることを特徴とする電子機器であることを特徴
としている。
以上の各構成において、半導体装置には、ＣＰＵ、ＭＰＵ(Micro Processor unit)、メ
モリ、マイコン、画像処理プロセッサを含み、さらにこれらを搭載したモジュールの他、
パネルと外部電源とを電気的に接続するＦＰＣが貼り付けられたモジュールも含めること
とする。表示装置には、液晶、ＥＬ、ＰＤＰ、電子ペーパーなどを含む。また、パネルは
、アクティブマトリクス型であっても良いし、パッシブマトリクス型であっても良い。
以上より、剥離技術を用いて薄膜素子を形成することにより、従来の技術では不可能で
あると考えられていた部分に薄膜素子を形成することが可能となるため省スペース化を図
ることができると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供することが
できる。
本実施形態１に示す本発明の構成を説明する図。 本実施形態１に示す本発明の構成を説明する図。 本実施形態２に示す本発明の構成を説明する図。 本実施形態３に示す本発明の構成を説明する図。 本実施形態４に示す本発明の構成を説明する図。 剥離方法について説明する図。 剥離方法について説明する図。 ＴＦＴの作製工程について説明する図。 ＴＦＴの作製工程について説明する図。 量産工程について説明する図。 ＣＰＵの構成について説明する図。 ＣＰＵのタイミングチャート。 本発明により形成されるＣＰＵの写真。 本発明により形成されるＣＰＵの写真。 本発明を用いて形成される電子機器について説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお以下に説明する本発明の構
成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
本実施の形態１では、パネル１００を外部と電気的に接続するためのＦＰＣ(Flexible
Printed Circuit)上に剥離技術を用いて形成された集積回路が備えられたモジュール（半
導体モジュール）について図１を用いて説明する。
図１（Ａ）には、半導体モジュールの上面図を示し、図１（Ｂ）には、半導体モジュー
ルの断面図を示す。パネル１００には、画素部１０５、および駆動回路（信号線駆動回路
１０７、走査線駆動回路１０６）が設けられており、これらの駆動回路と外部に設けられ
た外部電源等（図示せず）を電気的に接続するためのＦＰＣ１０８が、接着剤１０９によ
りパネル１００上に貼り付けられている。
そして、ＦＰＣ１０８上には、集積回路（コントローラ１０１、ＣＰＵ(Central Proce
ssing unit)１０２、メモリ１０３）が剥離技術により形成される。
なお、これらの集積回路（コントローラ１０１、ＣＰＵ(Central Processing unit)１
０２、メモリ１０３）は、剥離技術を用いることにより、５０μｍ以下の膜厚で形成する
ことができる。そのため、ＦＰＣ１０８のような可撓性のフィルム上に集積回路を形成す
ることが可能となる。また、図１（Ｂ）に示すようにＦＰＣ１０８の形状が湾曲して物理
的な力が加わる場合にも、剥離技術により形成された集積回路は、それ自体がフレキシブ
ルな形状の変化に対応できるため、その機能を損ねることなく用いることができる。
また、図１（Ｂ）のＦＰＣ１０８上に形成された集積回路の一部であるＣＰＵ１０２の
拡大図を図１（Ｃ）に示す。
複数のＴＦＴ１１１で構成される素子形成層１１２が剥離技術（この場合には２回剥離
）により、可撓性の補助基板１１３上に固着され、さらにバンプ１１４を介してＦＰＣ１
０８上の配線１１５と電気的に接続される。なお、ここでは、補助基板１１３上に素子形
成層１１２を固着した後、バンプ１１４によりＦＰＣ１０８上の配線１１５と電気的に接
続させる場合について示したが、本発明はこれに限られることはなく、補助基板１１３お
よびバンプ１１４を用いることなく直接素子形成層１１２を配線１１５と電気的に接続さ
せる構成とすることもできる。なお、２回剥離の方法については、実施の形態５において
詳細に説明することとする。
また、ＦＰＣ上に集積回路を形成する場合の他のバリエーションとして、図２（Ａ）、
（Ｂ）に示すようにＦＰＣ２０８に固着される集積回路を大型化してもよい。
なお、この場合における集積回路は、図２（Ａ）に示すように大型で可撓性の補助基板
上にコントローラ、ＣＰＵ、メモリ等を単体で固着してなる集積回路２１０を形成し、Ｆ
ＰＣ２０８の上に貼り付けても良いし、図２（Ｂ）に示すように補助基板２１４上にコン
トローラ２１１、ＣＰＵ２１２、メモリ２１３等により構成される集積回路２１５を固着
した後、ＦＰＣ２１６の上に貼り付けても良い。
このようにＦＰＣの上に固着される集積回路を大型化することにより、固着（貼り合わ
せ）マージンを大きく取ることができるので、固着（貼り合わせ）時における位置合わせ
を容易に行うことができる。
さらに、本発明の剥離方法としては、先に述べた２回剥離ではなく、基板上に形成され
た素子形成層２２２をバンプ２２４を介して基板（ここでは、ＦＰＣ２２８）上の配線２
２５と電気的に接続される位置に固着した後、基板を剥離する１回剥離の構成も可能であ
り、この場合には、図２（Ｃ）に示す形状が得られる。
（実施の形態２）
本実施の形態２では、パネル上の駆動回路が剥離技術により形成されたモジュール（半
導体モジュール）について図３を用いて説明する。
図３（Ａ）には、半導体モジュールの上面図を示す。パネル３００には、画素部３０５
、および駆動回路（信号線駆動回路３０７、走査線駆動回路３０６）が設けられており、
これらと外部に設けられた外部電源等（図示せず）を電気的に接続するためのＦＰＣ３０
８が、接着剤３０９によりパネル３００上に貼り付けられている。
本実施の形態において、これらの駆動回路（信号線駆動回路３０７、走査線駆動回路３
０６）は、剥離技術により形成されることから、可撓性の基板を用いてパネルを形成する
場合にも容易にその基板上に形成することができる。
図３（Ｂ）には、パネル上に形成された駆動回路（信号線駆動回路３０７、走査線駆動
回路３０６）の拡大図を示す。なお、ここでは、補助基板３１４上に素子形成層３１２が
固着されたチップの構造について詳細に説明する。
図３（Ｂ）に示すように、複数のＴＦＴ３１１で構成される素子形成層３１２は剥離技
術により可撓性の補助基板３１４上に形成される。なお、補助基板３１４には、予め配線
３１５が形成されており、剥離された素子形成層３１２は、バンプ３１３を介して配線３
１５と電気的に接続される。さらに、配線３１５と電気的に接続されたはんだボール３１
６を介してパネル３００上に貼り付けることにより、パネル３００上の配線（図示せず）
と駆動回路を電気的に接続することができる。
また、図３（Ｂ）の３２３の拡大図を図３（Ｃ）に示す。素子形成層３１２に含まれる
複数の配線は、図３（Ｃ）に示すように引き出し配線３２１により引き出されており、こ
れに接して形成されたバンプ３１３が異方導電性接着層３１７を介して補助基板３１４上
の配線３１５と電気的に接続されている。
ここで、異方導電性接着層３１７に用いる材料としては、Ａｇ、Ａｕ、Ａｌ等の金属粒
子を絶縁性被膜で覆った異方導電性粒子３２５と、反応硬化型接着剤、熱硬化型接着剤、
紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤等の接着
剤３２４とからなる。異方導電性接着層３１７において、異方導電性粒子３２５を間に介
することによりバンプ３１３と補助基板３１４上の配線３１５とが電気的に接続される。
以上のように、可撓性の補助基板３１４上に駆動回路を固着して形成されたチップをは
んだボール３１６を介してパネル３００上に貼り付けることにより形成された駆動回路は
、基板の形状が湾曲して物理的な力が加わる場合にも、それ自体がフレキシブルな形状の
変化に対応できるため、その機能を損ねることなく用いることができる。
さらに、１つのチップに不良が発見された場合にも、その不良チップのみを正常なチッ
プと交換すればよいので、歩留まりを向上させることができる。
なお、本実施の形態では、信号線駆動回路３０７、および走査線駆動回路３０６のそれ
ぞれが、複数の半導体チップを貼り付けることにより形成される場合について示したが、
本発明はこれに限られることはなく、それぞれ１つのチップで形成されていても良い。
（実施の形態３）
本実施の形態３では、剥離技術により可撓性基板上に形成された集積回路（コントロー
ラ４０１、ＣＰＵ４０２、メモリ４０３）を可撓性基板ごとパネルの裏面に貼り付ける場
合について図４を用いて説明する。
図４（Ａ）には、半導体モジュールの上面図を示し、図４（Ｂ）には、半導体モジュー
ルの断面図を示す。パネル４００には、画素部４０５、および駆動回路（信号線駆動回路
４０７、走査線駆動回路４０６）が設けられており、これらと外部に設けられた外部電源
等（図示せず）を電気的に接続するためのＦＰＣ４０８が、接着剤４０９によりパネル４
００上に貼り付けられている。
また、パネル４００の裏面には、図４（Ｂ）に示すように剥離技術（２回剥離）により
集積回路（コントローラ４０１、ＣＰＵ４０２、メモリ４０３）が形成された可撓性の基
板４１２が接着剤４１３により貼り付けられている。
なお、これらの集積回路（コントローラ４０１、ＣＰＵ４０２、メモリ４０３）は、可
撓性の基板４１２上に剥離技術により形成され、その形状がフレキシブルであることから
、パネルを形成する基板４１１への貼り付けが容易になる。
また、図４（Ｃ）には、図４（Ｂ）の４１０における画素部４０５、およびＣＰＵ４０
２の拡大図を示す。
すなわち、パネル４００上には、ＴＦＴ、および素子を含み画素を構成する素子形成層
４２５が固着され、画素部４０５が形成されている。なお、ここでは示さないが、同じ面
に駆動回路を構成する素子形成層が固着され、駆動回路（信号線駆動回路４０７、走査線
駆動回路４０６）が形成されている。
また、ここで示す画素部４０５には、液晶素子が形成されることから画素部４０５を形
成する素子形成層４２５の上には、液晶４１６を挟んで対向電極４１７を含む基板４１４
が設けられている。
一方、パネル４００の反対側の面（画素部４０５が形成されていない面）には、可撓性
の基板４１２上に剥離技術（２回剥離）により形成されたＣＰＵ４０２等の集積回路４１
５が形成されている。なお、集積回路４１５の配線が露出する面がパネル４００に接着剤
４１３により貼り付けられる。接着剤４１３に用いる材料としては、反応硬化型接着剤、
熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化
型接着剤が挙げられる。
また、本実施形態の場合には、集積回路４１５の配線は、図４（Ｂ）の４２０において
、ＦＰＣ４０８と電気的に接続される。
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部
に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化
を図ることができる。
（実施の形態４）
本実施の形態４では、実施の形態３とは異なり、画素を構成する素子形成層が固着され
た基板の裏面に集積回路を補助基板上に剥離して形成されるチップを貼り付けることによ
り、画素部および駆動回路が形成される基板の裏面に集積回路が形成されたモジュール（
半導体モジュール）について図５を用いて説明する。
図５（Ａ）には、半導体モジュールの表面の上面図を示し、図５（Ｂ）には、裏面の上
面図、さらに図５（Ｃ）には、半導体モジュールの断面図を示す。なお、本実施の形態に
おいては、図５（Ａ）に示すようにフレキシブルな形状を有する可撓性基板を用いてパネ
ルを形成することにより、可撓性基板上にも素子形成層が容易に形成できる固着のメリッ
トを生かすことができるので、より好ましい。
パネル５００には、画素部５０５、および駆動回路（信号線駆動回路５０７、走査線駆
動回路５０６）が設けられており、これらと外部電源（図示せず）、および外部回路（図
示せず）とを電気的に接続するためのＦＰＣ５０８が、接着剤５０９によりパネル５００
上に貼り付けられている。
また、パネル５００の裏面には、図５（Ｂ）に示すように剥離技術（２回剥離）により
集積回路５１２（コントローラ５０１、ＣＰＵ５０２、メモリ５０３）が形成されたチッ
プが貼り付けられている。
なお、これらの集積回路５１２（コントローラ５０１、ＣＰＵ５０２、メモリ５０３）
は、可撓性の補助基板上に固着された後、パネル５００に貼り付けられるため、パネル５
００が、可撓性基板で、パネル５００の形状が湾曲して物理的な力が加わる場合にも、そ
れ自体がフレキシブルな形状の変化に対応できるため、その機能を損ねることなく用いる
ことができる。
また、図５（Ｃ）に示すようにパネルの表面に形成された画素部および駆動回路と、パ
ネルの裏面に形成された集積回路（コントローラ５０１、ＣＰＵ５０２、メモリ５０３）
は、補助配線５１３により電気的に接続されている。なお、補助配線５１３を形成する材
料としては、Ａｕ、Ｃｕ、Ａｌ、Ａｌ−Ｓｉ、またはＡｕ合金等を用いることができる。
また、本実施の形態において、ＦＰＣ５０８は、パネルの裏面に接着剤５０９により貼
り付けられており、パネルの裏面に貼り付けられた集積回路５１２（コントローラ５０１
、ＣＰＵ５０２、メモリ５０３）と電気的に接続され、さらに裏面に形成された配線（図
示せず）、及び補助配線５１３を介して表面に形成された画素部５０５、および駆動回路
（信号線駆動回路５０７、走査線駆動回路５０６）とも電気的に接続される。
なお、本実施の形態においては、パネルの裏面に集積回路を形成することができ、外部
に集積回路を設ける必要がないことから、省スペース化が実現でき、半導体装置の小型化
を図ることができる。
（実施の形態５）
本実施の形態５では、本発明に用いる剥離技術（２回剥離）について、図６、７を用い
て詳細に説明する。
図６（Ａ）には、第１の基板６００上に金属層６０１、金属酸化物層６０２、および酸
化物層６０３が順次積層され、その上に複数のＴＦＴおよび配線を含む素子形成層６０４
が形成された状態を示す。
第１の基板６００としては、ガラス基板、石英基板、プラスチック基板、セラミック基
板、シリコン基板、金属基板またはステンレス基板を用いることができるが、本実施の形
態では、ガラス基板であるＡＮ１００を用いることとする。
そして、第１の基板６００上に形成される金属層６０１に用いる材料としては、Ｗ、Ｔ
ｉ、Ｔａ、Ｍｏ、Ｎｄ、Ｎｉ、Ｃｏ、Ｚｒ、Ｚｎ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ
から選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料からなる
単層、またはこれらの積層、或いは、これらの窒化物、例えば、窒化チタン、窒化タング
ステン、窒化タンタル、窒化モリブデンからなる単層、またはこれらの積層を用いればよ
い。なお、金属層６０１の膜厚は１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ
とすればよい。
ここで、スパッタリング法により金属層６０１を形成する場合には、第１の基板６００
を固定するため、第１の基板６００の周縁部付近における膜厚が不均一になりやすい。そ
のため、ドライエッチングによって周縁部のみを除去することが好ましいが、その際、第
１の基板６００もエッチングされないように、基板６００と金属層６０１との間に酸化窒
化シリコン膜からなる絶縁膜を１００ｎｍ程度形成することもできる。
金属層６０１上には、金属酸化物層６０２および酸化物層６０３が形成されるが、本実
施の形態では、まず酸化物層６０３を形成した後、金属層６０１の一部が後の工程におい
て酸化され、金属酸化物層６０２となる場合について説明する。
すなわち、ここでは金属層６０１としてタングステンからなる層（膜厚１０ｎｍ〜２０
０ｎｍ、好ましくは５０ｎｍ〜７５ｎｍ）を形成し、さらに大気にふれることなく、酸化
物層６０３、ここでは酸化シリコン層（膜厚１５０ｎｍ〜２００ｎｍ）を積層形成する。
酸化物層６０３の膜厚は、金属層６０１の膜厚の２倍以上とすることが望ましい。例えば
、酸化シリコンターゲットを用いたスパッタリング法により、酸化シリコン膜を１５０ｎ
ｍ〜２００ｎｍの膜厚とするのが好ましい。
また、酸化物層６０３上に形成される素子形成層６０４は、ＴＦＴ（ｐチャネル型ＴＦ
Ｔ、またはｎチャネル型ＴＦＴ）を適宜組み合わせて形成された素子を含む半導体装置、
表示装置、または発光装置が形成される層のことをいう。ここで示すＴＦＴは、下地膜６
０５上の半導体膜の一部に形成された不純物領域６０６およびチャネル形成領域６０７、
ゲート絶縁膜６２０、およびゲート電極６０８により構成され、配線６０９により電気的
に接続されている。さらに、後で外部との接続を可能にする電極パッド６１０も形成され
ている。
また、この素子形成層６０４を形成する際に、少なくとも水素を含む材料膜（半導体膜
または金属膜）を形成した後に水素を含む材料膜中に含まれる水素を拡散するための熱処
理を行う。この熱処理は４２０℃以上であればよく、素子形成層６０４の形成プロセスと
は別途行ってもよいし、兼用させて工程を省略してもよい。例えば、水素を含む材料膜と
して水素を含むアモルファスシリコン膜をＣＶＤ法により成膜した後、結晶化させるため
５００℃以上の熱処理を行えば、加熱によりポリシリコン膜が形成できると同時に水素の
拡散を行うことができる。
なお、この熱処理を行うことにより、金属層６０１と酸化物層６０３との間に結晶構造
を有する金属酸化物層６０２が形成される。なお、金属層６０１と酸化物層６０３とを積
層形成する際に、金属膜６０１ａと酸化シリコン膜６０２との間に２ｎｍ〜５ｎｍ程度形
成されていたアモルファス状態の金属酸化物層（酸化タングステン膜）もこの熱処理によ
り結晶構造を形成するため金属酸化物層６０２に含まれる。
本実施の形態では、素子形成層の一部を作製する工程において、金属酸化物層６０２が
形成される場合について説明したが、本発明はこの方法に限られることはなく、金属層６
０１を形成した後、金属酸化物層６０２を形成し、酸化物層６０３を形成する方法でも良
い。
次に、図６（Ｂ）に示すように、素子形成層６０４上に有機樹脂層６１１を形成する。
有機樹脂層６１１に用いる材料としては、水またはアルコール類に可溶な有機材料を用い
、これを全面に塗布、硬化することにより形成する。この有機材料の組成としては、例え
ば、エポキシ系、アクリレート系、シリコン系等のいかなるものでもよい。具体的には、
スピンコート法により水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）（膜厚３０μｍ）
を塗布し、仮硬化させるために２分間の露光を行ったあと、ＵＶ光を裏面から２．５分、
表面から１０分、合計１２．５分の露光を行って本硬化させることにより有機樹脂層６１
１が形成される。
なお、後の剥離を行いやすくするために、金属酸化物層６０２における密着性を部分的
に低下させる処理を行う。密着性を部分的に低下させる処理は、剥離しようとする領域の
周縁に沿って金属層６０１または酸化物層６０３にレーザー光を部分的に照射する処理、
或いは、剥離しようとする領域の周縁に沿って外部から局所的に圧力を加えて酸化物層６
０３の層内または界面の一部分に損傷を与える処理である。具体的にはダイヤモンドペン
などで硬い針を垂直に押しつけて荷重をかけて動かせばよい。好ましくは、スクライバー
装置を用い、押し込み量を０．１ｍｍ〜２ｍｍとし、圧力をかけて動かせばよい。このよ
うに、剥離を行う前に剥離現象が生じやすくなるような部分、即ち、きっかけをつくるこ
とが重要であり、密着性を選択的（部分的）に低下させる前処理を行うことで、剥離不良
がなくなり、さらに歩留まりも向上する。
次に、第１の接着層６１２を形成することにより、有機樹脂層６１１上に第１の接着層
６１２を介して第２の基板６１３を貼り付けることができる。なお、第１の接着層６１１
を形成する材料としては、後の工程において、所定の処理を行うことにより接着性を弱め
ることのできる公知の材料を用いることができるが、本実施の形態では、後の工程におい
て、光照射により接着力が低下する感光性の両面テープを用いる場合について説明する。
さらに、第１の基板６００の露出面にも同様に第２の接着層６１４を形成し、第２の接
着層６１４を介して第３の基板６１５を貼り付ける。なお、第２の接着層６１４を形成す
る材料は、第１の接着層６１２と同様に両面テープを用いることとする。ここで貼り付け
た第３の基板６１５は、後の剥離工程で第１の基板６０１が破損することを防ぐ。第２の
基板６１３および第３の基板６１５としては、第１の基板６００よりも剛性の高い基板、
例えば石英基板、半導体基板を用いることが好ましい。
次に、上記密着性を部分的に低下させた領域側から剥離させ、金属層６０１が設けられ
ている第１の基板６００を物理的手段により引き剥がす。本実施の形態の場合には、金属
層６０１および基板６００を金属酸化物層６０２の部分において、比較的小さな力（例え
ば、人間の手、ノズルから吹付けられるガスの風圧、超音波等）で引き剥がすことができ
る。具体的には、酸化タングステン膜中、または酸化タングステン膜と酸化シリコン膜と
の界面、または酸化タングステン膜とタングステン膜との界面で分離させ、引き剥がすこ
とができる。こうして、酸化物層６０３上に形成された素子形成層６０４を第１の基板６
００から分離することができる。剥離時の状態を図６（Ｃ）に示す。
また、剥離により露出した表面には、金属酸化物層６０２の一部が残っており、これは
、後の工程において、露出面を基板等に接着する際に密着性を低下させる原因となること
から、露出面に残っている金属酸化物層６０２の一部を除去する処理を行うことが好まし
い。なお、これらを除去するためには、アンモニア水溶液などのアルカリ性の水溶液や酸
性水溶液などを用いることができる。その他、金属酸化物層６０２の一部が剥離しやすく
なる温度（４３０℃）以下で、以降の工程を行っても良い。
次に、第３の接着層６１６を形成し、第３の接着層６１６を介して第４の基板６１７と
酸化物層６０３（及び素子形成層６０４）とを接着する（図７（Ａ））。なお、第１の接
着層６１２により接着された第２の基板６１３と有機樹脂層６１１との密着性よりも、第
３の接着層６１６により接着された酸化物層６０３（及び素子形成層６０４）と第４の基
板６１７との密着性の方が高いことが重要である。
第４の基板６１７としては、ガラス基板、石英基板、セラミック基板、可撓性基板（プ
ラスチック基板）、シリコン基板、金属基板、またはステンレス基板等を用いることがで
きるが、本実施の形態では可撓性を有する基板を用いることが好ましい。なお、第４の基
板６１７には、貼り付けられた素子形成層との電気的な接続を得るための配線を形成して
おく必要がある。なお、配線形成の方法としては、ＬＳＩの分野において、チップを貼り
付ける基板（ダイともいう）に配線を形成する場合に用いる公知の方法を用いることがで
きるので説明は省略する。
さらに、本発明における素子形成層は、５０μｍ以下の薄膜であることから、第４の基
板６１７表面における凹凸により、素子形成層６０４に含まれる素子破壊、接続破壊等が
生じないように第４の基板６１７の表面に平坦化膜を形成しても良い。
また、第３の接着層６１６に用いる材料としては、反応硬化型接着剤、熱硬化型接着剤
、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤が挙げ
られる。さらに好ましくは、銀、ニッケル、アルミニウム、窒化アルミニウムからなる粉
末、またはフィラーを含ませることにより、高い熱伝導性を持たせることがより好ましい
。
次に、第２の基板６１３側から紫外線を照射することにより、第１の接着層６１２に用
いている両面テープの接着力を低下させ、素子形成層６０４から第２の基板６１３を分離
させる（図７（Ｂ））。さらに、ここで露出した表面を水洗することにより、第１の接着
層６１２および有機樹脂層６１１を溶かして除去することができる（図７（Ｃ））。
なお、素子形成層６０４が、画素部、および駆動回路である場合には、図７（Ｃ）に示
すように形成される。（ただし、画素部の場合には、図７（Ｃ）の形状を得た後、ＴＦＴ
と電気的に接続された素子が形成される。）一方、素子形成層６０４が、集積回路（コン
トローラ、ＣＰＵ、メモリ）である場合にも、本実施の形態で説明した剥離技術を用いて
形成することができる。すなわち、図７（Ａ）に示す第４の基板６１７として、予め配線
が形成されている可撓性の補助基板を用いればよく、バンプを介して、画素部および駆動
回路が形成されている基板の裏面に貼り付ければよい。
以上により、本実施の形態に説明した剥離技術を用いることにより、実施の形態１〜実
施の形態４を実施することができる。
（実施の形態６）
本実施の形態６では、同一基板上にｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを同時
に作製する方法について、図８、図９を用いて説明する。
基板８００としては、石英基板、半導体基板、セラミックス基板、金属基板等を用いる
ことができるが、本実施の形態ではガラス基板（＃１７３７）を用いる。
次に基板８００上に下地絶縁膜８０４としてプラズマＣＶＤ法で成膜温度３００℃、原
料ガスＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５
９％、Ｎ＝７％、Ｈ＝２％）を１００ｎｍの厚さに積層形成し、さらに大気解放せず連続
的にプラズマＣＶＤ法で成膜温度３００℃、成膜ガスＳｉＨ4で非晶質構造を有する半導
体層（ここでは非晶質シリコン層）を５４ｎｍの厚さで形成する。この非晶質シリコン層
は水素を含んでおり、後の熱処理によって水素を拡散させ、物理的手段で酸化物層の層内
、あるいは界面において剥離することができる。
次に、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布す
る。塗布に代えてスパッタ法でニッケル元素を全面に散布する方法を用いてもよい。次い
で、加熱処理を行い結晶化させて結晶構造を有する半導体膜（ここではポリシリコン層）
を形成する。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のため
の熱処理（５５０℃、４時間）を行って結晶構造を有するシリコン膜を得る。また、この
脱水素化のための熱処理（５００℃、１時間）は、非晶質シリコン膜に含まれる水素をＷ
膜と酸化シリコン膜との界面に拡散する熱処理を兼ねている。なお、ここではシリコンの
結晶化を助長する金属元素としてニッケルを用いた結晶化技術を用いるが、他の公知の結
晶化技術、例えば固相成長法やレーザー結晶化法を用いてもよい。
次に、結晶構造を有するシリコン膜表面の酸化膜を希フッ酸等で除去した後、結晶化率
を高め、結晶粒内に残される欠陥を補修するためのレーザー光（ＸｅＣｌ：波長３０８ｎ
ｍ）の照射を大気中、または酸素雰囲気中で行う。レーザー光には波長４００ｎｍ以下の
エキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。ここでは、
繰り返し周波数１０〜１０００Ｈｚ程度のパルスレーザー光を用い、当該レーザー光を光
学系にて１００〜５００ｍＪ／ｃｍ2に集光し、９０〜９５％のオーバーラップ率をもっ
て照射し、シリコン膜表面を走査させればよい。ここでは、繰り返し周波数３０Ｈｚ、エ
ネルギー密度４７０ｍＪ／ｃｍ2でレーザー光の照射を大気中で行う。
なお、大気中、または酸素雰囲気中で行うため、レーザー光の照射により表面に酸化膜
が形成される。なお、ここではパルスレーザーを用いる例を示したが、連続発振のレーザ
ーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続
発振が可能な固体レーザーを用い、基本波の第２高調波〜第４高調波を適用するのが好ま
しい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４ｎｍ）の第２高調波（５３２
ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合
には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザー光を非線形光学素
子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて
、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状また
は楕円形状のレーザー光に成形して、被処理体に照射する。このときのエネルギー密度は
０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である
。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザー光に対して相対的に半導体膜を
移動させて照射すればよい。
次に、上記レーザー光の照射により形成された酸化膜に加え、オゾン水で表面を１２０
秒処理して合計１〜５ｎｍの酸化膜からなるバリア層を形成する。本実施の形態ではオゾ
ン水を用いてバリア層を形成するが、酸素雰囲気下の紫外線の照射で結晶構造を有する半
導体膜の表面を酸化する方法や酸素プラズマ処理により結晶構造を有する半導体膜の表面
を酸化する方法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化
膜を堆積してバリア層を形成してもよい。また、バリア層を形成する前にレーザー光の照
射により形成された酸化膜を除去してもよい。
次に、バリア層上にスパッタリング法にてゲッタリングサイトとなるアルゴン元素を含
む非晶質シリコン膜を１０ｎｍ〜４００ｎｍ、ここでは膜厚１００ｎｍで成膜する。本実
施の形態では、アルゴン元素を含む非晶質シリコン膜は、シリコンターゲットを用いてア
ルゴンを含む雰囲気下で形成する。プラズマＣＶＤ法を用いてアルゴン元素を含む非晶質
シリコン膜を形成する場合、成膜条件は、モノシランとアルゴンの流量比（ＳｉＨ4：Ａ
ｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ（０．０５Ｔｏｒｒ）とし、ＲＦパワー
密度を０．０８７Ｗ／ｃｍ2とし、成膜温度を３５０℃とする。
その後、６５０℃に加熱された炉に入れて３分の熱処理を行いゲッタリングして、結晶
構造を有する半導体膜中のニッケル濃度を低減する。炉に代えてランプアニール装置を用
いてもよい。
次に、バリア層をエッチングストッパーとして、ゲッタリングサイトであるアルゴン元
素を含む非晶質シリコン膜を選択的に除去した後、バリア層を希フッ酸で選択的に除去す
る。なお、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向がある
ため、酸化膜からなるバリア層をゲッタリング後に除去することが望ましい。
次いで、得られた結晶構造を有するシリコン膜（ポリシリコン膜とも呼ばれる）の表面
にオゾン水で薄い酸化膜を形成した後、レジストからなるマスクを形成し、所望の形状に
エッチング処理して島状に分離された半導体層８０５、８０６を形成する。半導体層８０
５、８０６を形成した後、レジストからなるマスクを除去する（図８（Ａ））。
次に、フッ酸を含むエッチャントで酸化膜を除去すると同時にシリコン膜の表面を洗浄
した後、ゲート絶縁膜８０７となるシリコンを主成分とする絶縁膜を形成する。本実施の
形態では、プラズマＣＶＤ法により１１５ｎｍの厚さで酸化シリコン膜を形成する（図８
（Ｂ））。
さらに、ゲート絶縁膜８０７上に膜厚２０〜１００ｎｍの第１の導電膜８０８と、膜厚
１００〜４００ｎｍの第２の導電膜８０９とを積層形成する。本実施の形態では、ゲート
絶縁膜８０７上に膜厚５０ｎｍの窒化タンタル膜、膜厚３７０ｎｍのタングステン膜を順
次積層する。
第１の導電膜８０８及び第２の導電膜８０９を形成する導電性材料としてはＴａ、Ｗ、
Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もし
くは化合物材料で形成する。また、第１の導電膜８０８及び第２の導電膜８０９としてリ
ン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄ
Ｃｕ合金を用いてもよい。また、２層構造に限定されず、例えば、膜厚５０ｎｍのタング
ステン膜、膜厚５００ｎｍのアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０
ｎｍの窒化チタン膜を順次積層した３層構造としてもよい。また、３層構造とする場合、
第１の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２の導電膜
のアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜に代えてアルミニウムとチタンの合金
膜（Ａｌ−Ｔｉ）を用いてもよいし、第３の導電膜の窒化チタン膜に代えてチタン膜を用
いてもよい。また、単層構造であってもよい。
次に、図８（Ｃ）に示すように光露光工程によりレジストからなるマスク８１０、８１
１を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１の
エッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ（Indu
ctively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエ
ッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極
に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー
形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、Ｂ
Ｃｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3など
を代表とするフッ素系ガス、またはＯ2を適宜用いることができる。
本実施の形態では、基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）
電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイ
ズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイル
の設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によ
りＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条
件でのＷに対するエッチング速度は２００．３９ｎｍ／ｍｉｎ、ＴａＮに対するエッチン
グ速度は８０．３２ｎｍ／ｍｉｎであり、ＴａＮに対するＷの選択比は約２．５である。
また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。この後
、レジストからなるマスク８１０、８１１を除去せずに第２のエッチング条件に変え、エ
ッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ
）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投
入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）
にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程
度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９
７ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は６６．４３ｎｍ／ｍｉｎである。なお
、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割
合でエッチング時間を増加させると良い。
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとするこ
とにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の
端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。
こうして、第１のエッチング処理により第１の導電層と第２の導電層からなる第１の形
状の導電層８１２、８１３（第１の導電層８１２ａ、８１３ａと第２の導電層８１２ｂ、
８１３ｂ）を形成する。ゲート絶縁膜となる絶縁膜８０７は、１０〜２０ｎｍ程度エッチ
ングされ、第１の形状の導電層８１２、８１３で覆われない領域が薄くなったゲート絶縁
膜８１１となる。
次に、図８（Ｄ）に示すようにレジストからなるマスクを除去せずに第２のエッチング
処理を行う。ここでは、エッチング用ガスにＳＦ6とＣｌ2とＯ2とを用い、それぞれのガ
ス流量比を２４／１２／２４（ｓｃｃｍ）とし、１．３Ｐａの圧力でコイル型の電極に７
００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを２５
秒行う。基板側（試料ステージ）にも１０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、
実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチ
ング速度は２２７．３ｎｍ／ｍｉｎ、ＴａＮに対するエッチング速度は３２．１ｎｍ／ｍ
ｉｎであり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜８１１であるＳｉ
ＯＮに対するエッチング速度は３３．７ｎｍ／ｍｉｎであり、ＳｉＯＮに対するＷの選択
比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、ゲート絶
縁膜８１１との選択比が高いので膜減りを抑えることができる。本実施の形態におけるゲ
ート絶縁膜８１１の膜減りは８ｎｍ程度である。
この第２のエッチング処理によりＷのテーパー角を７０°とすることができる。この第
２のエッチング処理により第２の導電層８１４ｂ、８１５ｂを形成する。このとき、第１
の導電層は、ほとんどエッチングされず、第１の導電層８１４ａ、８１５ａとなる。なお
、第１の導電層８１４ａ、８１５ａは、第１の導電層８１２ａ、８１３ａとほぼ同一サイ
ズである。実際には、第１の導電層の幅は、第２のエッチング処理前に比べて約０．３μ
ｍ程度、即ち線幅全体で０．６μｍ程度後退する場合もあるがほとんどサイズに変化がな
い。
また、２層構造に代えて、膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニ
ウムとシリコンの合金（Ａｌ−Ｓｉ）膜、膜厚３０ｎｍの窒化チタン膜を順次積層した３
層構造とした場合、第１のエッチング処理における第１のエッチング条件としては、ＢＣ
ｌ3とＣｌ2とＯ2とを原料ガスに用い、それぞれのガス流量比を６５／１０／５（ｓｃｃ
ｍ）とし、基板側（試料ステージ）に３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し
、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入
してプラズマを生成して１１７秒のエッチングを行えばよく、第１のエッチング処理にお
ける第２のエッチング条件としては、ＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量
比を２５／２５／１０（ｓｃｃｍ）とし、基板側（試料ステージ）にも２０ＷのＲＦ（１
３．５６ＭＨｚ）電力を投入し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３
．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行えばよ
く、第２のエッチング処理としてはＢＣｌ3とＣｌ2を用い、それぞれのガス流量比を２０
／６０（ｓｃｃｍ）とし、基板側（試料ステージ）には１００ＷのＲＦ（１３．５６ＭＨ
ｚ）電力を投入し、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲＦ（１３．５６Ｍ
Ｈｚ）電力を投入してプラズマを生成してエッチングを行えばよい。
次に、レジストからなるマスク８１０を除去した後、次に、図９（Ａ）に示すようにレ
ジストからなるマスク８１８を形成し第１のドーピング処理を行う。ドーピング処理はイ
オンドープ法、もしくはイオン注入法で行えば良い。なお、マスク８１８はｐチャネル型
ＴＦＴを形成する半導体膜及びその周辺の領域を保護するマスクである。
第１のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０15ａｔ
ｏｍｓ／ｃｍ2とし、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）をドーピングする
。なお、ｎ型を付与する不純物元素として、典型的にはリン（Ｐ）または砒素（Ａｓ）を
用いることができる。ここでは、第２の導電層８１４ｂ、８１５ｂをマスクとして各半導
体層に不純物領域が自己整合的に形成される。勿論、マスク８１８で覆われた領域には添
加されない。こうして、第１の不純物領域８１９と、第２の不純物領域８２０が形成され
る。第１の不純物領域８１９には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｎ型を付
与する不純物元素を添加されている。ここでは、第１の不純物領域と同じ濃度範囲の領域
をｎ+領域とも呼ぶ。
また、第２の不純物領域８２０は第１の導電層８１５ａにより第１の不純物領域８１９
よりも低濃度に形成され、１×１０18〜１×１０19／ｃｍ3の濃度範囲でｎ型を付与する
不純物元素を添加されることになる。なお、第２の不純物領域８２０は、テーパー形状で
ある第１の導電層８１５ａの部分を通過させてドーピングを行うため、テーパ−部の端部
に向かって不純物濃度が増加する濃度勾配を有している。ここでは、第２の不純物領域８
２０と同じ濃度範囲の領域をｎ-領域とも呼ぶ。
次いで、レジストからなるマスク８１８を除去した後、新たにレジストからなるマスク
８２１を形成して図９（Ｂ）に示すように第２のドーピング処理を行う。
上記第２のドーピング処理により、ｐチャネル型ＴＦＴを形成する半導体層にｐ型の導
電型を付与する不純物元素が添加された第３の不純物領域８２２及び第４の不純物領域８
２３を形成する。
また、第３の不純物領域８２２には１×１０20〜１×１０21／ｃｍ3の濃度範囲でｐ型
を付与する不純物元素が添加されるようにする。尚、第３の不純物領域８２２には先の工
程でリン（Ｐ）が添加された領域（ｎ--領域）であるが、ｐ型を付与する不純物元素の濃
度がその１．５〜３倍添加されていて導電型はｐ型となっている。ここでは、第３の不純
物領域８２２と同じ濃度範囲の領域をｐ+領域とも呼ぶ。
また、第４の不純物領域８２３は第１の導電層８１５ａのテーパー部と重なる領域に形
成されるものであり、１×１０18〜１×１０20／ｃｍ3の濃度範囲でｐ型を付与する不純
物元素が添加されるようにする。ここでは、第４の不純物領域８２３と同じ濃度範囲の領
域をｐ-領域とも呼ぶ。
以上の工程により、それぞれの半導体層にｎ型またはｐ型の導電型を有する不純物領域
が形成される。導電層８１４、８１５はＴＦＴのゲート電極となる。
次に、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この
活性化工程は、ランプ光源を用いたラピッドサーマルアニール法（ＲＴＡ法）、或いはＹ
ＡＧレーザーまたはエキシマレーザーを裏面から照射する方法、或いは炉を用いた熱処理
、或いはこれらの方法のうち、いずれかと組み合わせた方法によって行う。
次に、第１の絶縁膜８２４を形成する。なお、本実施の形態では、プラズマＣＶＤ法に
より形成された膜厚５０ｎｍの窒化酸化シリコン膜を用いる。勿論、この絶縁膜は窒化酸
化シリコン膜に限定されるものでなく、窒化シリコン、酸化窒化シリコン、酸化シリコン
といった絶縁膜を単層または積層構造として用いても良い。
次に、第１の絶縁膜８２４上に第２の絶縁膜８２５を形成する。ここで形成される第２
の絶縁膜８２５には、窒化シリコン、窒化酸化シリコン、酸化シリコンなどの絶縁膜を用
いることができるが、本実施の形態では、プラズマＣＶＤ法により形成された膜厚５０ｎ
ｍの窒化シリコン膜を用いることとする。
次に、窒化シリコン膜からなる第２の絶縁膜８２５を形成した後、熱処理（３００〜５
５０℃で１〜１２時間の熱処理）を行い、半導体層を水素化する工程を行う（図９（Ｃ）
）。この工程は第２の絶縁膜８２５に含まれる水素により半導体層のダングリングボンド
を終端する工程である。水素化の他の手段として、水素雰囲気下で３５０℃程度の熱処理
や、プラズマ水素化（プラズマにより励起された水素を用いる）を行うこともできる。
次に、第２の絶縁膜８２５上に有機絶縁物材料からなる第３の絶縁膜８２６を形成する
。ここでは、膜厚１．６μｍのアクリル樹脂膜を形成する。次に、各不純物領域に達する
コンタクトホール８２７を形成する。
なお、本実施の形態で用いるアクリル樹脂は感光性アクリルであるため、露光して現像
することにより所望の位置を開孔することができる。また、第１の絶縁膜８２４および第
２の絶縁膜８２５の一部のエッチングには、ドライエッチング法を用い、第１の絶縁膜８
２４をエッチングストッパーとして第２の絶縁膜８２５のエッチングを行ってから、第１
の絶縁膜８２４のエッチングを行う。これによりコンタクトホール８２７を得る。
なお、本実施の形態では、有機樹脂膜で形成された第３の絶縁膜８２６を形成した後で
コンタクトホールを形成する場合について説明したが、第３の絶縁膜８２６を形成する前
に第２の絶縁膜８２５および第１の絶縁膜８２４をドライエッチングすることもできる。
なお、この場合には、エッチング処理後、第３の絶縁膜８２６を形成する前に基板を熱処
理（３００〜５５０℃で１〜１２時間の熱処理）するのが好ましい。
そして、図９（Ｄ）に示すようにＡｌ、Ｔｉ、Ｍｏ、Ｗ等を用いて配線８２８を形成す
ることにより、ｎチャネル型ＴＦＴ９０１、ｐチャネル型ＴＦＴ９０２を同一基板上に形
成することができる。
（実施の形態７）
本実施の形態７では、本発明における剥離技術により、半導体装置を量産する場合の工
程について図１０を用いて説明する。
図１０（Ａ）には、大型の可撓性基板上に固着される素子形成層を作製する工程を示す
ものであり、図１０（Ｂ）は、大型の可撓性基板上になされる処理工程について示すもの
である。
図１０（Ａ）における素子形成層の作製工程（ａ〜ｅ）は、実施の形態５において説明
するのと同様であるので、材料や処理条件などの詳細な説明は省略する。
すなわち、工程ａにおいて、第１の基板９３１上にＴＦＴ９３２を含む素子形成層９３
０が形成され、工程ｂにおいて、ＴＦＴ９３２上に有機樹脂層９３３が形成される。次に
、工程ｃにおいて、接着層９３４を介して第２の基板９３５が貼り付けられた後、工程ｄ
において、第１の基板９３１が剥離される。なお、工程ｄで得られた状態が複数の回路を
有する場合には、回路毎に工程ｅにおいて、分断される。
図１０（Ｂ）において、可撓性基板９００は、ロール９０１に巻き付けられており、こ
れを順次、送りロール９１１により図の右方向へ移動させながら処理を行う。
まず、第１の工程において、粘着フィルム９０２が圧着ロール（９０３、９０４）によ
り可撓性基板９００上に貼り付けられる。粘着フィルム９０２が形成されたところで、図
１０（Ａ）の工程ｅにおいて形成された状態の素子形成層を工程２において貼り付ける。
次に、第３の工程では、素子形成層を貼り付けた可撓性基板にＵＶ照射室９０５で、Ｕ
Ｖ照射することにより、接着層９３４の接着力を低下させ、剥離手段９０６で、第２の基
板９３５を除去した後、洗浄室９０７において基板上面を洗浄し、有機樹脂層９３３を除
去する。
さらに、本実施の形態では、第４の工程として保護膜を形成する。なお、ここでは、紫
外線硬化樹脂等の有機材料を用い、塗布手段９０８を用いて塗布する。その後、ＵＶ照射
室９０９によりＵＶ照射し、有機材料を硬化させることにより保護膜を形成することがで
きる。
最後に、第５の工程では、固着された素子形成層毎にカッター９１０により分断される
。
以上の様に、大型の可撓性基板上に複数の素子形成層を固着することにより、連続的な
処理が可能となり、なおかつ大量生産が可能となるためスループットが向上し、さらに生
産コストの低減を図ることが可能となる。
（実施の形態８）
本実施の形態８では、剥離技術によりＣＰＵを形成した場合における機能および構成に
ついて図１１を用いて説明する。
まず、オペコードがデータバスインターフェース１１０１に入力されると、解析回路１
１０３（Instruction Decoderともいう）においてコードが解読され、信号が制御信号発
生回路１１０４（CPU Timing Control）に入力される。信号が入力されると、制御信号発
生回路１１０４から、演算回路１１０９（以下、ＡＬＵと示す）、および記憶回路１１１
０（以下、Ｒｅｇｉｓｔｅｒと示す）に制御信号が出力される。
なお、制御信号発生回路１１０４には、ＡＬＵ１１０９を制御するＡＬＵコントローラ
１１０５（以下、ＡＣＯＮと示す）、Ｒｅｇｉｓｔｅｒ１１１０を制御する回路１１０６
（以下、ＲＣＯＮと示す）、タイミングを制御するタイミングコントローラ１１０７（以
下、ＴＣＯＮと示す）、および割り込みを制御する割り込みコントローラ１１０８（以下
、ＩＣＯＮと示す）を含むものとする。
一方、オペランドがデータバスインターフェース１１０１に入力されると、ＡＬＵ１１
０９、およびＲｅｇｉｓｔｅｒ１１１０に出力される。そして、制御信号発生回路１１０
４から入力された制御信号に基づく処理（例えば、メモリリードサイクル、メモリライト
サイクル、あるいはＩ／Ｏリードサイクル、Ｉ／Ｏライトサイクル等）がなされる。
なお、Ｒｅｇｉｓｔｅｒ１１１０は、汎用レジスタ、スタックポインタ（ＳＰ）、プロ
グラムカウンタ（ＰＣ）等により構成される。
また、アドレスコントローラー１１１１（以下、ＡＤＲＣと示す）は、１６ビットのア
ドレスを出力する。
なお、本実施の形態に示したＣＰＵの構成は、本発明の半導体チップに含まれるＣＰＵ
の一例であり、本発明の構成を限定するものではない。従って、本実施の形態に示す以外
の構造を有する公知のＣＰＵを用いて本発明の半導体チップを完成させることも可能であ
る。
さらに、図１１で説明した構成のＣＰＵの動作におけるタイミングチャートを図１２に
示す。図１２に示すＣＰＵへの入力信号としては、ＣＬＫ（クロック信号）があり、図１
１においてＳｙｓｔｅｍ Ｃｌｏｃｋとして入力される信号である。その他に図１１の制
御信号発生回路１１０４に入力されるＲＥＳＥＴ（リセット信号）や、データバスインタ
ーフェース１１０１に入力される信号（Ｄ0〜Ｄ7）（オペコードやオペランド）がそれぞ
れ入力される。また、ＣＰＵからの出力信号としては、ＭＲＥＱ（メモリーリクエスト）
、ＲＤ（リード信号）、ＷＤ（ライト信号）がそれぞれ出力される。なお、この場合にお
ける動作周波数は５ＭＨｚとする。
次に、図１３、図１４に本実施の形態で説明したＣＰＵの写真を示す。図１３（Ａ）は
、同一基板上に複数のＣＰＵが形成されている様子を示す写真である。なお、ここで示す
ＣＰＵは、実施の形態５で説明した方法を用いることにより形成することができる。また
、図７で示す第４の基板６１７が可撓性基板で形成されているために、図１３（Ａ）に示
すような湾曲した形状を取ることができる。また、図１３（Ｂ）には、図１３（Ａ）で同
一基板上に複数形成されたＣＰＵを１つに切り離し、ＦＰＣを接続した様子を示す。
さらに、図１４（Ａ）は、ＣＰＵの一部を示す写真であり、図１４（Ｂ）に示すのは、
本発明により形成されたＣＰＵを音響装置の一部に組み込んだ様子を示す写真である。す
なわち、本発明により形成されたＣＰＵを従来のＣＰＵと同様に駆動させることができる
。
（実施の形態９）
本実施の形態９では、実施の形態１〜４において示したようにモジュールの様々な部分
に剥離技術を用いて形成された集積回路を組み込むことにより様々な電子機器を完成させ
ることができる。
これらの電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプ
レイ、（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ
、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲ
ーム機または電子書籍等）等の記録媒体を再生し、その画像を表示しうる表示装置を備え
た装置）等が挙げられる。これら電子機器の具体例を図１５に示す。
図１５（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３、ス
ピーカー部２００４、ビデオ入力端子２００５等を含む。なお、表示部２００３のモジュ
ールは、剥離技術を用いて形成された集積回路を有している。なお、表示装置は、パソコ
ン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用装置が含まれる。
図１５（Ｂ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２
、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウ
ス２２０６等を含む。なお、表示部２２０３のモジュールは、剥離技術を用いて形成され
た集積回路を有している。
図１５（Ｃ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッ
チ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。なお、表示部２３０２
のモジュールは、剥離技術を用いて形成された集積回路を有している。
図１５（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカー部２４０３、記録媒体２４０
４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞や
ゲームやインターネットを行うことができる。
図１５（Ｅ）は携帯書籍（電子書籍）であり、本体２５０１、表示部２５０２、記憶媒
体２５０３、操作スイッチ２５０４、アンテナ２５０５等を含む。なお、表示部２５０２
のモジュールは、剥離技術を用いて形成された集積回路を有している。
図１５（Ｆ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、
外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０
７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を含む。なお、表示部２
６０２のモジュールは、剥離技術を用いて形成された集積回路を有している。
ここで図１５（Ｇ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３
、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０
７、アンテナ２７０８等を含む。なお、表示部２７０３のモジュールは、剥離技術を用い
て形成された集積回路を有している。
以上の様に、本発明により作製された集積回路を有するモジュールの適用範囲は極めて
広く、あらゆる分野の応用製品に適用することが可能である。

Claims (10)

  1. 基板上に画素部、駆動回路、バンプ、異方性導電性接着層、補助基板及びはんだボールを有し、
    前記駆動回路は、素子形成層を有し、
    前記素子形成層が含む配線は、前記バンプに電気的に接続され、
    前記バンプは、前記異方性導電性接着層を介して、前記補助基板上の配線に電気的に接続され、
    前記補助基板上の配線は、前記はんだボールに電気的に接続され、
    前記はんだボールは、前記画素部に電気的に接続され、
    前記素子形成層は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
  2. 基板の一方の面に形成された画素部と、
    前記基板の一方の面に貼り付けられたフレキシブルプリント配線基板と、
    前記基板の他方の面に貼り付けられた可撓性基板と、
    前記可撓性基板に固着された素子形成層と、を有し、
    前記フレキシブルプリント配線基板は、前記画素部と前記素子形成層に電気的に接続され、
    前記素子形成層は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
  3. 基板の一方の面に形成された画素部と、
    前記基板の他方の面に貼り付けられた素子形成層およびフレキシブルプリント配線基板と、
    前記基板を貫通する補助配線と、を有し、
    前記フレキシブルプリント配線基板は、前記素子形成層に電気的に接続され、
    前記素子形成層は、前記補助配線を介して、前記画素部に電気的に接続され、
    前記素子形成層は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記画素部は、液晶素子を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項３のいずれか一において、
    前記画素部は、ＥＬ素子を有することを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記素子形成層は、コントローラ、ＣＰＵ、またはメモリのうち少なくとも一つを含むことを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一において、
    前記素子形成層の厚さは、５０μｍ以下であることを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一において、
    前記複数の薄膜トランジスタは、それぞれ、非晶質半導体層を含むことを特徴とする半導体装置。
  9. 請求項１乃至請求項７のいずれか一において、
    前記複数の薄膜トランジスタは、それぞれ、結晶質半導体層を含むことを特徴とする半導体装置。
  10. 請求項１乃至請求項９のいずれか一項に記載の半導体装置を用いることを特徴とする電子機器。
JP2010168076A 2003-01-22 2010-07-27 半導体装置の作製方法 Expired - Fee Related JP5073020B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010168076A JP5073020B2 (ja) 2003-01-22 2010-07-27 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003014034 2003-01-22
JP2003014034 2003-01-22
JP2010168076A JP5073020B2 (ja) 2003-01-22 2010-07-27 半導体装置の作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004014305A Division JP4689168B2 (ja) 2003-01-22 2004-01-22 半導体装置の作製方法

Publications (2)

Publication Number Publication Date
JP2011039507A true JP2011039507A (ja) 2011-02-24
JP5073020B2 JP5073020B2 (ja) 2012-11-14

Family

ID=33284362

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010168076A Expired - Fee Related JP5073020B2 (ja) 2003-01-22 2010-07-27 半導体装置の作製方法

Country Status (2)

Country Link
US (2) US7436050B2 (ja)
JP (1) JP5073020B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017037341A (ja) * 2016-10-27 2017-02-16 株式会社半導体エネルギー研究所 表示装置
JP2017199902A (ja) * 2016-04-22 2017-11-02 株式会社半導体エネルギー研究所 剥離方法及びフレキシブルデバイスの作製方法
JP2020129119A (ja) * 2020-04-14 2020-08-27 株式会社半導体エネルギー研究所 表示装置
JP2022169519A (ja) * 2013-12-02 2022-11-09 株式会社半導体エネルギー研究所 表示装置の作製方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4531341B2 (ja) * 2003-02-28 2010-08-25 株式会社半導体エネルギー研究所 発光装置および電子機器
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7727854B2 (en) * 2003-12-19 2010-06-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
FR2880189B1 (fr) * 2004-12-24 2007-03-30 Tracit Technologies Sa Procede de report d'un circuit sur un plan de masse
JP4619186B2 (ja) 2005-04-19 2011-01-26 株式会社半導体エネルギー研究所 発光装置
JP4316558B2 (ja) * 2005-06-28 2009-08-19 三星モバイルディスプレイ株式會社 有機発光表示装置
JP4350106B2 (ja) * 2005-06-29 2009-10-21 三星モバイルディスプレイ株式會社 平板表示装置及びその駆動方法
US7719103B2 (en) * 2005-06-30 2010-05-18 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
KR100719554B1 (ko) * 2005-07-06 2007-05-17 삼성에스디아이 주식회사 평판 디스플레이 장치 및 그 제조방법
US7863188B2 (en) * 2005-07-29 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4926426B2 (ja) 2005-08-12 2012-05-09 株式会社半導体エネルギー研究所 電子機器
US7723842B2 (en) * 2005-09-02 2010-05-25 Semiconductor Energy Laboratory Co., Ltd Integrated circuit device
JP5089033B2 (ja) * 2005-11-04 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101322170B (zh) * 2005-12-02 2012-10-10 株式会社半导体能源研究所 显示模块以及使用其的电子设备
EP1964389A2 (en) 2005-12-21 2008-09-03 Thomson Licensing Constrained color palette in a color space
KR101266248B1 (ko) * 2006-08-07 2013-05-22 삼성디스플레이 주식회사 표시 장치, 그 제조 방법 및 이를 갖는 이동통신 단말기
TWI433306B (zh) 2006-09-29 2014-04-01 Semiconductor Energy Lab 半導體裝置的製造方法
US8877565B2 (en) * 2007-06-28 2014-11-04 Intel Corporation Method of forming a multilayer substrate core structure using sequential microvia laser drilling and substrate core structure formed according to the method
US11074025B2 (en) 2012-09-03 2021-07-27 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101989824B1 (ko) * 2012-12-07 2019-06-17 삼성전자주식회사 디스플레이 모듈
CN109273622B (zh) 2013-08-06 2021-03-12 株式会社半导体能源研究所 剥离方法
TW201943069A (zh) 2013-09-06 2019-11-01 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
US9937698B2 (en) 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
TWI695525B (zh) 2014-07-25 2020-06-01 日商半導體能源研究所股份有限公司 剝離方法、發光裝置、模組以及電子裝置
JP6822858B2 (ja) 2016-01-26 2021-01-27 株式会社半導体エネルギー研究所 剥離の起点の形成方法及び剥離方法
US10181424B2 (en) 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
CN110035604A (zh) * 2018-01-12 2019-07-19 启耀光电股份有限公司 软性电路板、电子装置及其制造方法
CN110911382B (zh) * 2018-09-14 2021-06-25 群创光电股份有限公司 天线装置
KR102078855B1 (ko) * 2019-01-03 2020-02-19 동우 화인켐 주식회사 터치 센서 모듈, 이를 포함하는 윈도우 적층체 및 이를 포함하는 화상 표시 장치
US11481350B1 (en) * 2020-07-27 2022-10-25 Innovium, Inc. Network chip yield improvement architectures and techniques

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120772A (ja) * 1992-09-08 1995-05-12 Seiko Epson Corp 液晶表示装置および半導体素子の実装構造および半導体素子の実装方法および電子光学装置および電子印字装置
JPH08262474A (ja) * 1995-03-22 1996-10-11 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO1996042107A1 (en) * 1995-06-13 1996-12-27 Hitachi Chemical Company, Ltd. Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JP2004111808A (ja) * 2002-09-20 2004-04-08 Seiko Epson Corp 配線基板、電気光学装置及び電子機器

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60178424A (ja) 1984-02-24 1985-09-12 Sharp Corp 液晶表示素子
JP2816244B2 (ja) 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
US5206749A (en) 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US6143582A (en) * 1990-12-31 2000-11-07 Kopin Corporation High density electronic circuit modules
US5376561A (en) 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US7075501B1 (en) 1990-12-31 2006-07-11 Kopin Corporation Head mounted display system
EP0512141A1 (de) * 1991-05-07 1992-11-11 Siemens Aktiengesellschaft Verfahren zur Vermittlung von ATM-Nachrichtenzellenströmen hoher Bitrate über eine Vermittlungseinrichtung niedrigerer Bitrate
JP2953899B2 (ja) 1993-02-17 1999-09-27 松下電器産業株式会社 半導体装置
US5643804A (en) 1993-05-21 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a hybrid integrated circuit component having a laminated body
EP0721662A1 (en) 1993-09-30 1996-07-17 Kopin Corporation Three-dimensional processor using transferred thin film circuits
JP3340573B2 (ja) * 1994-10-05 2002-11-05 株式会社半導体エネルギー研究所 情報処理装置
JP2900229B2 (ja) 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
JP3417110B2 (ja) 1994-12-30 2003-06-16 カシオ計算機株式会社 電子部品の接続方法
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US5861666A (en) 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US6027958A (en) * 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
DE69737086T2 (de) * 1996-08-27 2007-05-16 Seiko Epson Corp. Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement
JP4619461B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜デバイスの転写方法、及びデバイスの製造方法
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
JP3809712B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 薄膜デバイスの転写方法
JP4619462B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6208521B1 (en) 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
JP4042182B2 (ja) 1997-07-03 2008-02-06 セイコーエプソン株式会社 Ｉｃカードの製造方法及び薄膜集積回路装置の製造方法
US6388652B1 (en) 1997-08-20 2002-05-14 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device
CA2218307C (en) 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP3147087B2 (ja) 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6423614B1 (en) 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
JP4298068B2 (ja) * 1998-08-18 2009-07-15 セイコーエプソン株式会社 電気光学装置およびそれらを備えた電子機器並びに電気光学装置の製造方法
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6312304B1 (en) * 1998-12-15 2001-11-06 E Ink Corporation Assembly of microencapsulated electronic displays
JP2001102523A (ja) 1999-09-28 2001-04-13 Sony Corp 薄膜デバイスおよびその製造方法
TW480722B (en) 1999-10-12 2002-03-21 Semiconductor Energy Lab Manufacturing method of electro-optical device
US6287891B1 (en) 2000-04-05 2001-09-11 Hrl Laboratories, Llc Method for transferring semiconductor device layers to different substrates
JP3798220B2 (ja) * 2000-04-07 2006-07-19 シャープ株式会社 半導体装置およびそれを用いる液晶モジュール
JP3631956B2 (ja) 2000-05-12 2005-03-23 富士通株式会社 半導体チップの実装方法
TW536836B (en) 2000-05-22 2003-06-11 Semiconductor Energy Lab Light emitting device and electrical appliance
TW501282B (en) * 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
JP2002025326A (ja) * 2000-07-13 2002-01-25 Seiko Epson Corp 光源装置、照明装置、液晶装置及び電子機器
US6605826B2 (en) 2000-08-18 2003-08-12 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
SG143972A1 (en) 2000-09-14 2008-07-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US7184014B2 (en) * 2000-10-05 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US6506681B2 (en) 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
US20020098620A1 (en) 2001-01-24 2002-07-25 Yi-Chuan Ding Chip scale package and manufacturing method thereof
JP4803884B2 (ja) 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
JP4181495B2 (ja) 2001-06-29 2008-11-12 シチズンホールディングス株式会社 液晶表示パネル
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
US6590346B1 (en) 2001-07-16 2003-07-08 Alien Technology Corporation Double-metal background driven displays
US6814832B2 (en) 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP2003109773A (ja) 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW554398B (en) 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
TW558743B (en) 2001-08-22 2003-10-21 Semiconductor Energy Lab Peeling method and method of manufacturing semiconductor device
KR100944886B1 (ko) 2001-10-30 2010-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US6911675B2 (en) 2001-11-30 2005-06-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and manufacturing method thereof
US6844673B1 (en) 2001-12-06 2005-01-18 Alien Technology Corporation Split-fabrication for light emitting display structures
TW515062B (en) 2001-12-28 2002-12-21 Delta Optoelectronics Inc Package structure with multiple glue layers
DE60325669D1 (de) 2002-05-17 2009-02-26 Semiconductor Energy Lab Verfahren zum Transferieren eines Objekts und Verfahren zur Herstellung eines Halbleiterbauelements
TWI272641B (en) 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
WO2004040648A1 (ja) 2002-10-30 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US6818850B2 (en) 2002-11-07 2004-11-16 Bridges Electric, Inc. Disconnect switch for switching capacitive currents
US7056810B2 (en) 2002-12-18 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
JP4554152B2 (ja) 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7230316B2 (en) 2002-12-27 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transferred integrated circuit
JP4282985B2 (ja) 2002-12-27 2009-06-24 株式会社半導体エネルギー研究所 表示装置の作製方法
EP1434264A3 (en) 2002-12-27 2017-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method using the transfer technique
KR101026644B1 (ko) 2003-01-08 2011-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120772A (ja) * 1992-09-08 1995-05-12 Seiko Epson Corp 液晶表示装置および半導体素子の実装構造および半導体素子の実装方法および電子光学装置および電子印字装置
JPH08262474A (ja) * 1995-03-22 1996-10-11 Semiconductor Energy Lab Co Ltd 液晶表示装置
WO1996042107A1 (en) * 1995-06-13 1996-12-27 Hitachi Chemical Company, Ltd. Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device
JPH10270496A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法
JP2004111808A (ja) * 2002-09-20 2004-04-08 Seiko Epson Corp 配線基板、電気光学装置及び電子機器

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022169519A (ja) * 2013-12-02 2022-11-09 株式会社半導体エネルギー研究所 表示装置の作製方法
US12048207B2 (en) 2013-12-02 2024-07-23 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP2017199902A (ja) * 2016-04-22 2017-11-02 株式会社半導体エネルギー研究所 剥離方法及びフレキシブルデバイスの作製方法
JP2017037341A (ja) * 2016-10-27 2017-02-16 株式会社半導体エネルギー研究所 表示装置
JP2020129119A (ja) * 2020-04-14 2020-08-27 株式会社半導体エネルギー研究所 表示装置
JP2021119385A (ja) * 2020-04-14 2021-08-12 株式会社半導体エネルギー研究所 表示装置
JP7118202B2 (ja) 2020-04-14 2022-08-15 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
US7622797B2 (en) 2009-11-24
US20090091014A1 (en) 2009-04-09
US20040212012A1 (en) 2004-10-28
US7436050B2 (en) 2008-10-14
JP5073020B2 (ja) 2012-11-14

Similar Documents

Publication Publication Date Title
JP5073020B2 (ja) 半導体装置の作製方法
JP4554152B2 (ja) 半導体チップの作製方法
TWI320946B (en) Semiconductor device and manufacturing method thereof
US7147740B2 (en) Method of transferring a laminate and method of manufacturing a semiconductor device
US7037752B2 (en) Semiconductor device and manufacturing method thereof
KR101057412B1 (ko) 반도체 장치 및 그 제작 방법
JP2003163338A (ja) 剥離方法および半導体装置の作製方法
JP2003163337A (ja) 剥離方法および半導体装置の作製方法
JP4748943B2 (ja) 半導体装置の作製方法
JP2006135305A (ja) 半導体装置、半導体装置の作製方法、及び半導体装置の検査方法
JP2004047975A (ja) 積層体の転写方法及び半導体装置の作製方法
JP4689168B2 (ja) 半導体装置の作製方法
JP4472314B2 (ja) 半導体装置の作製方法、表示装置の作製方法、および発光装置の作製方法
JP4757469B2 (ja) 半導体装置の作製方法
JP2005033219A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120504

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120807

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120821

R150 Certificate of patent or registration of utility model

Ref document number: 5073020

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150831

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees