KR101057412B1 - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

Info

Publication number
KR101057412B1
KR101057412B1 KR1020040013373A KR20040013373A KR101057412B1 KR 101057412 B1 KR101057412 B1 KR 101057412B1 KR 1020040013373 A KR1020040013373 A KR 1020040013373A KR 20040013373 A KR20040013373 A KR 20040013373A KR 101057412 B1 KR101057412 B1 KR 101057412B1
Authority
KR
South Korea
Prior art keywords
layer
adhesive
substrate
forming
film
Prior art date
Application number
KR1020040013373A
Other languages
English (en)
Other versions
KR20040077536A (ko
Inventor
이마이케이타로
타카야마토루
고토유우고
마루야마준야
오노유미코
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20040077536A publication Critical patent/KR20040077536A/ko
Application granted granted Critical
Publication of KR101057412B1 publication Critical patent/KR101057412B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Abstract

본 발명에서는, 기판상에 반도체 소자 또는 집적회로를 포함하는 소자형성층을 기판으로부터 떼어낸 후, 별도의 기판상에 붙이는 경우에 있어서, 기판과 소자형성층과의 밀착성을 제어 가능한 전사공정을 포함하는 반도체장치의 제작방법을 제공한다. 본 발명에서는, 기판(제 1 기판) 상에 형성되는 복수의 반도체소자로 구성된 집적회로 또는 반도체 소자와 기판과의 사이에 밀착성이 높은 재료의 접착체를 형성함에 의해, 반도체소자의 제조 중에 기판으로부터 반도체소자가 박리되는 것을 막고, 반도체소자가 형성된 후, 접착체를 제거함에 의해, 기판으로부터 반도체소자의 박리를 용이하게 할 수 있다.
소자형성층, 접착체, TFT, CVD, 전사공정, 집적회로, 박리, 에칭

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1a 내지 도 1d는 본 발명의 구성을 보여주는 도면.
도 2a 내지 도 2e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 3a 내지 도 3d는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 4a 내지 도 4e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 5a 및 도 5b는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 6a 내지 도 6e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 7a 및 도 7b는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 8a 내지 도 8d는 접착체의 형태를 보여주는 도면.
도 9a 내지 도 9d는 TFT의 제작 방법을 보여주는 도면.
도 10a 내지 도 10d는 TFT의 제작 방법을 보여주는 도면.
도 11a 내지 도 11c는 화소부에 형성된 발광소자의 구성을 보여주는 도면.
도 12는 화소부에 형성된 액정소자의 구성를 보여주는 도면.
도 13a 내지 도 13g는 본 발명에 따라 형성된 전자 기기들을 보여주는 도면.
도 14a 내지 도 14d는 본 발명의 구성을 보여주는 도면.
도 15a 내지 도 15e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 16a 내지 도 16d는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 17a 내지 도 17e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 18a 및 도 18b는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 19a 내지 도 19e는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 20a 및 도 20b는 전사 공정을 포함하는 반도체 장치의 제작 방법을 보여주는 도면.
도 21a 내지 도 21d는 접착체의 형태를 보여주는 도면.
도 22a 내지 도 22d는 TFT의 제작 방법을 보여주는 도면.
도 23a 내지 도 23d는 TFT의 제작 방법을 보여주는 도면.
도 24는 본 발명에 따라 형성된 CPU를 보여주는 도면.
도 25는 본 발명에 따라 형성된 직접회로가 조립된 모듈을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101: 기판 102: 금속층
103: 접착체 104: 산화물층
105: 영역 106: TFT
107: 소자형성층 109: 접착층
110: 보조기판
3lO1: 기판 31O2: 금속층
31O3: 접착체 31O4: 산화물층
31O5: 영역 3lO6: 집적회로
31O7: 소자형성층 31O9: 접착층
311O: 보조기판
본 발명은 기판 상에 형성된 박막 트랜지스터(TFT) 등의 반도체 소자를 별도의 기판 상에 전사시키는 공정을 포함하는 반도체 장치의 제작 방법에 관한 것이 다.
또한, 본 발명은, 기판상에 형성된 복수의 반도체소자(박막트랜지스터(TFT)를 포함함)로 구성된 집적회로를 다른 기판상에 전사시키는 공정을 포함하는 반도체장치의 제작방법에 관한 것이다.
최근, 동일기판 상에 형성된 반도체 박막(두께 수∼수백 nm 정도)를 사용하여 형성된 박막 트랜지스터(TFT)로 대표되는 반도체소자에 관해, 다양한 기술개발이 진행되고 있다.
반도체소자의 특성의 확보에 있어서는, 제작 프로세스상 어느 정도의 고온이 요구된다. 현재, 제작 프로세스의 일부에 레이저 결정화를 도입하는 것에 의해, 공정 온도의 대폭적인 저하가 실현되었다. 이 결과, 고온 프로세스에서는 불가능하다고 되어 있었던, 유리기판 상에의 반도체소자의 제작이 가능해지고 있다.
그렇지만, 플라스틱 등의 가요성 기판 상에 반도체소자를 형성하는 경우에는, 한층 더 낮은 온도가 요구되기 때문에 기판의 내열성의 시점에서 극히 어렵다.
반면에, 유리기판 상에 반도체소자를 형성한 후 반도체소자를 플라스틱 등의 가요성 기판 상에 전사하는 방법은, 기판에 대한 열적 저해요인을 본질적으로 제외할 수 있기 때문에, 효과적인 방법으로서 알려져 있다.
기판으로부터 기판 상에 형성된 반도체소자를 분리시키는 몇가지 방법이 제안된 바 있다. 예를 들면, (1) 유리기판 상에 반도체소자를 형성한 후, 유리기판을 에칭법에 의해 용해시켜 반도체 소자만을 분리시키고, 그 반도체 소자를 플라스틱 기판 상에 부착하는 방법(참고 문헌: 일본 특허공개 No. 2002-184959)과, (2) 기판 상에 형성된 반도체소자를 기판으로부터 분리시킨 후, 플라스틱 등의 가요성 기판 상에 부착하는 방법(참고 문헌: 일본 특허공개 No. H10-125931)이 알려져 있다.
상기 방법 (1)의 경우에는, 기판 상에 반도체소자를 형성한 후 기판과 반도체소자를 확실하게 분리할 수 있는 반면, 공정시간이 길어지는 것과 에칭제나 유리기판의 재료비용이 크다고 하는 문제가 있다.
상기 방법 (2)의 경우에는 밀착성 및 막응력의 제어가 매우 중요해진다. 즉, 밀착성을 낮추고 막응력을 높여 주면 박리하기 쉬워지지만, 반도체 소자를 제작하는 도중에 박리가 생긴다고 하는 문제가 있다. 또한, 밀착성을 상승시키면 반도체소자의 제작 중에 박리가 생기는 일은 없지만, 반도체소자 형성후에 기판으로부터 반도체 소자를 분리시키는 것이 곤란하게 되는 문제가 있다.
본 발명의 목적은, 상기 방법 (2)와 같이, 기판 상에 형성된 반도체소자를 포함하는 소자 형성층을 기판으로부터 분리시킨 후 별도의 기판에 부착하는 경우에 있어서, 기판과 소자 형성층과의 밀착성을 제어 가능한 전사 공정을 포함하는 반도체 장치의 제작 방법을 제공하는데 있다.
상기 기술된 목적을 달성하기 위해서, 본 발명은, 소자 형성층의 제작 시 기판과 반도체소자의 밀착성을 높이는 한편으로, 소자 형성층이 형성된 후에는 기판과 소자 형성층의 밀착성을 낮게 하는 것을 특징으로 한다.
구체적으로는, 기판(제 1 기판이라 함) 상에 형성되는 반도체소자와 기판과 의 사이에 밀착성이 높은 접착체를 형성하는 것에 의해, 반도체소자의 제작 중에 기판으로부터 반도체 소자가 박리되는 것을 방지할 수 있다. 또한, 반도체 소자가 형성된 후 그 접착체를 제거함으로써, 기판으로부터의 반도체 소자를 용이하게 분리할 수 있게 한다.
본 발명에 있어서의 접착체로는, 기판으로부터 반도체소자를 박리하기 쉽게 하기 위해, 기판 상에 미리 형성되는 금속층에 대하여 밀착성이 높은 재료로 이루어지며, 특히, 금속층과 접하여 형성될 때, 금속층 내의 금속과 반응하여 금속화합물(실리사이드를 포함함)이나 합금을 형성할 수 있는 재료를 사용할 수 있다.
또한, 금속층 내의 금속과 접착체의 반응은, 의도적으로 열처리를 가하여 실행할 수도 있지만, 나중의 공정에서 소자형성층(TFT을 포함함)의 제작에 있어서의 열처리 등에 의해 촉진시킬 수 있다.
기판상에 금속층을 형성하고 접착체를 금속층 상에 형성한 다음, 산화물층이 금속층과 접착체를 덮도록 형성한다. 이와 같이 하여, 접착체에 의해 기판 상의 금속층과 산화물층과의 밀착성을 높인다. 그리고, 산화물층 상에 반도체소자를 포함하는 소자형성층을 형성한다.
이때, 소자형성층을 형성한 후의 접착체의 제거방법으로서 에칭법을 사용할 수 있으며, 그때까지 형성되어 있는 소자형성층의 일부과 함께 에칭에 의해 제거할 수 있다. 에칭법으로는, 웨트에칭법 또는 드라이에칭법을 사용할 수 있다.
이때, 에칭에 의해 소자형성층의 일부에 형성된 개구부는 그 상태대로 하여도 되지만, 접착체를 제거한 후에 에칭에 의해 제거된 재료와 동일한 절연재료, 또 는 별도의 절연재료를 사용하여 매립하여도 된다.
물리적인 힘을 가하여 기판과 소자형성층을 분리시킬 수 있다. 이것은, 미리 산화물층 상에 반도체 소자를 형성하는 공정 등에 의해 기판 상에 형성되는 금속층과 산화물층이 그 계면 상에서 서로 쉽게 박리되기 때문에 그 계면 상에 접착체를 형성함으로써 밀착성은 높이고 있었지만, 접착체가 제거됨으로써 금속층과 산화물층의 계면에서의 밀착성이 다시 낮아지기 때문이다. 그리고, 박리한 소자형성층을 별도의 기판에 부착하는 것에 의해, 소자형성층의 전사가 완성된다.
본 발명의 구성은, 제 1 기판 상에 금속층을 형성하고; 상기 금속층상의 일부에 접착체를 형성하며; 상기 금속층 및 상기 접착체를 덮어 산화물층을 형성하고; 상기 산화물층 상에 반도체소자를 형성하여; 상기 접착체를 제거하는 것을 특징으로 한다. 이때, 반도체소자의 형성에 있어서 400℃ 이상, 바람직하게는 600℃ 이상의 열처리공정을 포함함으로써, 상기 금속층과 상기 접착체와의 밀착성을 더욱 높일 수 있다. 400℃ 이상의 열처리를 가하는 것에 의해, 상기 금속층과 상기 접착체와의 계면을 안정화시킬 수 있다. 또한, 600℃ 이상의 열처리를 가하는 것에 의해, 상기 금속층과 상기 접착체를 반응시킬 수 있다.
이때, 상기 구성에 있어서, 반도체소자(TFT 등)는, 소자형성층에 포함되는 것이다. 또한, 접착체의 제거방법으로서, 소자형성층의 일부를 에칭함으로써 동시에 접착체를 제거하는 것이 바람직하다.
상기 구성에 있어서, 소자형성층을 제작하는 공정에서의 열처리에 의해 금속층과 산화물층의 계면에서의 밀착성이 저하하지만, 금속층 상에 형성된 접착체는, 소자형성층을 제작하는 공정에서의 열처리에 의해 금속층 내에 포함되는 금속재료와 반응하기 때문에 그 밀착력이 더욱 높아진다. 이에 따라, 기판으로부터 소자형성층이 박리하는 일 없이 소자형성층을 형성할 수 있다.
소자형성층을 형성한 후, 접착체를 소자형성층의 일부와 함께 에칭하여 제거함으로써 제 1 기판과 소자형성층과의 밀착력을 저하시킬 수 있다.
상기 구성에 있어서, 접착체를 제거한 후, 상기 소자형성층 상에 제 1 접착체를 통해 제 2 기판을 접착하는 것은, 상기 제 1 기판으로부터 상기 소자형성층을 용이하게 박리할 수 있기 때문에, 보다 바람직하다.
상기 구성에 있어서, 상기 제 1 기판으로부터 박리한 상기 제 2 기판 및 상기 소자형성층을 제 2 접착체를 통해 제 3 기판 상에 접착하는 것에 의해, 소자형성층이 형성된 제 1 기판과는 다른 제 3 기판 상에 소자형성층을 전사할 수 있다. 이때, 전사한 후, 상기 제 2 기판을 상기 소자형성층으로부터 제거하여도 된다.
본 발명의 목적은, 방법 (2)와 같이 기판상에 형성된 복수의 반도체소자로 구성된 집적회로를 포함하는 소자형성층을 기판으로부터 떼어낸 후, 다른 기판상에 부착하는 경우에 있어서, 기판과 소자형성층과의 밀착성을 제어할 수 있는 전사 공정을 포함하는 반도체 장치의 제작 방법을 제공하는데 있다.
상기 목적을 달성하기 위해서, 본 발명에서는, 소자형성층의 제작 시에 기판과 반도체소자와의 밀착성을 높이는 한편, 소자형성층을 형성한 후에는 기판과 소 자형성층과의 밀착성을 낮게 하는 것을 특징으로 한다.
구체적으로는, 기판(제 1 기판이라 함)상에 형성되는 복수의 반도체소자로 구성된 집적회로와 기판과의 사이에 밀착성이 높은 재료로 이루어지는 접착체를 형성하는 것에 의해, 집적회로의 제작 중에 기판으로부터 반도체소자가 박리하는 것을 방지하고, 집적회로가 형성된 후에는 접착제를 제거함으로써, 기판으로부터의 집적회로의 박리를 쉽게 한다는 것이다. 또한, 본 발명의 집적회로에는, CPU(Central Processing unit), MPU(Micro Processor unit), 메모리, 마이크로 컴퓨터, 화상처리프로세서 등의 회로를 포함시키는 것으로 한다.
또, 본 발명에 있어서의 접착체란, 기판으로부터 집적회로를 박리하기 쉽게 하기 위해서, 기판상에 미리 형성되는 금속층에 대하여 밀착성이 높은 재료로 이루어진다. 구체적으로는, 금속층과 접하여 형성되는 것에 의해 금속층 중의 금속과 반응하여 금속화합물(실리사이드를 포함함)이나 합금을 형성할 수 있는 재료를 사용할 수 있다.
또한, 금속층 중의 금속과 접착체와의 반응은, 의도적으로 열처리를 가할 수도 있지만, 나중 공정에서 소자형성층(집적회로를 포함함)의 제작에 있어서 열처리 등에 의해 촉진시킬 수 있다.
이와 같이, 접착체에 의해 기판상의 금속층과 산화물층과의 밀착성을 높인 후에, 산화물층상에, 복수의 반도체소자로 구성된 집적회로를 포함하는 소자형성층을 형성한다.
또한, 소자형성층을 형성한 후의 접착체의 제거방법으로서는, 에칭법을 사용 할 수 있고, 접착체는 그때까지 형성되어 있는 소자형성층의 일부과 함께 에칭에 의해 제거할 수 있다. 에칭법으로는, 웨트에칭법 또는 드라이에칭법을 사용할 수 있다.
또한, 에칭에 의해 소자형성층의 일부에 형성된 개구부는, 그대로 해도 좋지만, 접착체를 제거한 뒤에 에칭에 의해 제거된 재료와 동일한 절연재료, 또는 다른 절연재료를 사용하여 채워도 좋다.
그리고, 물리적인 힘을 가하는 것에 의해, 기판과 소자형성층을 분리시킬 수 있다. 이것은, 미리 기판상에 형성되는 금속층과 산화물층이, 산화물층상에 집적회로(복수의 TFT)를 형성하는 프로세스 등에 의해서 그 적층계면에 박리가 발생하기 쉬워지는 것에 대해서, 계면에 접착체를 형성하여 밀착성을 높이고 있는 것이지만, 그 접착체가 제거되는 것에 의해, 계면에 있어서의 밀착성이 다시 저하되어 버리기 때문이다. 그리고, 박리한 소자형성층을 다른 기판에 부착하는 것에 의해, 소자형성층의 전사가 완성된다.
또, 본 발명의 구성은, 제 1 기판상에 금속층을 형성하고; 상기 금속층상의 일부에 접착체를 형성하고; 상기 금속층 및 상기 접착체를 덮어 산화물층을 형성하고; 상기 산화물층상에 복수의 반도체소자로 구성된 집적회로를 형성하고; 상기 접착체를 제거하는 것을 특징으로 한다. 이 경우, 반도체소자의 형성에 있어서 400℃이상, 바람직하게는 600℃ 이상의 열처리공정을 포함하는 것에 의해, 상기 금속층과 상기 접착체와의 밀착성을 보다 높일 수 있다. 400℃ 이상의 열처리를 가함으로써, 상기 금속층과 상기 접착체와의 계면을 안정화시킬 수 있고, 또한, 600℃ 이상의 열처리를 가함으로써, 상기 금속층과 상기 접착체를 반응시킬 수 있다.
또, 상기 구성에 있어서, 복수의 반도체소자(TFT 등)로 구성되는 집적회로는, 소자형성층에 포함되는 것이다. 또한, 접착체의 제거방법으로서는, 소자형성층의 일부를 에칭함으로써 동시에 제거하는 것이 바람직하다.
또, 상기 구성에 있어서, 금속층과 산화물층과의 계면은, 소자형성층의 제작공정에서 열처리가 가해지는 것에 의해, 계면에 있어서의 밀착력이 저하하지만, 금속층상에 형성된 접착체는, 소자형성층을 제작하는 공정에서 열처리가 가해지는 것에 의해, 금속층 중에 포함되는 금속재료와 반응하기 때문에 밀착력이 높아진다. 이에 따라, 기판으로부터 소자형성층이 박리하지 않고 소자형성층을 형성할 수 있다.
또한, 소자형성층을 형성한 후, 접착체를 소자형성층의 일부와 함께 에칭하여 제거함으로써, 제1의 기판과 소자형성층과의 밀착력을 저하시킬 수 있다.
또, 상기 구성에 있어서, 접착체를 제거한 뒤, 상기 소자형성층상에 제 1 접착제를 통해 제 2 기판을 부착하는 것은, 상기 제 1 기판으로부터 상기 소자형성층을 용이하게 박리할 수 있으므로, 보다 바람직하다.
더욱, 상기 구성에 있어서 상기 제 1 기판으로부터 박리한 상기 제 2 기판 및 상기 소자형성층을 제 2 접착제를 통해 제 3 기판상에 접착하는 것에 의해, 소자형성층이 형성된 제 1 기판과는 다른 제 3 기판상에 소자형성층을 전사할 수 있다. 또, 전사한 후, 상기 제 2 기판을 상기 소자형성층으로부터 제거해도 좋다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
(실시 형태)
[실시 형태 1]
도 1a 내지 도 1d를 참조하여 본 발명의 실시 형태를 설명하도록 한다.
도 1a는, 본 발명의 접착체가 형성된 기판의 평면도를 나타내고, 도 1b는, 도 1a에 있어서의 점선 AA'으로 절단하였을 때의 단면도를 나타낸다. 즉, 접착체(103)는, 도 1b에 나타낸 바와 같이 기판(101) 상에 형성된 금속층(1O2) 상에 접하여 섬 형상으로 형성된다. 이때, 여기서 형성되는 접착체는, 다음에 형성되는 금속층(102)과 산화물층(104) 사이에 형성되어, 금속층(102)과 산화물층(104)의 밀착성을 높일 수 있다.
기판(101)에 사용하는 재료로서는, 석영기판이나 유리기판 등을 사용할 수 있다. 하지만, 나중의 공정에서 기판 상에 형성된 소자형성층(TFT을 포함한다)을 기판으로부터 박리할 때에, 그것의 강도 등이 불충분한 경우에는, 복수의 기판을 함께 부착하여 사용할 수도 있다.
이때, 금속층(102)을 형성하는 재료로서는, 텅스텐(W), 몰리브덴(Mo), 테크네티움(Tc), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 은(Ag), 또는 금(Au)으로부터 선택된 원소, 상기 원소를 주성분으로 포함하는 합금, 또는 질화물(예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈륨, 질화몰리브덴)을 단층, 또는 적층하여 사용할 수 있다.
또한, 금속층(102) 위에 형성되는 접착체(103)는, 산화물층(104) 위에 형성되는 TFT의 주위에 형성된다. 즉, 도 1a에 나타낸 바와 같이, 접착체(103)가 형성된 후, 점선으로 덮인 영역(105)에 TFT가 형성된다. 이때, 접착체(103)의 배치, 및 형상에 관해서는, 도 1a에 나타낸 것에 한정되지 않으며 적절히 설계할 수 있다.
이때, 접착체(103)는, 기판으로부터 소자형성층(TFT을 포함한다)을 박리하기 쉽게 하기 위해서 기판(101) 상에 형성되는 금속층(102)과 밀착성이 높은 재료로 이루어지며, 구체적으로는, 금속층(102)과 접하여 형성될 때 금속층(102) 내의 금속과 반응하여 금속화합물이나 합금을 형성하는 재료, 예를 들면, 실리사이드를 형성하는 규소뿐만 아니라, 게르마늄, 탄소, 붕소와 같은 금속물, 마그네슘, 알루미늄, 티타늄, 탄탈륨, 철, 코발트, 니켈, 망간 등의 금속재료를 사용하는 것에 의해 형성된다.
또한, 접착체(103)는, CVD(Chemical Vapor Deposition)법, 스퍼터링법, 증착법 등의 막형성법에 의해 막형성한 후, 이것을 패터닝하여, 형성할 수 있다.
또한, 본 발명에 있어서의 산화물층에는, 산화규소, 산화질화규소(SiOxNy), 질화규소 등을 사용할 수 있으며, 스퍼터링법, CVD법 등에 의해 막형성할 수 있다.
또한, 본 발명에 있어서, 산화물층(104) 상에 반도체소자인 TFT(1O6)를 형성한 후, 도 1c 및 도 1d에 나타낸 바와 같이, 접착체가 제거된다. 이때, 도 1c에는, TFT(106)가 형성된 기판의 평면도를 나타내고, 도 1d에는, 도 1c에 있어서의 점선 BB'으로 절단하였을 때의 단면도를 나타낸다. 접착체(103)의 제거방법으로서는, 에칭법(드라이에칭법, 웨트에칭법)을 사용할 수 있고, 소자형성층(107)에 있어서의 층간절연막과 산화물층(104)의 일부와 함께 접착체(103)가 제거된다. 즉, 도 1c의 영역 a(111)는, 접착체(103)가 제거된 부분을 나타낸다.
이때, 접착체(103)에 의해 높여져 있었던 기판(101) 상의 금속층(102)과 산화물층(104)의 밀착력은, 접착체(103)를 제거하는 것에 의해, 저하된다.
다음에, TFT(106)를 포함하는 소자형성층(107) 위에 접착층(제 1 접착층이라 함)(109)을 통해 보조기판(제 2 기판이라 함)(110)을 부착한 후, 물리적인 힘을 가하여 소자형성층(107) 및 보조기판(110)을 기판(101)으로부터 분리시킬 수 있다. 이 경우, 기판(101) 상의 금속층(102)과 산화물층(104)의 계면에서 분리가 발생한다. 이하에서는 접착제가 형성된 층을 접착층이라 한다.
이때, 본 발명에서는, 상기 접착체(103)을 제거할 때에 형성된 개구부를 절연재료에 의해 매립할 수 있다. 또한, 여기서 사용하는 절연재료로서는, 유기절연재료이어도 되며, 무기절연재료이어도 된다. 구체적으로는, 무기절연재료로서, 산화규소, 질화규소, 산화질화규소 등을 사용할 수 있고, 유기절연재료로서, 아크릴(감광성 아크릴을 포함한다), 폴리아크릴(감광성 폴리아크릴을 포함한다), 폴리이미드, 폴리아미드, BCB(벤조시클로부텐) 등을 사용할 수 있다.
또한, 접착층(제 1 접착층)(109)으로는, 나중에 보조기판(제 2 기판)(110)을 소자형성층(107)로부터 박리할 수 있는 효율적인 재료를 사용하는 것으로 한다. 예를 들면, 자외선을 조사하거나, 가열하는 것에 의해, 접착력이 저하되는 접착 재료를 사용한다. 또한, 접착제료로서, 양면 테이프를 사용할 수도 있다. 더구나, 보조기판(제 2 기판)(110)을 벗긴 후, 접착층(제 1 접착층)(109)의 나머지를 쉽게 제거 하기 위해, 소자형성층(107)과 접착층(제 1 접착층)(109) 사이에 수용성의 유기 수지로 이루어지는 막을 형성해 두는 것도 가능하다. 이 경우, 수용성의 유기수지로 이루어진 막을 수세하여 제거하는 것에 의해, 동시에 접착층(제 1 접착층)(109)의 나머지를 제거할 수 있다.
소자형성층(107)에 보조기판(110)을 부착한 후, 기판(101)로부터 소자형성층(107)과 보조기판(110)을 동시에 박리한다. 이때, 박리는 기판(101) 상의 금속층(102)과 산화물층(104) 사이에서 발생한다. 그리고, 박리한 소자형성층(107)을 별도의 기판(제 3 기판이라 함), 예를 들면, 플라스틱 등의 가요성 기판 상에 접착층(제 2 접착층이라 함, 여기서는 도시하지 않음)을 사용하여 부착한다.
이때, 플라스틱 등의 가요성 기판으로는, 열가소성이나 열경화성의 합성수지를 사용할 수 있다. 예를 들면, 폴리에틸렌, 폴리프로필렌, 폴리스티렌, 폴리아미드, 폴리이미드, 폴리아미드-이미드, 폴리카보네이트 (PC), 아크릴계 수지, 나일론, 폴리메틸 메타크릴레이트, 아크릴-스티렌 공중합체(AS 수지), 폴리에틸렌 테레프탈레이트 (PET), 폴리에틸렌 나프탈레이트(PEN), 폴리에테르 설폰(PES), 폴리이미드 폴리에틸렌, 폴리프로필렌, 불소계 수지, 스티렌계 수지, 폴리올레핀계 수지, 멜라민 수지, 페놀 수지, 노르보넨 수지 등을 사용할 수 있다.
또한, 접착층(제 2 접착층)으로는 각종 경화형 재료들로부터 선택된 접착체를 사용할 수 있으며, 예를 들면, 반응경화형 접착제, 열경화형 접착제, 자외선경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등을 사용할 수 있다. 하지만, 작업효율의 점에서 자외선 경화형 접착제가 바람직하다.
마지막으로, 보조기판(110)을 제거하는 것에 의해 본 발명의 전사가 완료된다. 구체적으로는, 자외선을 조사하거나 가열하는 것에 의해, 접착층(제 1 접착층)(109)의 접착력을 저하시켜, 기판(제 3 기판)에 부착된 소자형성층(107)으로부터 보조기판(110)을 박리한다. 더구나, 소자형성층(107)과 접착층(제 1 접착층)(109) 사이에 수용성의 유기 수지로 이루어지는 막이 형성되어 있는 경우에는, 수세함으로써 수용성의 유기수지로 이루어지는 막과 접착층(제 1 접착층)(109)의 나머지를 제거할 수 있다.
[실시 형태 2]
이하에 본 발명의 실시 형태에 대해서 도 14a 내지 도 14d를 참조하여 설명한다.
도 14a에는, 본 발명의 접착체가 형성되는 기판의 평면도를 나타내고, 도 14b에는, 도 14a에 있어서의 점선 AA'으로 절단하였을 때의 단면도를 나타낸다. 즉, 접착체(3103)는, 도 14b에 나타낸 바와 같이 기판(3101)상에 형성된 금속층(3102)상에 접하여 섬 형상에 형성된다. 또, 여기서 형성되는 접착체는, 다음에 형성되는 산화물층(3104)과의 사이에 형성되어, 금속층(3102)과 산화물층(3104)과의 밀착성을 높일 수 있다.
기판(3101)의 재료로서는, 석영기판이나 유리기판 등을 사용할 수 있지만, 나중 공정에서 기판상에 형성된 소자형성층(복수의 집적회로를 포함함)을 기판으로 부터 박리할 때, 그 강도 등이 불충분한 경우에는, 복수의 기판을 서로 부착하여 사용할 수도 있다.
또, 금속층(3102)을 형성하는 재료로서는, 텅스텐(W), 몰리브덴(Mo), 테크네튬(Tc),레늄(Re), 루테늄(Ru), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 은(Ag) 또는 금(Au)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금 또는 질화물(예를 들면, 질화티탄, 질화텅스텐, 질화탄탈, 질화몰리브덴)을 단층 또는 적층하여 사용할 수 있다.
또한, 금속층(3102)의 위에 형성되는 접착체(3103)는, 산화물층(3104)의 위에 형성되는 복수의 TFT로 이루어지는 집적회로의 주위에 형성된다. 즉, 도 14a에 나타낸 바와 같이, 접착체(3103)가 형성된 후, 점선으로 둘러싸인 영역(3105)에 복수의 TFT로 구성되는 집적회로가 형성된다. 또, 접착체(3103)의 배치 및 형상에 대해서는, 도 14a에 나타내는 것에 한정되지 않고 적절히 설계할 수 있다.
또, 접착체(3103)는, 기판으로부터 소자형성층(복수의 TFT로 구성된 복수의 집적회로를 포함함)을 박리하기 쉽게 하기 위해서 기판(3101)상에 형성되는 금속층(3102)과 밀착성이 높은 재료로 이루어진다. 구체적으로는, 금속층(3102)과 접하여 형성되는 것에 의해 금속층(3102) 중의 금속과 반응하여 금속화합물이나 합금을 형성하는 재료, 예를 들면, 실리사이드를 형성하는 규소 뿐만 아니라, 게르마늄, 탄소, 붕소, 마그네슘, 알루미늄, 티탄, 탄탈, 철, 코발트, 니켈, 망간 등의 금속재료를 사용하는 것에 의해 형성된다.
또한, 접착체(3103)는, CVD(Chemical Vapor Deposition)법, 스패터링법, 증 착법 등의 막형성법에 의해 막형성한 후, 이것을 패터닝하여 형성할 수 있다.
또한, 본 발명에 있어서의 산화물층에는, 산화규소, 산화질화규소(SiOxNy), 질화규소 등을 사용할 수 있고, 스패터링법, CVD법 등에 의해 막형성할 수 있다.
또, 본 발명에 있어서, 산화물층(3104)상에 복수의 TFT로 이루어지는 복수의 집적회로(3106)를 형성한 후, 도 14c 및 도 14d에 나타낸 바와 같이, 접착체(3103)가 제거된다. 또, 도 14c에는, 집적회로(3106)가 형성된 기판의 평면도를 나타내고, 도 14d에는, 도 14c에 있어서의 점선 BB｀로 절단하였을 때의 단면도를 나타낸다. 접착체(3103)의 제거방법으로서는, 에칭법(드라이에칭법, 웨트에칭법)을 사용할 수 있고, 소자형성층(3107)에 있어서의 층간절연막(3108) 및 산화물층(3104)의 일부과 함께 접착체(3103)가 제거된다. 즉, 도 14c의 영역 a(3111)는, 접착체(3103)가 제거된 부분을 나타낸다.
또, 접착체(3103)를 제거함으로써, 접착체(3103)에 의해 높아진 기판(3101)상의 금속층(3102)과 산화물층(3104)과의 밀착력은 저하한다.
다음에, 집적회로(3106)를 포함하는 소자형성층(3107)의 위에 접착층(제 1 접착층)(3109)을 통해 보조기판(제 2 기판)(3110)을 부착한 후, 물리적인 힘을 가함으로써, 소자형성층(3107) 및 보조기판(3110)을 기판(3101)으로부터 분리시킬 수 있다. 또, 이 경우, 박리는 기판(3101)상의 금속층(3102)과 산화물층(3104)과의 계면에서 발생한다.
또한, 본 발명에서는, 상기 접착체(3103)를 제거할 때에 형성된 개구부를 절연재료로 매립할 수도 있다. 또, 여기서 사용하는 절연재료로는, 유기절연재료이어도, 무기절연재료이어도 좋다. 구체적으로는, 무기절연재료로는, 산화규소, 질화규소, 산화질화규소 등을 사용할 수 있으며, 유기절연재료로는, 아크릴(감광성 아크릴을 포함함), 폴리아크릴(감광성 폴리아크릴을 포함함) 폴리이미드, 폴리아미드, BCB(벤조시클로부텐) 등을 사용할 수 있다.
또, 접착층(제 1 접착층)(3109)에는, 나중에 보조기판(제 2 기판)(3110)을 소자형성층(3107)으로부터 박리할 수 있는 재료를 사용하기로 한다. 예를 들면, 자외선 조사 또는 가열에 의해, 접착력이 저하되는 접착재료를 사용한다. 또한, 접착재료로서는, 양면테이프 등을 사용할 수 있다. 더욱, 보조기판(제 2 기판)(3110)을 떼어낸 후, 접착층(제 1 접착층)(3109)의 나머지를 제거하기 쉽게 하기 위해서, 소자형성층(3107)과 접착층(제 1 접착층)(3109)과의 사이에 수용성의 유기수지로 이루어지는 막을 형성해 둘 수도 있다. 이 경우, 수세하여 수용성의 유기수지로 이루어지는 막을 제거함에 의해, 동시에 접착층(제 1 접착층)(3109)의 나머지를 제거할 수 있다.
소자형성층(3107)에 보조기판(3110)을 부착한 후, 기판(3101)으로부터 소자형성층(3107)을 보조기판(3110)과 함께 박리한다. 이때, 박리는 기판(3101)상의 금속층(3102)과 산화물층(3104)과의 사이에서 발생한다. 그리고 박리한 소자형성층(3107)을 다른 기판(제 3 기판이라 함), 예를 들면, 플라스틱 등의 가요성 기판상에, 접착층(제 2 접착층이라 함, 여기서는 도시하지 않음)을 사용하여 부착한다.
또, 상기 플라스틱 등의 가요성 기판으로는, 열가소성이나 열경화성의 합성 수지를 사용할 수 있다. 예를 들면, 폴리에틸렌, 폴리프로필렌, 폴리스틸렌, 폴리아미드, 폴리이미드, 폴리아미드이미드, 폴리카보네이트(PC), 아크릴계 수지, 나이론, 폴리메틸메타크릴레이트, 아크릴-스틸렌 공중합체(AS 수지), 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프타레이트(PEN), 폴리에테르설폰(PES), 폴리이미드폴리에틸렌, 폴리프로필렌, 불소계 수지, 스틸렌계 수지, 폴리올레핀계 수지, 멜라민 수지, 페놀 수지, 노르보넨 수지 등을 사용할 수 있다.
또한, 접착층(제 2 접착층)에는, 반응경화형 접착제, 열경화형 접착제, 자외선경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제 등의 접착제를 사용할 수 있지만, 작업효율의 점에서 자외선경화형 접착제가 바람직하다.
마지막으로, 보조기판(3110)을 제거함으로써 본 발명의 전사가 완료된다. 구체적으로는, 자외선을 조사하거나, 가열함으로써, 접착층(제 1 접착층)(3109)의 접착력을 저하시키고, 기판(제 3 기판)에 부착된 소자형성층(3107)으로부터 보조기판(3110)을 박리한다. 더욱, 소자형성층(3107)과 접착층(제 1 접착층)(3109)과의 사이에 수용성의 유기수지로 이루어지는 막이 형성되어 있는 경우에는, 수세함으로써 수용성의 유기수지로 이루어지는 막 및 접착층(제 1 접착층)(3109)의 나머지를 제거할 수 있다.
(실시예)
이하, 본 발명의 실시예에 관해서 설명한다.
<실시예 1>
본 실시예에서는, 도 2a 내지 도 2e, 및 도 3a 내지 도 3d를 참조하여 본 발명의 전사공정을 포함하는 제작방법에 관해서 설명한다.
도 2a에 있어서, 제 1 기판(201) 상에 금속층(202)이 적층되고, 그 위에 복수의 접착체(203)가 형성된다.
이때, 본 실시예에 있어서, 제 1 기판(201)으로서는, 유리기판, 석영기판을 사용할 수 있다. 이때, 유리기판으로서는, 바륨붕소규산 유리, 알루미늄붕소규산 유리, 알루미늄실리케이트 유리 등을 소재로 하는 유리기판을 사용할 수 있다. 대표적으로는, 코닝사제의 1737 유리기판(왜곡점 667℃), 아사히글래스사제의 AN 1OO(왜곡점 670℃) 등이 적용가능하다. 본 실시예에서는, AN 100을 사용하는 것으로 한다.
또한, 금속층(202)의 재료로는, 텅스텐(W), 몰리브덴(Mo), 테크네티움(Tc), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 은(Ag), 또는 금(Au)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금, 또는 질화물(예를 들면, 질화티타늄, 질화텅스텐, 질화탄탈륨, 질화몰리브덴)을 단층, 또는 적층하여 사용할 수 있다. 본 실시예에서는, W(텅스텐)을 주성분으로 하는 금속층(202)를 사용하는 것으로 한다. 이때, 금속층(202)의 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm로 하면 된다.
금속층(202)은, 스퍼터링법, CVD법, 증착법에 의해 형성할 수 있지만, 본 실시예에서는, 스퍼터링법에 의해 막형성하는 것으로 한다. 또한, 스퍼터링법에 의해 금속층(2O1)을 형성하는 경우에는, 제 1 기판(201)를 고정하기 때문에, 제 1 기판(201)의 주연부 부근에서의 막두께가 불균일로 되기 쉽다. 그 때문에, 드라이에칭에 의해 주연부만을 제거하는 것이 바람직하다.
금속층(202) 위에 형성되는 접착체(203)는, 비정질실리콘막을 막형성한 후 이것을 패터닝하는 것에 의해 형성된다.
다음에, 산화물층(204)을 형성한다(도 2b). 본 실시예에서는 산화실리콘으로 이루어지는 막을 산화실리콘 타깃을 사용한 스퍼터링법에 의해, 막두께 150nm∼200nm으로 형성한다. 이때, 산화물층(204)의 막두께는, 금속층(202)의 막두께의 2배 이상으로 하는 것이 바람직하다.
다음에, 산화물층(2O4) 상에 소자형성층(301)이 형성된다(도 2c). 소자형성층(301)에는, TFT(p채널형 TFT, 또는 n채널형 TFT)가 복수로 형성되고, 이들 TFT를 접속하는 배선(211) 과 절연막(21O, 212) 이외에, 이들 TFT와 접속된 소자(발광소자, 액정소자)가 포함되는 것으로 한다. 이때, TFT를 포함하는 소자형성층의 제작방법은, 본 발명에 있어서 특별히 한정되는 것은 아니다. 본 발명은 실시예 5에 나타낸 것과 같은 제작방법 이외에, 공지의 제작방법을 조합하여 사용할 수 있다. 이때, TFT는, 산화물층(204) 상의 반도체막의 일부에 형성된 불순물영역(205) 및 채널형성영역(206), 절연막(207), 및 게이트 전극(208)을 포함한다.
본 실시예에서는, 소자형성층(301)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막 내에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이 열처리는 420℃ 이상이면 되고, 소자형성층(301)의 형성 공정과는 별도로 행하거나, 겸용시켜 공정을 생략하여도 된다. 예를 들면, 수소를 포함하는 재료막으로서 수소를 포함하는 비결정질 실리콘막을 CVD법에 의해 막형성한 후, 비결정질 실리콘막을 결정화시키기 위해 500℃ 이상의 열처리를 행하면, 가열에 의해 폴리실리콘막을 형성할 수 있는 동시에 수소의 확산을 행할 수 있다.
이때, 이 열처리를 행하는 것에 의해, 금속층(202)과 산화물층(204) 사이에 결정구조를 갖는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다. 이때, 금속층(202) 상에 접착체(203)를 형성하고 그 위에 산화물층(204)를 적층형성할 때에, 금속층(202)와 산화물층(204) 사이에 2nm∼5nm 정도 형성되는 비결정질 상태의 금속산화물층(본 실시예에서 산화 텅스텐막)도, 이 열처리에 의해 결정구조를 갖고, 금속산화물로 이루어지는 층(도시하지 않음)을 형성한다.
또한, 이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(202)과 산화물층(204)의 계면에 형성되고, 이로써 나중의 공정에서의 기판과 소자형성층의 박리가 용이하게 된다. 또한, 본 실시예에서는, 소자형성층(301)을 형성하는 도중의 열처리 과정에서, 금속산화물로 이루어지는 층이 형성되는 경우에 관해서 설명하였지만, 본 발명은 이 방법에 한정되는 것은 아니며, 금속층(202) 및 접착체(203)를 형성한 후, 금속산화물층(202)과 그 다음 산화물층(204)을 형성하는 방법으로 행할 수도 있다.
한편, 소자형성층(301)을 형성하는 도중의 열처리에 의해, 접착체(203)와 금속층(202)과의 밀착성을 높일 수 있다. 즉, 본 실시예에 있어서, 비정질실리콘막으 로부터 형성된 접착체(203)는, 열처리를 가하는 것에 의해, 먼저 형성된 금속층(202) 중의 텅스텐(W)과 반응하여, 실리사이드(텅스텐 실리사이드: WSi2)를 형성한다. 그 때문에, 접착체(203)와 금속층(202)의 밀착성이 높여진다. 이때, 본 발명에서는, 소자형성층(301)을 형성하는 도중의 열처리에 의해, 금속층 중의 금속과 접착체를 반응시키는 방법에 한정되지 않는다. 금속층과 접착체를 형성한 후 금속층 중의 금속과 접착체를 반응시키기 위한 열처리를 소자형성층(301)의 제작과는 별도로 행할 수도 있다.
소자형성층(301)이 완성되면, 접착체(203)를 제거한다. 구체적으로는, 드라이에칭법에 의해 절연막(207, 209, 210, 212) 및 산화물층(204)의 일부와 접착체(203)를 에칭하여, 개구부(213)를 형성한다(도 2d).
예를 들면, 절연막(207, 209, 210, 212) 및 산화물층(204)을 에칭하는 경우에 있어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화 불소(CF4)를 주성분으로 하는 에칭가스를 사용하여 드라이에칭을 행한다. 또한, 접착체(203)를 에칭하는 경우에 있어서, 접착체(203)가 규소로 형성되어 금속층(예를 들면 W)과의 반응에도 불구하고 그것의 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr) 및 염소(Cl2)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 더구나, 접착체(203)가 규소로 형성되어 금속층(W)과의 반응에 의해서 그것의 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 불화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
다음에, 소자형성층(301) 상에 유기수지층(214)을 형성한다. 유기수지층(214)에 사용되는 재료로서는, 물 또는 알코올류에 가용인 유기재료를 사용하고, 이것을 전체면에 도포, 경화하는 것에 의해 형성한다. 이 유기재료의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등의 어떠한 것이라도 된다. 구체적으로는, 스핀코트법에 의해 수용성 수지(TOAGOSEI사제: VL-WSHL10)를 막두께 30㎛로 도포하고, 가경화시키기 위해 2분간 빛에 노출한 다음, 이면에서 2.5분, 표면에서 10분 UV 광에 노출시킨다. 이러한 합계 12.5분의 노광을 행하여 본경화시킴으로써, 그 결과 유기수지층(214)이 형성된다(도 2e).
이때, 나중의 박리 공정을 쉽게 행하기 위해, 금속층(202)과 산화물층(204)의 계면(금속산화물을 포함하는 층)에서 밀착성을 부분적으로 저하시키는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 박리하고자 하는 영역의 주연을 따라 금속층(202) 또는 산화물층(204)에 레이저광을 부분적으로 조사하는 처리, 혹은, 박리하고자 하는 영역의 주연을 따라 외부에서 국소적으로 압력을 가해 산화물층(204)의 층 내부 또는 계면의 일부분에 손상을 미치는 처리이다. 구체적으로는 다이어몬드펜 등으로 딱딱한 바늘을 수직으로 눌러 하중을 걸어 움직이게 하면 된다. 바람직하게는, 스크라이버장치를 사용하여, 누름량을 0.1mm∼2mm으로 하여, 압력을 가해 움직이도록 하면 된다. 이와 같이, 박리를 행하기 전에, 박리현상의 시작이 유발되는, 접착력이 선택적(부분적)으로 저하된 부분을 형성함으로써, 박리 불량이 없어지고 더구나 수율도 향상된다.
다음에, 제 1 접착층(215)을 형성하는 것에 의해, 유기수지층(214) 상에 제 1 접착층(215)을 통해 보조기판인 제 2 기판(216)을 부착시킬 수 있다(도 2e). 이때, 제 1 접착층(215)을 형성하는 재료로서는, 나중의 공정에서, 소정의 처리를 행하는 것에 의해 접착성이 약해지는 공지의 재료를 사용할 수 있지만, 본 실시예에서는, 나중의 공정에서, 광조사에 의해 접착력이 저하하는 감광성의 양면테이프를 사용하는 경우에 관해서 설명한다.
다음에, 제 1 기판(201)을 물리적 수단에 의해 보조기판이 부착된 소자형성층(301)으로부터 벗긴다. 본 실시예의 경우에는, 금속층(202)과 산화물층(204)의 계면(금속산화물을 포함하는 층) 부분에 있어서, 비교적 작은 힘(예를 들면, 인간의 손, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등)으로 당겨 벗길 수 있다. 구체적으로는, 산화텅스텐막 내부, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐막과 텅스텐막과의 계면에서 분리시켜, 제 1 기판(201)을 벗길 수 있다. 이렇게 해서, 산화물층(204) 상에 형성된 소자형성층(301)을 제 1 기판(201)으로부터 분리할 수 있다. 도 3a는 박리시의 상태를 보여준다.
또한, 박리에 의해 노출된 표면에는, 금속산화물을 포함하는 층의 일부가 남아 있다. 이것은, 나중의 공정에서, 노출면을 기판 등에 접착할 때에 밀착성을 저하시키는 원인이 된다. 따라서, 노출면에 남아 있는 금속산화물을 포함하는 층의 일부를 제거하는 처리를 행하는 것이 바람직하다. 이때, 이들을 제거하기 위해서는, 암모니아 수용액 등의 알칼리성의 수용액이나 산성 수용액 등을 사용할 수 있다. 그 이외에, 금속산화물을 포함하는 층의 일부가 박리하기 쉬워지는 온도(430℃ 이하)에서, 이후의 공정을 행하여도 된다.
다음에, 제 2 접착층(217)을 형성하고, 제 2 접착층(217)을 통해 제 3 기판(218)을 산화물층(204)(및 소자형성층(301))에 접착한다(도 3b). 이때, 제 1 접착층(215)에 의해 접착된 제 2 기판(216)과 유기수지층(214)과의 밀착성보다도, 제 2 접착층(217)에 의해 접착된 산화물층(204)(및 소자형성층(301))과 제 3 기판(218)의 밀착성이 더 높은 것이 중요하다.
제 3 기판(218)으로서는, 가요성 기판(플라스틱 기판)을 사용하는 것이 바람직하다. 본 실시예에서는, 제 3 기판(218)에 대해 극성기가 붙은 노르보넨 수지로 이루어지는 ARTON(JSR제)를 사용하는 것으로 한다.
또한, 제 2 접착층(217)의 재료로서는, 반응경화형 접착제, 열경화형 접착제, 자외선경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 들 수 있다. 더욱 바람직하게는, 은, 니켈, 알루미늄, 질화알루미늄으로 이루어지는 분말, 또는 필러를 포함시키는 것에 의해, 높은 열전도성을 갖게 하는 것이 더욱 바람직하다.
다음에, 제 2 기판(216)측으로부터 자외선을 조사하는 것에 의해, 제 1 접착층(215)에 사용하고 있는 양면테이프의 접착력을 저하시켜, 소자형성층(301)으로부터 제 2 기판(216)을 분리시킨다(도 3c). 더구나, 본 실시예에서는, 노출된 표면을 수세하는 것에 의해, 제 1 접착층(215) 및 유기수지층(214)을 용해시켜 제거할 수 있으며, 도 3d에 나타낸 구조를 얻을 수 있다.
상기 설명된 방법에 의해, 제 1 기판(201) 상에 형성된 TFT를 분리할 수 있으며 별도의 기판(제 3 기판(218))으로 전사할 수 있다.
<실시예 2>
본 실시예에서는, 본 발명의 전사공정을 포함하는 제작방법에 있어서, 실시예 1과는 그것의 일부가 다른 경우에 관해 도 4a 내지 도 4e, 도 5a 및 도 5b를 참조하여 설명한다.
도 4a에 있어서, 제 1 기판(401) 상에 금속층(402)이 적층되고, 그 위에 복수의 접착체(403)가 형성된다.
이때, 본 실시예에 있어서, 제 1 기판(401)으로서는, 실시예 1과 동일한 유리기판(AN100)을 사용하는 것으로 한다. 또한, 금속층(402)에 관해서도 실시예 1과 마찬가지로 텅스텐(W)을 주성분으로 하는 금속층(402)을 사용하는 것으로 한다. 이때, 금속층(402)은, 스퍼터링법에 의해 막형성하고, 그것의 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm로 하면 된다.
금속층(402) 위에 형성되는 접착체(403)는, 비정질실리콘막을 막형성한 후, 이것을 패터닝하는 것에 의해 형성된다.
다음에, 산화물층(404)을 형성한다(도 4b). 본 실시예에서는 산화실리콘으로 이루어지는 막을 산화실리콘 타깃을 사용한 스퍼터링법에 의해, 막두께 150nm∼200nm로 형성한다. 이때, 산화물층(404)의 막두께는, 금속층(402)의 막두께의 2배 이상으로 하는 것이 바람직하다.
다음에, 산화물층(404) 상에 소자형성층(501)이 형성된다(도 4c). 소자형성층(501)에는, TFT(p채널형 TFT, 또는 n채널형 TFT)가 복수 형성되고, 이들 TFT를 접속하는 배선(411), 절연막(410) 이외에, 이들 TFT와 접속된 소자(발광소자, 액정소자 등)가 포함되는 것으로 한다. 또한, TFT를 포함하는 소자형성층의 제작방법은, 본 발명에서 특별히 한정되는 것은 아니며, 실시예 5에 나타낸 것과 같은 제작방법 이외에, 공지의 제작방법을 조합하여 사용할 수 있다. 이때, TFT는, 산화물층(404) 상의 반도체막의 일부에 형성된 불순물영역(405) 및 채널형성영역(406), 게이트절연막(407), 및 게이트전극(408)을 포함한다.
본 실시예에서도 실시예 1의 경우와 마찬가지로, 소자형성층(501)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이때, 이 열처리를 행하는 것에 의해, 금속층(402)과 산화물층(404) 사이에 결정구조를 갖는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다.
또한, 이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(402)과 산화물층(404)의 계면에 형성되는 것에 의해, 나중의 공정에서 기판과 소자형성층과의 박리가 용이하게 된다.
한편, 소자형성층(501)을 형성하는 도중의 열처리에 의해, 접착체(403)와 금속층(402)의 밀착성을 높일 수 있다.
본 실시예에서는, 소자형성층(501)에 포함되는 배선(411)까지 형성한 다음, 접착체(403)를 제거한다. 구체적으로는, 드라이에칭법에 의해 절연막(410)의 일부와 접착체(403)를 에칭하여, 개구부(412)를 형성한다(도 4d).
예를 들면, 절연막(407, 409, 410) 및 산화물층(404)을 에칭하는 경우에 있 어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화불소(CF4)를 주성분으로 하는 에칭가스를 사용하여 드라이에칭을 행하고, 또한 접착체(403)를 에칭하는 경우에 있어서, 접착체(403)가 규소로 형성되어 있고 금속층(예를 들면 W)과의 반응에도 불구하고 그것의 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr) 및 염소(Cl2)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 더구나, 접착체(403)가 규소로 형성되어 있고, 금속층(W)과의 반응에 의해서 그것의 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 불화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
다음에, 개구부(412)를 매립하고, 소자형성층(501)의 표면을 평탄화하기 위해서 절연막(413)을 형성한다(도 4e). 이때, 본 실시예에서는, 플라즈마 CVD법에 의해 형성된 막두께 1∼3㎛의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것은 아니며, 질화실리콘, 질화산화실리콘, 산화실리콘 등의 절연재료나, 아크릴, 폴리이미드, 폴리아미드 등의 유기절연재료로 이루어지는 단층 구조나, 이들을 조합한 적층구조로 하여도 된다.
이때, 절연막(413)에 의해 소자형성층(501)의 표면을 평탄화한 후의 공정들에 관해서는, 실시예 1에 나타낸 것과 같은 재료를 사용하여 같은 방법에 의해 형성할 수 있기 때문에 그에 대한 설명은 생략하도록 한다. 그 공정들은, (1) 소자형성층(501) 위에 유기수지층을 형성하고, 그 위에 제 1 접착층을 통해 보조기판인 제 2 기판을 부착하는 공정; (2) 소자형성층(501)으로부터 제 1 기판(401)을 물리적수단에 의해 보조기판(제 2 기판)이 부착된 소자형성층(501)으로부터 당겨 벗기는 공정; (3) 제 2 접착층을 형성하고, 제 2 접착층을 통해 제 3 기판을 산화물층(및 소자형성층)에 접착하는 공정; 및 (4) 소자형성층으로부터 제 2 기판을 분리시키는 공정이다.
이상으로부터, 소자형성층(501)이 제 2 접착층(417)을 통해 제 3 기판(418) 상에 전사된, 도 5a에 도시된, 구조를 얻을 수 있다.
또한, 본 실시예에서는, 도 4d에서의 개구부(412)를 형성한 후, 절연막(601)을 형성하는 것에 의해, 도 5b에 도시된 구조를 형성하여도 된다.
이상으로부터, 제 1 기판(401) 상에 형성된 TFT를 분리하여 별도의 기판(제 3 기판(418)) 상에 전사할 수 있다.
<실시예 3>
본 실시예에서는, 본 발명의 전사공정을 포함하는 제작방법에 있어서, 실시예 1과 실시예 2와는 그것의 일부가 다른 경우에 관해서 도 6a 내지 도 6e, 도 7a 및 도 7b를 참조하여 설명한다.
도 6a에 있어서, 제 1 기판(601) 상에 금속층(602)이 적층되고, 그 위에 산화물층(603)이 형성된다.
이때, 본 실시예에 있어서, 제 1 기판(601)으로서는, 실시예 1과 동일한 유리기판(AN100)을 사용하는 것으로 한다. 또한, 금속층(602)에 관해서도 실시예 1과 마찬가지로 텅스텐(W)을 주성분으로 하는 금속층(602)을 사용하는 것으로 한다. 이때, 금속층(402)은, 스퍼터링법에 의해 막형성하고, 그것의 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm로 하면 된다.
금속층(602) 위에 형성되는 산화물층(603)은, 산화실리콘으로 이루어지는 막을 산화실리콘 타깃을 사용한 스퍼터링법에 의해, 막두께 150nm∼200nm로 형성한다. 이때, 산화물층(604)의 막두께는, 금속층(602)의 막두께의 2배 이상으로 하는 것이 바람직하다. 또한, 본 실시예에 있어서, 산화물층(603)은, 패터닝에 의해 복수의 섬 형상으로 분리 형성된다.
다음에, 산화물층(603)을 덮어, 반도체막(604)이 형성된다. 본 실시예에서는, 플라즈마 CVD법에 의해 비정질실리콘막을 반도체막으로서 형성한다(도 6a). 그리고, 이 반도체막(604)을 패터닝하는 것에 의해, 산화물층(603) 상에 형성되는 반도체 a(605), 분리 형성된 2개의 산화물층(603) 사이에 형성된 반도체 b(606)가 얻어진다. 이때, 여기서 형성되는 반도체 a(605)는, 나중에 형성되는 TFT의 불순물 영역 및 채널형성 영역으로 되고, 반도체 b(606)가, 본 발명에 있어서의 접착체가 된다.
즉, 본 발명에서는, TFT의 일부를 형성하는 반도체 a(605)와, 접착체를 형성하는 반도체 b(606)가 동시에 형성되는 점에 특징이 있다.
다음에, 반도체 a(605)를 일부에 포함하는 소자형성층(701)이 형성된다(도 6c). 소자형성층(701)에는, TFT(p채널형 TFT, 또는 n채널형 TFT)가 복수 형성되고, 이들 TFT를 접속하는 배선(613), 절연막(612) 이외에, 이들 TFT와 접속된 소자(발 광소자, 액정소자 등)가 포함되는 것으로 한다. 또한, TFT를 포함하는 소자형성층의 제작방법은, 본 발명에서 특별히 한정되는 것은 아니며, 실시예 5에 나타낸 것과 동일한 제작방법 이외에, 공지의 제작방법을 조합하여 사용할 수 있다. 이때, TFT는, 산화물층(603) 상의 반도체 a(605)의 일부에 형성된 불순물영역(607) 및 채널형성영역(608), 게이트절연막(609), 및 게이트전극(610)을 포함한다.
본 실시예에서도 실시예 1의 경우와 마찬가지로, 소자형성층(701)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이때, 이 열처리를 행하는 것에 의해, 금속층(602)과 산화물층(603) 사이에 결정구조를 갖는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다.
또한, 이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(602)과 산화물층(603)의 계면에 형성되는 것에 의해, 나중의 공정에서 제 1 기판(601)과 소자형성층(701)의 박리가 용이하게 된다.
한편, 소자형성층(701)을 형성하는 도중의 열처리에 의해, 접착체인 반도체 b(606)와 금속층(602)의 밀착성을 높일 수 있다.
본 실시예에서는, 소자형성층(701)에 포함되는 배선(613)까지 형성한 후에, 반도체 b(606)를 제거한다(도 6d). 구체적으로는, 드라이에칭법에 의해 절연막(612)의 일부와 반도체 b(606)를 에칭하여, 개구부(614)를 형성한다.
예를 들면, 절연막(609, 611, 612) 및 산화물층(603)을 에칭하는 경우에 있어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화불소(CF4)를 주성분으로 하 는 에칭가스를 사용하여 드라이에칭을 행하고, 또한 접착체인 반도체 b(606)를 에칭하는 경우에 있어서, 반도체 b(606)가 규소로 형성되어 있고, 금속층(예를 들면 W)과의 반응에도 불구하고 그것의 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr) 및 염소(Cl2)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 더구나, 반도체 b(606)가 규소로 형성되어 있고, 금속층(W)과의 반응에 의해서 그것의 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 불화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
다음에, 개구부(614)를 매립하고, 소자형성층(701)의 표면을 평탄화하기 위해서 절연막(615)을 형성한다(도 6e). 이때, 본 실시예에서는, 플라즈마 CVD법에 의해 형성된 막두께 1∼3 ㎛의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것은 아니며, 질화실리콘, 산화실리콘 등의 절연재료나, 아크릴, 폴리이미드, 폴리아미드 등의 유기절연재료로 이루어지는 단층 구조나, 이들을 조합한 적층구조로 하여도 된다.
이때, 절연막(615)에 의해 소자형성층(701)의 표면을 평탄화한 후의 공정들에 관해서는, 실시예 1에 나타낸 것과 같은 재료를 사용하여 같은 방법에 의해 형성할 수 있기 때문에 그에 대한 설명은 생략하는 것으로 한다. 그 공정들은, (1) 소자형성층(701) 위에 유기수지층을 형성하고, 그 위에 제 1 접착층을 통해 보조기판인 제 2 기판을 부착하는 공정; (2) 소자형성층(701)으로부터 제 1 기판(601)을 물리적수단에 의해 보조기판(제 2 기판)이 부착된 소자형성층(701)으로부터 당겨 벗기는 공정; (3) 제 2 접착층을 형성하고, 제 2 접착층을 통해 제 3 기판과 산화물층(및 소자형성층)을 접착하는 공정; 및 (4) 소자형성층으로부터 제 2 기판을 분리시키는 공정이다.
이상으로부터, 소자형성층(701)이 제 2 접착층(617)을 통해 제 3 기판(618) 상에 전사된, 도 7a에 나타낸 구조를 얻을 수 있다.
또한, 본 실시예에서는, 도 6d에 있어서 개구부(614)를 형성한 후, 절연막(800)을 형성하는 것에 의해, 도 7b에 나타낸 구조를 형성하여도 된다.
이상으로부터, 제 1 기판(601) 상에 형성된 TFT를 별도의 기판(제 3 기판(618)) 상에 제작할 수 있다.
<실시예 4>
본 실시예에서는, 본 발명에 있어서의 접착체의 배치 및 그 형상에 관해서, 도 8a 내지 도 8d를 사용하여 설명한다.
본 발명에서는, 도 8a에 나타낸 바와 같이, 물리적 수단에 의해 기판(801) 상에 형성된 소자형성층(802)을 박리하고, 별도의 기판 상에 접착하여, 전사 공정을 행한다. 이때, 도 8a의 경우, 소자형성층(802)은, 도 8a에서의 화살표의 방향으로 박리되는 것으로 한다.
접착체는, 소자형성층(802)의 제작 도중에 소자형성층(802)의 일부인 영역(803)에 형성되고, 박리 직전에 제거된다. 소자형성층(802)에 형성되는 접착체 의 배치 및 형상의 일례를 도 8b 내지 도 8d에 나타낸다.
도 8b에서는, TFT(804)가 복수 형성되는 영역(803)에 있어서, 박리방향 XX'로 배열되는 TFT(804)의 사이에 사각 형상의 접착체(805)가 형성되는 경우에 관해서 나타낸다. 이때, 사각 형상의 접착체(805)가 직사각형을 갖고, 박리방향 AA'과 직사각형의 긴 변이 평행하게 나란하도록 배치되는 것이 바람직하다. 이와 같이 접착체(805)를 사각 형상으로 함으로써, 접착체(805)를 제거한 후 소자형성층(802)을 기판(801)으로부터 용이하게 박리할 수 있게 된다.
도 8c에서는, TFT(806)가 복수 형성되는 영역(803)에 있어서, 박리방향 AA'로 배열되는 TFT(806)의 사이에 삼각 형상의 접착체(807)가 형성되는 경우에 관해서 나타낸다. 이때, 삼각 형상의 접착체(807)의 저변이, 박리방향 XX'와 수직이 되도록 배치하는 것이 바람직하다. 이와 같이 접착체(807)를 삼각 형상으로 한 경우에도, 접착체(807)를 제거한 후 소자형성층(802)을 기판(801)으로부터 용이하게 박리할 수 있게 된다.
도 8d에서는, TFT(808)가 복수 형성되는 영역(803)에 있어서, 박리방향 XX'로 복수 배열되는 TFT(808)의 열과 열 사이에 라인형의 접착체(809)가 형성되는 경우에 관해서 나타낸다. 이때, 라인형의 접착체(809)는, 박리방향 XX'로 복수의 TFT(808)가 배열되는 것과 동일한 길이로 형성하여도 되지만, TFT(808) 1개분의 길이로 형성하여도 된다. 이와 같이 접착체(809)를 라인형으로 한 경우에도, 접착체(807)를 제거한 후, 소자형성층(802)을 기판(801)으로부터 용이하게 박리할 수 있다.
이때, 본 실시예에 나타낸 접착체의 배치 및 형상은, 본 발명에 있어서의 바람직한 일례에 지나지 않으며, 본 발명의 접착체의 형상을 한정하는 것은 아니다.
<실시예 5>
본 실시예에서는, 동일 기판 상에 n채널형 TFT 및 p채널형 TFT를 동시에 제작하는 방법에 관해서, 도 9a 내지 도 9d, 도 10a 내지 도 10d를 참조하여 설명한다.
기판(901) 상에 금속층(902)이 형성되고, 그 위에 접착체(903)가 형성된다.
본 실시예에서는, 기판(901)으로서, 유리기판(#1737)을 사용하고, 금속층(902)으로는, 실시예 1과 마찬가지로 텅스텐(W)을 주성분으로 하는 금속재료를 사용한다. 이때, 접착체(903)는, 나중에 형성되는 TFT 사이에 배치되도록 원하는 형상으로 패터닝되어, 형성된다.
다음으로, 금속층(902) 및 접착체(903) 상에 하지절연막으로서도 기능하는 산화물층(904)을 형성한다. 본 실시예에서는, 플라즈마 CVD법으로 막형성 온도 300℃, 원료가스 SiH4, N20로 제작되는 산화질화실리콘막(조성비 Si=32%, 0=59%, N=7%, H=2%)를 100nm의 두께로 막형성하는 것에 의해, 산화물층(904)을 형성한다.
또한, 대기에 노출시키지 않고 연속적으로 플라즈마 CVD법으로 막형성 온도 300℃, 막형성 가스 SiH4로 비정질 구조를 갖는 반도체층(여기서는 비정질실리콘층)을 54nm의 두께로 형성한다. 이 비정질실리콘층은 수소를 포함하고 있고, 나중의 열처리에 의해서 수소를 확산시켜, 물리적수단으로 산화물층의 층 내부, 또는 계면에서 박리할 수 있다.
다음에, 중량 환산으로 10ppm의 니켈을 포함하는 초산니켈염 용액을 스피너로 도포한다. 도포 대신에 스퍼터법으로 니켈 원소를 전체면에 살포하는 방법을 사용하여도 된다. 이어서, 가열처리를 행하여 결정화시켜 결정구조를 갖는 반도체막(여기서는 폴리실리콘층)을 형성한다. 여기서는 탈수소화를 위한 열처리(500℃, 1시간)의 후에, 결정화를 위한 열처리(550℃, 4시간)를 행하여 결정구조를 갖는 실리콘막을 얻는다. 또한, 이 탈수소화를 위한 열처리(500℃, 1시간)는, 비정질실리콘막에 포함되는 수소를 금속층(902)과 산화물층(904)의 계면으로 확산하는 열처리를 겸하고 있다. 여기서는 실리콘의 결정화를 조장하는 금속 원소로서 니켈을 사용한 결정화기술을 사용하지만, 다른 공지의 결정화기술, 예를 들면 고상성장법이나 레이저결정화법을 사용하여도 된다.
다음에, 결정구조를 갖는 실리콘막 표면의 산화막을 희불산 등으로 제거한 후, 결정화율을 높이고 결정립 내부에 남겨지는 결함을 보수하기 위한 레이저광(XeCl: 파장 308 nm)의 조사를 대기중 또는 산소 분위기 중에서 행한다. 레이저광으로는 파장 400nm 이하의 엑시머레이저광이나, YAG 레이저의 제 2 고조파, 제 3 고조파를 사용한다. 여기서는, 반복주파수 10∼1000Hz 정도의 펄스 레이저광을 사용하고, 그 펄스 레이저광을 광학계로써 100∼500mJ/cm2으로 집광하여, 90∼95% 오버랩율을 갖고 조사하여, 실리콘막 표면을 주사하면 된다. 여기서는, 반복 주파수 30Hz, 에너지밀도 470mJ/cm2으로 레이저광의 조사를 대기중에서 행한다.
이때, 대기중, 또는 산소 분위기 중에서 행하기 때문에, 레이저광의 조사에 의해 표면에 산화막이 형성된다. 여기서는, 펄스 레이저를 사용하는 예를 나타내었지만, 연속발진의 레이저를 사용하여도 된다. 비정질반도체막의 결정화에 있어서, 대입경으로 결정을 얻기 위해서는, 연속발진이 가능한 고체레이저를 사용하여, 기본파의 제 2 고조파∼제 4 고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YV04 레이저(기본파 1064nm)의 제 2 고조파(파장 532nm)나 제 3 고조파(파장 355nm)를 적용하면 된다. 연속발진의 레이저를 사용하는 경우에는, 출력 10W의 연속발진의 YV04 레이저로부터 사출된 레이저광을 비선형 광학소자에 의해 고조파로 변환한다. 또한, YV04 결정과 비선형 광학소자를 공진기에 넣어 고조파를 사출하는 방법도 있다. 그리고, 바람직하게는 레이저광을 광학계에 의해 사각형 또는 타원 형상의 레이저광으로 성형하여, 피처리체의 표면에 조사한다. 이때의 에너지 밀도는 0.01∼100MW/cm2 정도(바람직하게는 0.1∼10MW/cm2)가 필요하다. 그리고, 10∼2000cm/s 정도의 속도에서 레이저광에 대하여 상대적으로 반도체막을 이동시켜 조사하면 된다.
다음에, 상기 레이저광의 조사에 의해 형성된 산화막에 덧붙여, 오존수로 표면을 120초 처리하여 합계 1∼5nm의 산화막으로 이루어지는 배리어층을 형성한다. 본 실시예에서는 오존수를 사용하여 배리어층을 형성하지만, 산소분위기하의 자외 선의 조사로 결정 구조를 갖는 반도체막의 표면을 산화하는 방법, 산소플라즈마 처리에 의해 결정 구조를 갖는 반도체막의 표면을 산화하는 방법, 플라즈마 CVD법, 스퍼터법, 증착법 등으로 1∼10nm 정도의 산화막을 퇴적하여 배리어층을 형성하여도 된다. 또한, 배리어층을 형성하기 전에 레이저광의 조사에 의해 형성된 산화막을 제거하여도 된다.
다음에, 배리어층 상에, 스퍼터링법으로, 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질실리콘막을 10nm∼400nm, 본 실시예에서는 막두께 100nm로 막형성한다. 본 실시예에서는, 아르곤 원소를 포함하는 비정질실리콘막은, 실리콘 타깃을 사용하여 아르곤을 포함하는 분위기하에서 형성한다. 플라즈마 CVD법을 사용하여 아르곤 원소를 포함하는 비정질실리콘막을 형성하는 경우, 막형성 조건은, 모노실란과 아르곤의 유량비(SiH4: Ar)를 1:99로 하고, 막형성 압력을 6.665 Pa(0.05 Torr)로 하고, RF 파워밀도를 0.087W/cm2로 하며, 막형성 온도를 350℃로 한다.
그후, 650℃로 가열된 로에 넣어 3분의 열처리를 행하여 게터링하여, 결정 구조를 갖는 반도체막 중의 니켈농도를 저감한다. 로 대신에 램프어닐링장치를 사용하여도 된다.
다음에, 배리어층을 에칭 스톱퍼로 하여, 게터링 사이트인 아르곤 원소를 포함하는 비정질실리콘막을 선택적으로 제거한 후, 배리어층을 희불산으로 선택적으로 제거한다. 이때, 게터링 시에, 니켈은 산소 농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어지는 배리어층을 게터링 후에 제거하는 것이 바람직하다.
이어서, 상기 얻어진 결정 구조를 갖는 실리콘막(폴리실리콘막이라고도 불림)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어지는 마스크를 형성하고, 원하는 형상으로 에칭 처리하여 서로 분리된 섬 형상의 반도체층(905, 906)을 얻는다. 반도체층(905, 906)을 형성한 후, 레지스트로 이루어지는 마스크를 제거한다(도 9a).
다음에, 불산을 포함하는 에쳔트로 산화막을 제거하는 동시에 실리콘막(반도체층(905, 906))의 표면을 세정한 후, 게이트절연막(907)으로서 기능하는, 실리콘을 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 115nm의 두께로 산화실리콘막을 형성한다(도 9b).
더구나, 게이트절연막(907) 상에 막두께 20∼100nm의 제 1 도전막(908)과, 막두께 100∼400nm의 제 2 도전막(909)을 적층 형성한다. 본 실시예에서는, 게이트절연막(907) 상에 제 1 도전막(908)이 되는 막두께 50nm의 질화탄탈륨막, 제 2 도전막(909)이 되는 막두께 370nm의 텅스텐막을 순차 적층한다.
이때, 제 1 도전막(908) 및 제 2 도전막(909)을 형성하는 도전성 재료로서는 Ta, W, Ti, Mo, A1, Cu에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물재료를 사용할 수 있다. 또한, 제 1 도전막(908) 및 제 2 도전막(909)으로서 인 등의 불순물 원소를 도핑한 다결정실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용하여도 된다. 또한, 본 발명은 2층 구조에 한정되지 않는다. 예를 들면, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리 콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차 적층한 3층 구조로 하여도 된다. 또한, 3층 구조로 하는 경우, 제 1 도전막으로 텅스텐 대신에 질화텅스텐을 사용하여도 되고, 제 2 도전막으로 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용하여도 되며, 제 3 도전막으로 질화티타늄막 대신에 티타늄막을 사용하여도 된다. 또한, 단층 구조이어도 된다.
다음에, 도 9c에 나타낸 바와 같이 노광공정에 의해 레지스트로 이루어지는 마스크(910, 911)를 형성하고, 게이트전극 및 배선을 형성하기 위한 제 1 에칭처리를 행한다. 제 1 에칭처리에서는 제 1 및 제 2 에칭조건으로 행한다. 에칭에는 ICP(Inductively Coupled Plasma: 유도결합형 플라즈마) 에칭법을 사용하는 것이 바람직하다. ICP 에칭법을 사용하여, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 에칭할 수 있다. 이때, 에칭용 가스로서는, Cl2, BCl3, SiCl4, CCl4 등을 대표로 하는 염소계 가스 또는 CF4, SF6, NF3 등을 대표로 하는 불소계 가스, 또는 02을 적절히 사용할 수 있다.
본 실시예에서는, 기판측(시료 스테이지)에도 150W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 음의 자기바이어스 전압을 인가한다. 이때, 기판측의 전극 면적 사이즈는, 12.5cm×12.5cm이며, 코일형의 전극 면적 사이즈(여기서는 코일이 설치된 석영 원판)은, 직경 25cm의 원판이다. 이 제 1 에칭조건에 의해 W막을 에칭하여 제 1 도전층의 단부를 테이퍼 형상으로 한다. 제 1 에칭조건에서의 W에 대한 에칭속도는 200.39nm/min, TaN에 대한 에칭속도는 80.32nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 이 제 1 에칭조건에 의해서, W의 테이퍼각은, 약 26°로 된다. 이후, 레지스트로 이루어지는 마스크(910, 911)를 제거하지 않고 제 2 에칭조건으로 바꾼다. 제 2 에칭조건에서는, 에칭용 가스로 CF4와 Cl2를 사용하여, 각각의 가스유량비를 30:30(sccm)으로 하고, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 약 30초 정도의 에칭을 행한다. 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 음의 자기바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 제 2 에칭조건에서는 W막 및 TaN막도 같은 정도로 에칭된다. 제 2 에칭조건에서의 W에 대한 에칭속도는 58.97nm/min, TaN에 대한 에칭속도는 66.43nm/min이다. 이때, 게이트절연막 상에 잔사를 남기는 일 없이 에칭하기 위해서는, 10∼20% 정도의 비율로 에칭시간을 증가시키면 된다.
상기한 제 1 에칭처리에서는, 레지스트로 이루어지는 마스크의 형상을 적합한 것으로 하는 것과, 기판측에 인가하는 바이어스 전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼 형상이 된다. 이 테이퍼부의 각도는 15∼45°로 하면 된다.
이렇게 해서, 제 1 에칭처리에 의해 제 1 도전층과 제 2 도전층으로 이루어지는 제 1 형상의 도전층(912, 913)(제 1 도전층(912a, 913a)과 제 2 도전층(912b, 913b))을 형성한다. 게이트절연막이 되는 절연막(907)은, 10∼20nm 정도 에칭된다. 게이트절연막(907)은 제 1 형상의 도전층(912, 913)으로 덮이지 않은 얇아진 영역을 갖는다.
다음에, 도 9d에 나타낸 바와 같이, 레지스트로 이루어지는 마스크를 제거하지 않고 제 2 에칭처리를 행하여 제 1 형상의 도전층을 형성한다. 여기서는, 에칭용 가스로 SF6와 Cl2와 02를 사용하고, 각각의 가스유량비를 24/12/24(sccm)로 하여, 1.3Pa의 압력으로 코일형의 전극에 700W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 에칭을 25초 행한다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 음의 자기바이어스 전압을 인가한다. 제 2 에칭처리에서의 W에 대한 에칭속도는 227.3nm/min, TaN에 대한 에칭속도는 32.1nm/min이며, TaN에 대한 W의 선택비는 7.1이고, 게이트절연막(911)인 Si0N에 대한 에칭속도는 3.37nm/min이며, Si0N에 대한 W의 선택비는 6.83이다. 이와 같이 에칭가스용 가스로 SF6를 사용한 경우, 게이트절연막(911)과의 선택비가 높기 때문에 막 감소를 억제할 수 있다. 본 실시예에 있어서의 게이트절연막(911)의 막 감소는 8nm 정도이다.
이 제 2 에칭처리에 의해 W의 테이퍼각을 70°로 할 수 있다. 이 제 2 에칭처리에 의해 제 2 도전층(914b, 915b)을 형성한다. 이때, 제 1 도전층은, 거의 에칭되지 않아, 제 1 도전층(914a, 915a)이 된다. 이때, 제 1 도전층(914a, 915a)은, 제 1 도전층(912a, 913a)과 거의 같은 사이즈이다. 실제로는, 제 1 도전층의 폭은, 제 2 에칭처리 전과 비교하였을 때 약 0.3㎛ 정도, 즉 선폭 전체로 0.6㎛ 정도 후 퇴하는 경우도 있지만, 거의 사이즈에 변화가 없다.
또한, 2층 구조 대신에, 막두께 50nm의 텅스텐막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화티타늄막을 순차 적층한 3층 구조로 한 경우, 제 1 에칭처리에 있어서의 제 1 에칭조건으로서는, BCl3와 Cl2와 02 를 원료가스로 사용하여, 각각의 가스유량비를 65/10/5(sccm)으로 하고, 기판측(시료 스테이지)에 300W의 RF(13.56MHz)전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 450W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 117초의 에칭을 행한다. 제 1 에칭처리에 있어서의 제 2 에칭조건으로서는, CF4과 Cl2와 02를 사용하여, 각각의 가스유량비를 25/25/10(sccm)으로 하고, 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 투입하고, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여, 약 30초 정도의 에칭을 행하면 된다. 제 2 에칭처리로서는 BCl3과 Cl2를 사용하여, 각각의 가스유량비를 20/60(sccm)으로 하고, 기판측(시료 스테이지)에는 100W의 RF(13.56 MHz)전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 600W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 에칭을 행하면 된다.
다음에, 레지스트로 이루어지는 마스크(910)를 제거한 후, 도 10a에 나타낸 바와 같이 레지스트로 이루어지는 마스크(918)를 형성하여 제 1 도핑처리를 행한다. 도핑처리는 이온도우프법, 또는 이온주입법으로 행하면 된다. 이때, 마스크(918)는 p채널형 TFT을 형성하는 반도체막 및 그 주연의 영역을 보호하는 마 스크이다.
제 1 도핑처리에 있어서의 이온도우프법의 조건은 도우즈량을 1.5×1015atoms/cm2로 하고, 가속전압을 60∼100keV로 하여 인(P)을 도핑한다. 이때, n형 도전성을 부여하는 불순물 원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용할 수 있다. 여기서는, 제 2 도전층(914b, 915b)을 마스크로 하여 각 반도체층에 불순물영역이 자기 정합적으로 형성된다. 물론, 마스크(918)로 덮인 영역에는 도핑되지 않는다. 이렇게 해서, 제 1 불순물영역(919)과, 제 2 불순물영역(920)이 형성된다. 제 1 불순물영역(919)에는 1×1020∼1×1021 atoms/cm3의 농도범위로 n형을 부여하는 불순물원소가 첨가되어 있다. 여기서는, 제 1 불순물영역과 같은 농도범위의 영역을 n+ 영역이라고도 부른다.
또한, 제 2 불순물영역(920)은 제 1 도전층(915a)에 의해 제 1 불순물영역(919)보다도 저농도로 형성되며, 1×1018∼1×1019 atoms/cm3의 농도범위로 n형을 부여하는 불순물원소가 첨가되게 된다. 이때, 제 2 불순물영역(920)는, 테이퍼 형상인 제 1 도전층(915a)의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도구배를 갖고 있다. 여기서는, 제 2 불순물영역(920)과 같은 농도범위의 영역을 n-영역이라고도 부른다.
이어서, 레지스트로 이루어지는 마스크(918)를 제거한 후, 레지스트로 이루어지는 마스크(921)를 새롭게 형성하여 도 10b에 나타낸 바와 같이 제 2 도핑처리를 행한다. 상기 도핑 처리는 이온도우프법 또는 이온주입법으로 행하면 된다. 이 때, 마스크(921)은 n 채널형 TFT를 형성하는 반도체막 및 그 주연의 영역을 보호하는 마스크이다.
제 2 도핑처리에 있어서의 이온도우프법의 조건은 도우즈량을 1×1015~2×1015 atoms/cm2로 하고, 가속전압을 50∼100 keV로 하여 붕소(B)을 도핑한다. 여기서는, 제 2 도전층(914b, 915b)을 마스크로 하여 각 반도체층에 불순물영역이 자기 정합적으로 형성된다. 물론, 마스크(921)로 덮인 영역에는 도핑되지 않는다. 상기 제 2 도핑처리에 의해, p채널형 TFT을 형성하는 반도체층에 p형의 도전성을 부여하는 불순물원소가 첨가된 제 3 불순물영역(922) 및 제 4 불순물영역(923)을 형성한다.
또한, 제 3 불순물영역(922)에는 1×1020∼1×1021 atoms/cm3의 농도범위로 p형을 부여하는 불순물원소가 첨가되도록 한다. 또한, 제 3 불순물영역(922)에는 1×1020∼1×1021/cm3의 농도범위로 p형을 부여하는 불순물원소가 첨가되도록 한다. 한편, 제 3 불순물영역(922)에는 앞선 공정에서 인(P)이 첨가된 영역(n-영역)이지만, p형을 부여하는 불순물원소의 농도가 그것의 1.5∼3배 첨가되어 있어 도전형은 p형으로 되어 있다. 여기서는, 제 3 불순물영역(922)과 같은 농도범위의 영역을 p+ 영역이라고도 부른다.
또한, 제 4 불순물영역(923)은 제 1 도전층(914a)의 테이퍼부와 겹치는 영역에 형성되는 것으로, 1×1018∼1×1020 atoms/cm3의 농도범위로 p형을 부여하는 불순 물원소가 첨가되도록 한다. 이때, 제 4 불순물영역(923)는, 테이퍼 형상인 제 1 도전층(914a)의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도구배를 갖고 있다. 여기서는, 제 4 불순물영역(923)과 같은 농도범위의 영역을 p- 영역이라고도 부른다.
이상의 공정에 의해, 각각의 반도체층에 n형 또는 p형의 도전형을 갖는 불순물영역이 형성된다. 제 2 형상의 도전층(914, 915)은 TFT의 게이트전극이 된다.
다음에, 각각의 반도체층에 첨가된 불순물원소를 활성화처리하는 공정을 행한다. 이 활성화공정은, 램프광원을 사용한 래피드서멀어닐링법(RTA법), 혹은 YAG 레이저 또는 엑시머레이저를 이면으로부터 조사하는 방법, 혹은 로를 사용한 열처리, 혹은 이들 방법 중에서, 어느 하나와 조합시킨 방법에 의해 행한다.
다음에, 제 1 절연막(924)을 형성한다. 이때, 본 실시예에서는, 플라즈마 CVD법에 의해 형성된 막두께 50nm의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것은 아니며, 질화실리콘, 산화실리콘 등의 절연막을 단층하거나 적층하는 구조로 하여도 된다.
다음에, 제 1 절연막(924) 상에 제 2 절연막(925)을 형성한다. 여기서 형성되는 제 2 절연막(925)으로는, 질화실리콘, 질화산화실리콘, 산화실리콘 등의 절연막을 사용할 수 있다. 본 실시예에서는, 플라즈마 CVD법에 의해 형성된 막두께 50nm의 질화실리콘막을 사용하는 것으로 한다.
다음에, 질화실리콘막으로 이루어지는 제 2 절연막(925)을 형성한 후, 열처리(300∼550℃에서 1∼12시간의 열처리)를 행하고, 반도체층을 수소화하는 공정을 행한다(도 10c). 이 공정은 제 2 절연막(925)에 포함되는 수소에 의해, 반도체층의 댕그링 본드를 종단하는 공정이다. 수소화의 다른 수단으로서, 수소분위기하에서 350℃ 정도의 열처리나, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)를 행할 수도 있다.
다음에, 제 2 절연막(925) 상에 유기절연물 재료로 이루어지는 제 3 절연막(926)을 형성한다. 여기서는, 막두께 1.6㎛의 아크릴수지막을 형성한다. 다음에, 각 불순물영역에 이르는 콘택홀(927)을 형성한다.
이때, 본 실시예에서 사용하는 아크릴수지는 감광성아크릴이기 때문에, 아크릴수지를 노광하여 현상하는 것에 의해 원하는 위치에 개공할 수 있다. 또한, 제 1 절연막(924) 및 제 2 절연막(925)의 일부의 에칭에는, 드라이에칭법을 사용하고, 제 1 절연막(924)을 에칭스톱퍼로 하여 제 2 절연막(925)을 부분적으로 에칭하고 나서, 제 1 절연막(924)을 부분적으로 에칭한다. 이에 따라 콘택홀(927)을 얻는다.
이때, 본 실시예에서는, 유기수지막으로 제 3 절연막(926)을 형성한 후에 콘택홀을 형성하는 경우에 관해서 설명하였지만, 제 3 절연막(926)을 형성하기 전에 제 2 절연막(925) 및 제 1 절연막(924)을 드라이에칭하는 것도 가능하다. 이때, 에칭 처리후, 제 3 절연막(926)을 형성하기 전에 기판을 300∼550℃에서 1∼12시간 열처리하는 것이 바람직하다.
그리고, 도 10d에 나타낸 바와 같이 Al, Ti, Mo, W 등을 사용하여 배선(928)을 형성하는 것에 의해, n채널형 TFT(1001), p채널형 TFT(1002)을 동일기판 상에 형성할 수 있다.
<실시예 6>
본 실시예에서는, 본 발명에 의해 제작되는 반도체장치 중에서, 패널의 화소부에 발광소자를 갖는 발광장치의 경우에 관해서, 도 11a 내지 도 11c를 참조하여 설명한다. 이때, 도 11a는, 발광소자의 단면 구조에 관해서 나타내는 것이고, 도 11b 및 도 11c는, 발광소자의 소자구조에 관해서 나타낸 것이다. 또한, 여기서 나타낸 발광소자는, 전류제어용 TFT과 전기적으로 접속된 제 1 전극과, 제 1 전극과 전계발광층의 사이에 끼워 형성된 제 2 전극을 포함한다.
도 11a에 있어서, 접착층(1110)과 산화물층(1109)이 기판(1101) 상에 형성되고, 그 위에 박막 트랜지스터(TFT)가 형성된다. 이때, 여기서는, 발광소자(1115)의 제 1 전극(1111)과 전기적으로 접속되고, 발광소자(1115)에 공급되는 전류를 제어하는 기능을 갖는 전류제어용 TFT(1122)와, 전류제어용 TFT(1122)의 게이트전극에 인가되는 비디오신호를 제어하기 위한 스위칭용 TFT(1121)를 나타낸다.
기판(1101)으로서는, 차광성을 갖는 실리콘 기판을 사용하지만, 유리기판, 석영기판, 수지기판, 가요성의 기판재료(플라스틱)를 사용하여도 된다. 또한, 각 TFT의 활성층은, 적어도 채널형성영역(1102), 소스영역(1103), 드레인영역(1104)을 구비하고 있다.
또한, 각 TFT의 활성층은, 게이트절연막(1105)으로 덮이고, 게이트절연막(1105)을 통해 채널형성영역(1102)과 겹치는 게이트전극(1106)이 형성되어 있다. 또한, 게이트전극(1106)을 덮어 층간절연막(1108)이 설치되어 있다. 또 한, 층간절연막(1108)을 형성하는 재료로서는, 산화규소, 질화규소 및 질화산화규소 등의 규소를 포함하는 절연막뿐만 아니라, 폴리이미드, 폴리아미드, 아크릴(감광성 아크릴을 포함), BCB(벤조시클로부텐)이라는 유기수지막을 사용할 수 있다.
다음에, 층간절연막(1108)의 개구부에 전류제어용 TFT(1122)의 소스영역(1103)과 전기적으로 접속된 배선(1107)이 형성되고, 드레인영역(1104)과 전기적으로 접속된 제 1 전극(1111)이 설치된다. 이때, 제 1 전극(1111)이 양극인 경우에는, 전류제어용 TFT(1122)를 p채널 형태로 형성하고, 음극인 경우에는 전류제어용 TFT(1122)를 n채널형으로 형성하는 것이 바람직하다.
상기 설명된 공정들은 다른 실시예에 따라 실행할 수 있으며, 본 실시예에서는 그에 대한 설명을 생략하도록 한다. 이때, 층간절연막(1108)을 형성하는 것에 의해, 박리 및 전사 공정에서 형성되는 개구부는 매립된다. 배선(1107)은 그 일부를 노출시켜 이면으로부터 에칭하고, 그 다음 배선(1107)상에 제 1 전극(1111)을 형성한다. 또한, 제 1 전극(1111)의 단부, 및 배선(1107) 등을 덮어 절연층(1112)이 형성된다. 다음에, 제 1 전극(1111) 상에 전계발광층(1113)이 형성되고, 그 위에, 제 2 전극(1114)을 형성하는 것에 의해 발광소자(1115)를 완성시킬 수 있다.
이때, 본 실시예에 있어서, 제 1 전극(1111) 및 제 2 전극(1114)의 재료를 임의로 선택할 수 있지만, 양극으로서 기능시키는 전극을 형성하는 경우에는, 일반적으로 일함수가 큰 도전성재료(예를 들면, 일함수가 4.0eV 이상)를 사용하는 것이 바람직하고, 음극으로서 기능시키는 전극을 형성하는 경우에는, 일반적으로 일함수가 작은 도전성재료(예를 들면, 일함수가 3.5eV 이하)를 사용하는 것이 바람직하 다. 또한, 전계발광층에서 생긴 빛을 투과시키는 전극을 형성하는 경우에는, 투광성의 재료를 사용하여 전극을 형성해야 한다. 이 경우에 있어서, 어느 한쪽의 전극만을 투광성의 재료로 형성하고, 다른쪽을 차광성의 재료로 형성하여도 되지만, 양쪽의 전극재료를 투광성의 재료로 형성하는 것에 의해, 양 전극으로부터 빛을 출사시킬 수 있는 발광소자를 형성할 수 있다.
또한, 도 11a에 나타낸 발광소자에 있어서, 양극이 되는 전극으로부터 전계발광층(1113)에 정공이 주입되고, 음극이 되는 전극으로부터 전계발광층(1113)에 전자가 주입된다. 그리고, 전계발광층(1113)에 있어서, 정공과 전자가 재결합하는 것에 의해 발광이 얻어진다.
또한, 전계발광층(1113)은, 적어도 발광층을 포함하며, 정공주입층, 정공수송층, 블로킹층, 전자수송층, 및 전자주입층과 같은, 캐리어에 대한 기능이 다른 층중 어느 하나, 또는 복수를 조합하여 적층하는 것에 의해 형성된다.
또한, 전계발광층(1113)을 형성하는 재료로서는, 저분자계, 고분자계, 또는 중분자계의 공지의 유기 화합물을 사용할 수 있다. 이때, 여기서 말하는 중분자계의 유기 화합물이란, 승화성을 갖지 않고, 분자수가 20 이하, 또는 연쇄되는 분자의 길이가 10㎛ 이하인 재료의 것을 말한다.
이때, 전계발광층(1113)을 형성하는 재료로서, 구체적으로는 이하에 나타낸 것과 같은 재료를 사용할 수 있다.
정공주입층을 형성하는 정공주입 재료로서는, 유기 화합물이면 포르피린계의 화합물이 유효하며, 프탈로시아닌(이하, H2-Pc로 나타냄), 구리 프탈로시아닌(이하, Cu-Pc로 나타냄) 등이 있다. 도전성 고분자 화합물에 화학도핑을 시행한 재료도 있으며, 폴리스티렌술폰산(이하, PSS로 나타냄)을 도우프한 폴리에틸렌디옥시티오펜(이하, PED0T로 나타냄)와, 폴리아닐린, 폴리비닐카바졸(이하, PVK로 나타냄) 등을 들 수 있다.
정공수송층을 형성하는 정공수송 재료로서는, 방향족 아민계(즉, 벤젠 고리-질소의 결합을 갖는 것)의 화합물이 바람직하다. 널리 사용하고 있는 재료로서, 예를 들면, 앞서 서술한 TPD 이외에, 그것의 유도체인 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(이하, “α-NPD”라 함)이나, 4,4',4"-트리스(N,N-디페닐-아미노)-트리페닐아민(이하, “TDATA”라 함, 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(이하, “MTDATA”라 함) 등의 스타버스트형 방향족 아민화합물을 들 수 있다.
발광층을 형성하는 발광재료로서는, 구체적으로는, 트리스(8-퀴놀리노레이토)알루미늄(이하, Alq3로 나타냄), 트리스(4-메틸-8-퀴놀리노레이토)알루미늄(이하, Almq3로 나타냄), 비스(10-히드록시벤조[h]-퀴놀리노레이토)베릴륨(이하, BeBq2로 나타냄), 비스(2-메틸-8-퀴놀리노레이토)-(4-히드록시비페닐)-알루미늄(이하, BAlq로 나타냄), 비스[2-(2-히드록시페닐)-벤조옥사졸레이토]아연(이하, Zn(B0X)2로 나타냄), 비스[2-(2-히드록시페닐)-벤조티아졸레이토]아연(이하, Zn(BTZ)2로 나타냄) 등의 금속 착체 이외에, 각종 형광색소가 유효하다. 또한, 3중항 발광재료도 가능하며, 그 주된 예는 백금 내지는 이리듐을 중심금속으로 하는 착체를 포함한 다. 3중항 발광재료로서는, 트리스(2-페닐피리딘)이리듐(이하, Ir(ppy)3로 나타냄), 2,3,7,8,12,13,17,18-옥타에틸-21H,23H-포르피린-백금(이하, Pt0EP로 나타냄) 등이 알려져 있다.
전자수송층을 형성하는 전자수송 재료로서는, 금속 착체가 자주 사용되며, 앞서 서술한 Alq3, Almq3, BeBq2 등의 퀴놀린 골격 또는 벤조퀴놀린 골격을 갖는 금속 착체나, 혼합 배위자 착체인 BAlq 등이 바람직하다. 또한, Zn(B0X)2, Zn(BTZ)2 등의 옥사졸계, 티아졸계 배위자를 갖는 금속착체도 있다. 더구나, 금속 착체 이외에도, 2-(4-비페닐)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(이하, PBD로 나타냄), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(이하, 0XD-7으로 나타냄) 등의 옥사디아졸 유도체, 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐)-1,2,4-트리아졸(이하, TAZ로 나타냄), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐)-1,2,4-트리아졸(이하, p-EtTAZ로 나타냄) 등의 트리아졸 유도체, 바소페날트로린(이하, BPhen으로 나타냄), 바소큐프로인(이하, BCP으로 나타냄) 등의 펜아트롤린 유도체가 전자수송성을 갖는다.
그 이외에, 블로킹층을 포함시키는 경우에는, 블로킹층을 형성하는 정공 저지 재료로서, 위에서 서술한 BAlq, 0XD-7, TAZ, p-EtTAZ, BPhen, BCP 등이, 여기 에너지 레벨이 높기 때문에 유효하다.
도 11b에는, 제 1 전극(1131)이 투광성인 재료로 형성된 양극이며, 제 2 전극(1133)이 차광성의 재료로 형성된 음극인 경우의 구성에 관해서 나타낸다. 이 경 우에는, 제 1 전극(1131)은, 산화인듐주석(IT0)막, 산화인듐에 2∼20[%]의 산화아연(Zn0)을 혼합한 투명도전막, IZ0, 및 In203-Zn0라는 투명도전막을 사용하여 형성할 수 있으며, 제 2 전극(1114)은, Al, Ti, W 등을 사용하여 형성할 수 있다. 여기서는, 제 1 전극(1131)에 IT0을 사용하고, 제 2 전극(1133)에는, Al을 사용한 경우에 관해서 나타낸다. 그리고, 전계발광층(1132)에서 생긴 빛은, 제 1 전극(1131)측으로부터 출사된다. 이때, 이 구성에 있어서, 전계발광층(1132)을 형성하는 재료는, 앞서 나타낸 재료를 적절히 선택하여 사용할 수 있다.
또한, 본 발명은 상기 구성에 한정되지 않고, 제 1 전극(1131)을 차광성의 양극으로 형성하고, 제 2 전극(1133)을 투광성의 음극이 되도록 형성할 수도 있다. 이 경우에는, 제 2 전극(1133)측으로부터 빛이 출사된다.
도 11c에는, 제 1 전극(1141) 및 제 2 전극(1143)의 양쪽이, 투광성의 재료로 형성되어 있고, 제 1 전극이 양극으로, 제 2 전극(1143)이 음극인 경우의 구성에 관해서 나타낸다. 이 경우에는, 제 1 전극(1141)은, 도 11b에 나타낸 경우와 같이 산화인듐주석(IT0)막, 산화인듐에 2∼20[%]의 산화아연(Zn0)을 혼합한 투명도전막, IZ0, 및 In203-Zn0라는 투명도전막을 사용하여 형성할 수 있으며, 제 2 전극(1143)은, 일함수가 작은 재료인 Mg:Ag(마그네슘과 은의 합금)과, IT0을 적층하는 것에 의해 형성할 수 있다. 이 경우에는, 전계발광층(1142)에서 생긴 빛은, 제 1 전극(1141) 및 제 2 전극(1143)의 양쪽측에서 출사된다. 이때, 이 구성에 있어서도, 전계발광층(1142)을 형성하는 재료는, 앞서 나타낸 재료를 적절히 선택하 여 사용할 수 있다.
<실시예 7>
본 실시예에서는, 본 발명에 의해 제작되는 반도체장치 중에서, 패널의 화소부에 액정소자를 갖는 액정장치의 경우에 관해서, 도 12를 참조하여 설명한다.
도 12에 나타낸 바와 같이, 기판(1201) 상에는 접착층(1215)과 산화물층(1214)이 형성되고, 그 위에 TFT(1202)가 형성되어 있다. TFT(1202)는, 층간절연막(1203)의 개구부에 형성된 배선(1204)에 의해, 화소전극이 되는 제 1 전극(1205)과 전기적으로 접속되어 있다. 또한, 제 1 전극(1205) 상에는 배향막(1206)이 형성되어 있고, 러빙처리가 행해져 있다. 또한, 기판 간격을 유지하기 위한 유기수지로 이루어지는 기둥 형태의 스페이서(1207)가 설치되어 있다. 이때, 스페이서(1207) 및 배향막(1206)의 형성순서는 반대라도 된다.
한편, 대향기판(1213)은, 기판 상에 착색층(1208), 평탄화막(1209), 투명성 도전막으로 이루어지는 대향전극(1210) 및 배향막(1211)을 갖고 있다. 이때, 착색층(1208)으로서, 적색의 착색층, 청색의 착색층, 및 녹색의 착색층이 각각 형성되어 있어도 된다.
소자가 형성된 기판(1201)과 대향기판(1207)은, 실링제(도시하지 않음)로 부착되어 있다. 이때, 실링제로는 필러가 혼입되어 있고, 이 필러와 스페이서에 의해서 균일한 간격(바람직하게는 2.0∼3.0㎛)을 유지하면서 2장의 기판이 부착되어 있다. 또한, 양 기판의 사이에는 액정(1212)이 주입되어 있고, 밀봉제에 의해서 완전 히 밀봉되어 있다. 이때, 액정(1212)으로 공지의 액정재료를 사용할 수 있다.
또한, 도 12에 나타낸 구조로 한 경우, 빛은, 대향기판(1213)측에서 입사하여, 액정(1212)에서 변조되고, 소자가 형성된 기판(1201)측으로부터 출사한다.
본 발명에서는, 제 1 전극에 반사성을 갖는 금속막(구체적으로는, 알루미늄(합금)막 등)을 사용할 수도 있다. 이 경우에는, 빛이 대향기판(1213)측에서 입사하고, 액정(1212)에서 변조된 후, 다시 대향기판(1213)측으로부터 출사한다. 이때, 이러한 구조로 한 경우에는, 빛이 제 1 전극을 투과하지 않기 때문에, 메모리소자나 저항소자 등을 설치할 수 있다.
<실시예 8>
본 실시예에서는, 본 발명에 의해 제작된 반도체소자를 그것의 일부에 짜넣은 것에 의해 완성되는 여러가지 전자기기에 관해서 설명한다.
이들 전자기기로서는, 비디오카메라, 디지털카메라, 헤드마운트디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카스테레오, 퍼스널컴퓨터, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형게임기 또는 전자서적 등의 기록매체를 재생하여, 그 화상을 표시할 수 있는 반도체장치를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 13a 내지 도 13g에 나타낸다.
도 13a는, 케이스(2001), 지지대(2002), 표시부(2003), 스피커부(2004), 비디오 입력단자(2005) 등을 포함하는 표시 장치를 나타낸다. 이때, 표시부(2003)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 가지고 있다. 또 한, 표시장치는, 퍼스널컴퓨터용, TV 방송 수신용, 광고표시용 등의 모든 정보표시용 장치가 포함된다.
도 13b는 노트북형 퍼스널컴퓨터로서, 본체(2201), 케이스(2202), 표시부(2203), 키보드(2204), 외부접속포트(2205), 포인팅 마우스(2206) 등을 포함한다. 이때, 표시부(2203)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 갖고 있다.
도 13c는 모바일컴퓨터로서, 본체(2301), 표시부(2302), 스위치(2303), 조작키(2304), 적외선 포트(2305) 등을 포함한다. 이때, 표시부(2302)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 가지고 있다.
도 13d는 프로그램을 기록한 기록매체(이하, 기록매체라고 함)를 사용하는 플레이어로서, 본체(2401), 케이스(2402), 표시부 A(2403), 표시부 B(2404), 기록매체(2405), 조작스위치(2406), 스피커부(2407) 등을 포함한다. 표시부 A(2403)과 표시부 B(2404)는 각각 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 포함한다. 이때, 이 플레이어는 기록매체로서 DVD(Digital Versatile Disc), CD 등을 사용하여, 음악감상이나 영화감상이나 게임이나 인터넷을 행할 수 있다.
도 13e는 휴대서적(전자서적)으로, 본체(2501), 표시부(2502), 기록매체(2503), 조작스위치(2504), 안테나(2505) 등을 포함한다. 이때, 표시부(2502)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 가지고 있다.
도 13f는 비디오카메라로서, 본체(2601), 표시부(2602), 케이스(2603), 외부접속포트(2604), 리모콘 수신부(2605), 수상부(2606), 배터리(2607), 음성입력부(2608), 조작키(2609), 접안부(2610) 등을 포함한다. 이때, 표시부(2602)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 가지고 있다.
여기서, 도 13g는 휴대전화로서, 본체(2701), 케이스(2702), 표시부(2703), 음성입력부(2704), 음성출력부(2705), 조작키(2706), 외부접속포트(2707), 안테나(2708) 등을 포함한다. 이때, 표시부(2703)는, 실시예 6에서 설명한 발광소자나 실시예 7에서 설명한 액정소자를 가지고 있다.
이상과 같이, 본 발명에 의해 제작된 반도체소자의 적용범위는 매우 넓어, 모든 분야의 응용제품에 적용하는 것이 가능하다.
<실시예 9>
본 실시예에서는, 본 발명의 전사공정을 포함하는 제작방법에 대해서 도 15a 내지 도 15e, 및 도 16a 내지 도 16d를 참조하여 설명한다.
도 15a에 있어서, 제 1 기판(3201)상에 금속층(3202)이 적층되고, 그 위에 복수의 접착체(3203)가 형성된다.
또, 본 실시예에 있어서, 제 1 기판(3201)으로서는, 유리기판, 석영기판을 사용할 수 있다. 또, 유리기판으로서는, 바륨보로실리케이트산유리, 알루미노실리케이산유리, 알루미노실리케이트유리 등을 소재로 하는 유리기판을 사용할 수 있으며, 대표적으로는, 코닝사제의 1737유리기판(변형점667℃), 아사히가라스사제의 AN100(변형점670℃) 등이 적용 가능하다. 본 실시예에서는, AN100을 사용하기로 한다.
또한, 금속층(3202)에는, 텅스텐(W), 몰리브덴(Mo), 테크네튬(Tc), 레늄(Re), 루테늄(Ru), 오스뮴(Os), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 백금(Pt), 은(Ag) 또는 금(Au)에서 선택된 원소, 상기 원소를 주성분으로 하는 합금 또는 질화물(예를 들면, 질화티탄, 질화텅스텐, 질화탄탈, 질화몰리브덴)을 단층 또는 적층하여 사용할 수 있지만, 본 실시예에서는, W(텅스텐)를 주성분으로 하는 금속층(3202)을 사용하기로 한다. 또, 금속층(3202)의 막두께는 10nm~200nm, 바람직하게는 50nm~75nm로 하면 좋다.
금속층(3202)는, 스패터링법, CVD법, 증착법에 의해 형성할 수 있지만, 본 실시예에서는, 스패터링법에 의해 막형성하는 것으로 한다. 또한, 스패터링법에 의해 금속층(3202)을 형성하는 경우에는, 제 1 기판(3201)을 고정하기 위해서, 제1의 기판(3201)의 주연부 부근에서의 막두께가 불균일하기 쉽다. 그 때문에, 드라이에칭에 의해서 주연부만 제거하는 것이 바람직하다.
금속층(3202) 위에 형성되는 접착체(3203)는, 비정질실리콘막을 막형성한 후, 이것을 패터닝함으로써 형성된다.
다음으로, 산화물층(3204)을 형성한다(도15b). 본 실시예에서는 산화실리콘으로 이루어지는 막을 산화실리콘타깃을 사용한 스퍼터링법에 의해, 막두께 150nm~200nm으로 형성한다. 또, 산화물층(3204)의 막두께는, 금속층(3202)의 막두 께의 2배 이상으로 하는 것이 바람직하다.
다음으로, 산화물층(3204)상에 소자형성층(3301)이 형성된다(도 15c). 소자형성층(3301)에는, 집적회로를 구성하는 TFT(p채널형 TFT 또는 n채널형 TFT)가 복수 형성되고, 이들 TFT를 접속하는 배선(3211), 절연막(3210, 3212) 등이 포함되는 것으로 한다. 또, 이러한 소자형성층의 제작방법은, 본 발명에 있어서 특별히 한정되는 것이 아니다. 실시예 13에서 나타내는 바와 같은 제작방법 외에, 공지된 제작방법을 조합하여 사용할 수 있다. 또, TFT는, 산화물층(3204)상의 반도체막의 일부에 형성된 불순물영역(3205) 및 채널형성영역(3206), 게이트절연막(3207) 및 게이트전극(3208)에 의해 구성된다.
본 실시예에서는, 소자형성층(3301)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막 중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 이 열처리는 420℃ 이상이면 좋고, 소자형성층(3301)의 형성프로세스와는 별도로 행해도 좋고, 겸용시켜 공정을 생략해도 좋다. 예를 들면, 수소를 포함하는 재료막으로서 수소를 포함하는 비결정질 실리콘막을 CVD법에 의해 막형성한 후, 결정화시키기 때문에 500℃ 이상의 열처리를 행하면, 가열에 의해 폴리실리콘막을 형성할 수 있으면서 동시에 수소의 확산을 행할 수 있다.
또, 이 열처리를 행함으로써, 금속층(3202)과 산화물층(3204)과의 사이에 결정구조를 가지는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다. 또, 금속층(3202)상에 접착체(3203)를 형성하고, 그 위에 산화물층(3204)을 적층 형성할 때에, 금속층(3202)과 산화물층(3204)과의 사이에 2nm~5nm정도 형성되는 비결정질상태의 금속산화물층(산화텅스텐막)도, 이 열처리에 의해 결정구조를 형성하여 금속산화물로 이루어지는 층(도시하지 않음)을 형성한다.
또, 이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(3202)과 산화물층(3204)과의 계면에 형성되는 것에 의해, 나중 공정에서 기판과 소자형성층과의 박리가 용이하게 된다. 또, 본 실시예에서는, 소자형성층(3301)을 형성하는 도중의 열처리에 있어서, 금속산화물로 이루어지는 층이 형성되는 경우에 대해서 설명하였지만, 본 발명은 이 방법에 한정되지 않고, 금속층(3202) 및 접착체(3203)를 형성한 후, 금속산화물층(3202)을 형성하여 산화물층(3204)을 형성하는 방법으로 행할 수도 있다.
한편, 소자형성층(3301)을 형성하는 도중의 열처리에 의해, 접착체(3203)와 금속층(3202)과의 밀착성을 높일 수 있다. 즉, 본 실시예에 있어서, 비정질실리콘막으로 형성된 접착체(3203)는, 열처리를 가함으로써, 먼저 형성된 금속층(3202) 중의 텅스텐(W)과 반응하여, 실리사이드(텅스텐실리사이드: WSi2)를 형성한다. 그 때문에, 접착체(3203)와 금속층(3202)과의 밀착성이 높아진다. 또, 본 발명에서는, 소자형성층(3301)을 형성하는 도중의 열처리에 의해, 금속층 중의 금속과 접착체를 반응시키는 방법에 한정되지 않고, 금속층과 접착체를 형성한 후, 금속층 중의 금속과 접착체를 반응시키기 위한 열처리를 소자형성층(3301)의 제작과는 별도로 행할 수도 있다.
소자형성층(3301)이 완성되면, 접착체(3203)를 제거한다. 구체적으로는, 드 라이에칭법에 의해 절연막(3210, 3212)의 일부와 접착체(3203)를 에칭하여, 개구부(3213)를 형성한다(도 15d).
예를 들면, 절연막(3207, 3209, 3210, 3212) 및 산화물층(3204)을 에칭하는 경우에 있어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화불소(CF4)를 주성분으로 하는 에칭가스를 사용하여 드라이에칭을 행한다. 또한 접착체(3203)를 에칭하는 경우에 있어서, 접착체(3203)가 규소로 형성되어 있고, 금속층(예를 들면 W)과의 반응에도 불구하고 그 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr) 및 염소(Cl2)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 또한, 접착체(3203)가 규소로 형성되어 있고, 금속층(W)과의 반응에 의해서 그 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 플루오르화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
소자형성층(3301)상에 유기수지층(3214)을 형성한다. 유기수지층(3214)에 사용하는 재료로서는, 물 또는 알코올류에 가용인 유기재료를 사용하여, 이것을 전체면에 도포, 경화함으로써 형성한다. 이 유기재료의 조성으로서는, 예를 들면, 에폭시계, 아크릴레이트계, 실리콘계 등의 어떠한 것이라도 좋다. 구체적으로는, 스핀코트법에 의해 수용성수지(TOAGOSEI사제: VL-WSHL1O)를 막두께 30㎛로 도포하고, 가경화시키기 위해서 2분간의 노광을 행한 다음, UV광을 이면에서 2.5분, 표면에서 10분, 합계 12.5분의 노광을 행하여 본경화시킴으로써 유기수지층(3214)이 형성된 다(도 15e).
후의 박리를 행하기 쉽게하기 위하여, 금속층(3202)과 산화물층(3204)과의 계면(금속산화물을 포함하는 층)에 있어서의 밀착성을 부분적으로 저하시키는 처리를 행한다. 밀착성을 부분적으로 저하시키는 처리는, 박리하고자 하는 영역의 주연에 따라 금속층(3202)또는 산화물층(3204)에 레이저광을 부분적으로 조사하는 처리, 혹은, 박리하고자 하는 영역의 주연에 따라 외부에서 국소적으로 압력을 더하여 산화물층(3204)의 층내 또는 계면의 일부분에 손상을 주는 처리이다. 구체적으로는 다이아몬드펜 등으로 딱딱한 바늘을 수직으로 눌러 하중을 걸어 움직이면 좋다. 바람직하게는, 스크라이바장치를 사용하고, 누름량을 O.1mm∼2mm으로 하고, 압력을 가하여 움직이면 좋다. 이와 같이, 박리를 행하기 전에 박리현상이 생기기 쉽게 되는 부분, 즉, 계기를 만드는 것이 중요하고, 밀착성을 선택적(부분적)으로 저하시키는 전처리를 행함으로써, 박리불량이 없어지고, 수율도 향상된다.
제 1 접착층(3215)을 형성함에 의해, 유기수지층(3214)상에 제 1 접착층(3215)을 통해 보조기판인 제 2 기판(3216)을 부착할 수 있다(도 15e). 또, 제 1 접착층(3215)을 형성하는 재료로서는, 후의 공정에서, 소정의 처리를 행하는 것에 의해 접착성이 약해지는 공지의 재료를 사용할 수 있지만, 본 실시예에서는, 후의 공정에서, 광조사에 의해 접착력이 저하하는 감광성의 양면테이프를 사용하는 경우에 관해서 설명한다.
제 1 기판(3201)을 물리적수단에 의해 보조기판이 부착된 소자형성층(330l)에서 뗀다. 본 실시예의 경우에는, 금속층(3202)와 산화물층(3204)과의 계면(금속산화물을 포함하는 층)부분에 있어서, 비교적 작은 힘(예를 들면, 사람의 손, 노즐로부터 내뿜어지는 가스의 풍압, 초음파 등)으로 뗄 수 있다. 구체적으로는, 산화텅스텐막, 또는 산화텅스텐막과 산화실리콘막과의 계면, 또는 산화텅스텐막과 텅스텐막과의 계면으로 분리시켜, 제 1 기판(3201)을 뗄 수 있다. 이렇게 해서, 산화물층(3204)상에 형성된 소자형성층(3301)을 제 1 기판(3201)으로부터 분리할 수 있다. 박리때의 상태를 도 16a에 나타낸다.
또한, 박리에 의해 노출한 표면에는, 금속산화물을 포함하는 층의 일부가 남아 있고, 이것은, 후의 공정에서, 노출면을 기판 등에 접착할 때에 밀착성을 저하시키는 원인이 되는 때문에, 노출면에 남아 있는 금속산화물을 포함하는 층의 일부를 제거하는 처리를 행하는 것이 바람직하다. 또, 이들을 제거하기 위해서는, 암모니아수용액 등의 알칼리성의 수용액이나 산성수용액 등을 사용할 수 있다. 그 외, 금속산화물을 포함하는 층의 일부가 박리하기 쉽게되는 온도(430℃)이하로, 이후의 공정을 하더라도 좋다.
제 2 접착층(3217)을 형성하여, 제 2 접착층(3217)을 통해 제3 기판(3218)과 산화물층(3204)(및 소자형성층(3301))을 접착한다(도 16b). 또, 제 1 접착층(3215)에 의해 접착된 제 2 기판(3216)과 유기수지층(3214)과의 밀착성보다도, 제 2 접착층(3217)에 의해 접착된 산화물층(3204)(및 소자형성층(3301))과 제 3 기판(3218)과의 밀착성 쪽이 높은 것이 중요하다.
제 3 기판(3218)으로서는, 가요성기판(플라스틱기판)을 사용하는 것이 바람직하고, 본 실시예에서는, 극성기가 붙은 노르보넨수지로 이루어지는 ARTON(JSR제) 를 사용하는 것으로 한다.
제 2 접착층(3217)에 사용하는 재료로서는, 반응경화형접착제, 열경화형접착제, 자외선경화형접착제 등의 광경화형접착제, 혐기형접착제 등의 각종 경화형접착제를 들 수 있다. 더욱 바람직하게는, 은, 니켈, 알루미늄, 질화알루미늄으로 이루어지는 분말, 또는 필러를 포함시키는 것에 의해, 높은 열전도성을 갖게 하는 것이 보다 바람직하다.
제 2 기판(3216)측으로부터 자외선을 조사함에 의해, 제 1 접착층(3215)에 사용하고 있는 양면테이프의 접착력을 저하시켜, 소자형성층(3301)으로부터 제 2 기판(3216)을 분리시킨다 (도 16c). 본 실시예에서는, 노출한 표면을 수세함에 의해, 제 1 접착층(3215)및 유기수지층(3214)을 용해시켜 제거할 수 있어, 도 16d에 나타내는 구조를 얻을 수 있다.
이상에 의해, 제 1 기판(3201)상에 형성되어, 복수의 TFT에서 구성된 집적회로를 별도의 기판(제 3 기판(3218))상에 제작할 수 있다.
<실시예 10>
본 실시예에서는, 본 발명의 전사공정을 포함하는 제작방법에 있어서, 실시예 9와는 그 일부가 다른 경우에 관해서 도 17a 내지 도 17e, 도 18a 및 도 18b를 참조하여 설명한다.
도 17a에 있어서, 제 1 기판(3401)상에 금속층(3402)이 적층되고, 그 위에 복수의 접착체(3403)가 형성된다.
또, 본 실시예에 있어서, 제1 기판(3401)으로서는, 실시예 9와 같은 유리기판(AN1OO)을 사용하는 것으로 한다. 또한, 금속층(3402)에 관해서도 실시예 9와 같이 텅스텐(W)을 주성분으로 하는 금속층(3402)을 사용하는 것으로 한다. 또, 금속층(3402)는, 스퍼터링법에 의해 막형성하고, 그 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm으로 하면 좋다.
금속층(3402) 위에 형성되는 접착체(3403)는, 비정질실리콘막을 막형성한 후, 이것을 패터닝함에 의해 형성된다.
산화물층(3404)을 형성한다(도 17b). 본 실시예에서는 산화실리콘으로 이루어지는 막을 산화실리콘타깃을 사용한 스퍼터링법에 의해, 막두께150nm∼200nm으로 형성한다. 또, 산화물층(3404)의 막두께는, 금속층(3402) 막두께의 2배 이상으로 하는 것이 바람직하다.
산화물층(3404)상에 소자형성층(3501)이 형성된다(도 17c). 소자형성층(3501)에는, 집적회로를 구성하는 TFT(p채널형 TFT, 또는 n채널형 TFT)가 복수 형성되고, 이들 TFT를 접속하는 배선(3411), 절연막(3410) 등이 포함되는 것으로 한다. 또, 이러한 소자형성층의 제작방법은, 본 발명에 있어서 특히 한정되는 것이 아니라, 실시예 13에서 나타내는 것 같은 제작방법의 외에, 공지의 제작방법을 조합하여 사용할 수 있다. 또, TFT는, 산화물층(3404)상의 반도체막의 일부에 형성된 불순물영역(3405)및 채널형성영역(3406), 게이트절연막(3407), 및 게이트전극(3408)에 의해 구성된다.
본 실시예에서도 실시예 9의 경우와 같이 소자형성층(3501)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 또, 이 열처리를 행하는 것에 의해, 금속층(3402)과 산화물층(3404)과의 사이에 결정구조를 가지는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다.
이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(3402)과 산화물층(3404)과의 계면에 형성되는 것에 의해, 후의 공정에서의 기판과 소자형성층과의 박리가 용이하게 된다.
한편, 소자형성층(3501)을 형성하는 도중의 열처리에 의해, 접착체(3403)와 금속층(3402)과의 밀착성을 높일 수 있다.
본 실시예에서는, 소자형성층(3501)에 포함되는 배선(3411)까지 형성한 후, 접착체(3403)를 제거한다. 구체적으로는, 드라이에칭법에 의해 절연막(3410)의 일부와 접착체(3403)를 에칭하여, 개구부(3412)를 형성한다.
예를 들면, 절연막(3407, 3409,3410)및 산화물층(3404)을 에칭하는 경우에 있어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화불소(CF4)를 주성분으로 하는 에칭가스를 사용하여 드라이에칭을 행한다. 또한 접착체(3403)를 에칭하는 경우에 있어서, 접착체(3403)가 규소로 형성되어 있고, 금속층(예를 들면 W)과의 반응에도 불구하고 그 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr)및 염소(Cl2)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 접착체(3403)가 규소로 형성되어 있고, 금속층(W)과의 반응에 의해서 그 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 플루오르화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
개구부(3412)를 묻고, 소자형성층(3501)의 표면을 평탄화하기 위해서 절연막(3413)을 형성한다(도 17e). 또, 본 실시예에서는, 플라즈마 CVD 법에 의해 형성된 막두께1∼3㎛의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것이 아니고, 질화실리콘, 질화실리콘, 산화실리콘이라는 절연재료나, 아크릴, 폴리이미드, 폴리아미드 등의 유기절연재료로 이루어지는 단층구조나, 이들의 적층구조로 하여도 좋다.
또, 절연막(3413)에 의해 소자형성층(3501)의 표면을 평탄화한 후의 공정인 (1)소자형성층(3501)의 위에 유기수지층을 형성하고, 그 위에 제 l 접착층을 통해 보조기판인 제 2 기판을 부착하는 공정; (2)소자형성층(3501)으로부터 제 1 기판(3401)을 물리적수단에 의해 보조기판(제 2 기판)이 부착되는 소자형성층(3501)으로부터 떼는 공정; (3)제 2 접착층을 형성하여, 제 2 접착층을 통해 제 3 기판과 산화물층( 및 소자형성층)을 접착하는 공정; 및 (4)소자형성층으로부터 제 2 기판을 분리시키는 공정, 에 관해서는 실시예 9에 나타내는 것과 같은 재료를 사용하여, 같은 방법에 의해 형성할 수 있기 때문에 그 설명은 생략하는 것으로 한다.
이상에 의해서, 소자형성층(3501)이 제 2 접착층(3417)을 통해 제 3 기판(3418)상에 전사된, 도 18a에 나타낸 구조를 얻을 수 있다.
또한, 본 실시예에서는, 도 17d에 있어서 개구부(3412)를 형성한 후, 절연막(3601)을 형성함에 의해, 도 18b에 나타내는 구조를 형성하더라도 좋다.
이상에 의해서, 제 1 기판(3401)상에 형성되어, 복수의 TFT에서 구성된 집적회로를 별도의 기판(제 3 기판(3418))상에 제작할 수 있다.
<실시예 11>
본 실시예에서는, 본 발명의 전사공정을 포함하는 제작방법에 있어서, 실시예 9나 실시예 10의 제작방법과 그 일부가 다른 경우에 관해서 도 19a 내지 도 19e, 도 20a 및 도 20b를 참조하여 설명한다.
도 19a에 있어서, 제 1 기판(3601)상에 금속층(3602)이 적층되고, 그 위에 산화물층(3603)이 형성된다.
또, 본 실시예에 있어서, 제 1 기판(3601)에서는, 실시예 9와 같은 유리기판(AN1OO)을 사용하는 것으로 한다. 또한, 금속층(3602)에 관해서도 실시예 9와 같이 텅스텐(W)을 주성분으로 하는 금속층(3602)을 사용하는 것으로 한다. 또, 금속층(3402)은, 스퍼터링법에 의해 막형성하고, 그 막두께는 10nm∼200nm, 바람직하게는 50nm∼75nm으로 하면 좋다.
금속층(3602) 위에 형성되는 산화물층(3603)은, 산화실리콘으로 이루어지는 막을 산화실리콘타깃을 사용한 스퍼터링법에 의해, 막두께 150nm∼200nm으로 형성한다. 또, 산화물층(3604)의 막두께는, 금속층(3602)의 막두께의 2배 이상으로 하는 것이 바람직하다. 또한, 본 실시예에 있어서, 산화물층(3603)은 패터닝에 의해 복수의 섬 형상으로 분리 형성된다.
산화물층(3603)을 덮어, 반도체막(3604)을 형성한다. 본 실시예에서는, 비정질실리콘막을 플라즈마 CVD 법에 의해 막형성함에 의해 형성한다(도 19a). 그리고, 이 반도체막(3604)을 패터닝함에 의해, 산화물층(3603)상에 형성되는 반도체a(3605), 분리형성된 2개의 산화물층(3603)의 사이에 형성된 반도체b(3606)를 얻을 수 있다. 또, 여기서 형성되는 반도체a(3605)는, 후에 형성되는 TFT의 불순물영역 및 채널형성영역이 되고, 반도체 b(3606)가, 본 발명에 있어서의 접착체가 된다.
즉, 본 발명에서는, TFT의 일부를 형성하는 반도체a(3605)와, 접착체를 형성하는 반도체b(3606)가 동시에 형성되는 점에 특징이 있다.
반도체a(3605)를 일부에 포함하는 소자형성층(3701)이 형성된다(도19c). 소자형성층(3701)에는, 집적회로를 구성하는 TFT(p채널형 TFT, 또는 n채널형 TFT)가 복수형성되어, 이들 TFT를 접속하는 배선(36l3), 절연막(3612) 등이 포함되는 것으로 한다. 또, TFT를 포함하는 소자형성층의 제작방법은, 본 발명에 있어서 특히 한정되는 것이 아니라, 실시예 13으로 나타내는 것 같은 제작방법 외에, 공지의 제작방법을 조합하여 사용할 수 있다. 또, TFT는, 산화물층(3603)상의 반도체a(3605)의 일부에 형성된 불순물영역(3607)및 채널형성영역(3608), 게이트절연막(3609), 및 게이트전극(3610)에 의해 구성된다.
본 실시예에서도 실시예 9의 경우와 같이 소자형성층(3701)을 형성할 때에, 적어도 수소를 포함하는 재료막(반도체막 또는 금속막)을 형성한 후, 수소를 포함하는 재료막중에 포함되는 수소를 확산하기 위한 열처리를 행한다. 또, 이 열처리 를 행하는 것에 의해, 금속층(3602)과 산화물층(3603)과의 사이에 결정구조를 가지는 금속산화물로 이루어지는 층(도시하지 않음)이 형성된다.
또, 이 금속산화물로 이루어지는 층(도시하지 않음)이 금속층(3602)과 산화물층(3603)과의 계면에 형성되는 것에 의해, 후의 공정에서의 제 1 기판(3601)과 소자형성층(3701)과의 박리가 용이하게 된다.
한편, 소자형성층(3701)을 형성하는 도중의 열처리에 의해, 접착체인 반도체b(3606)와 금속층(3602)과의 밀착성을 높일 수 있다.
본 실시예에서는, 소자형성층(3701)에 포함되는 배선(3613)까지 형성한 후, 반도체b(3606)를 제거한다(도 19d). 구체적으로는, 드라이에칭법에 의해 절연막(3612)의 일부와 반도체b(3606)를 에칭하여, 개구부(3614)를 형성한다.
예를 들면, 절연막(3609, 361l, 3612)및 산화물층(3603)을 에칭하는 경우에 있어서, 이들이 산화규소로 형성되어 있는 경우에는, 탄화불소(CF4)를 주성분으로 하는 에칭가스를 사용하여 드라이에칭을 행한다. 또한 접착체인 반도체b(3606)를 에칭하는 경우에 있어서, 반도체b(3606)가 규소로 형성되어 있고, 금속층(예를 들면 W)과의 반응에도 불구하고 그 일부에 규소를 주성분으로 하는 부분이 남아 있는 경우에는, 이것을 브롬화수소(HBr)및 염소(C12)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다. 반도체b(3606)가 규소로 형성되어 있고, 금속층(W)과의 반응에 의해서 그 일부가 실리사이드(WSi)를 형성하고 있는 경우에는, 이것을 플루오르화유황(SF6)과 브롬화수소(HBr)를 주성분으로 하는 에칭가스를 사용하여 에칭할 수 있다.
다음으로, 개구부(3614)를 매립하고, 소자형성층(3701)의 표면을 평탄화하기 위해서 절연막(3615)을 형성한다(도 19e). 또, 본 실시예에서는, 플라즈마 CVD 법에 의해 형성된 막두께 1∼3㎛의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것이 아니고, 질화실리콘, 산화실리콘이라고 한 절연재료나, 아크릴, 폴리이미드, 폴리아미드 등의 유기절연재료로 이루어지는 단층구조나, 이들을 조합한 적층구조로 하여도 좋다.
절연막(3615)에 의해 소자형성층(3701)의 표면을 평탄화한 후의 공정인 (1)소자형성층(3701)의 위에 유기수지층을 형성하여, 그 위에 제 1 접착층을 통해 보조기판인 제 2 기판을 부착하는 공정; (2)소자형성층(3701)으로부터 제 1 기판(3601)을 물리적 수단에 의해 보조기판(제 2 기판)이 부착된 소자형성층(3701)으로부터 떼어내는 공정; (3)제 2 접착층을 형성하여, 제 2 접착층을 통해 제 3 기판과 산화물층(및 소자형성층)을 접착하는 공정; 및 (4)소자형성층으로부터 제 2 기판을 분리시키는 공정; 에 관해서는 실시예 9에 나타내는 것과 같은 재료를 사용하여, 같은 방법에 의해 형성할 수 있기 때문에 그 설명은 생략하는 것으로 한다.
이상에 의해, 소자형성층(3701)이 제 2 접착층(3617)을 통해 제 3 기판(3618)상에 전사된, 도 20a에 나타낸 구조를 얻을 수 있다.
또한, 본 실시예에서는, 도 19d에 있어서 개구부(3614)를 형성한 후, 절연막(3801)을 형성함에 의해, 도 20b에 나타내는 구조를 형성하더라도 좋다.
이상에 의해, 제 1 기판(3601)상에 형성되어, 복수의 TFT로 구성된 집적회로 를 별도의 기판(제 3 기판(3618))상에 제작할 수 있다.
<실시예 12>
본 실시예에서는, 본 발명에 있어서의 접착체의 배치 및 그 형상에 관해서, 도 21a 내지 도 21d를 참조하여 설명한다.
본 발명에서는 도 21a에 나타낸 바와 같이 기판(3801)상에 형성된 소자형성층(3802)이, 물리적수단에 의해서 박리되어, 별도의 기판상에 접착되는 것에 의해, 전사가 행하여진다. 또, 도 21a의 경우에는, 소자형성층(3802)은, 도 21a에서의 화살표방향으로 박리되는 것으로 한다.
접착체는 소자형성층(3802)의 일부인 영역(3803)에 소자형성층(3802)의 제작 도중에 형성되어, 박리직전에 제거되며, 소자형성층(3802)에 형성되는 접착체의 배치 및 형상의 일례를 도 21b∼도 21d에 나타낸다.
도 21b에서는, 집적회로(3804)가 복수 형성되는 영역(3803)에 있어서, 박리방향 XX'으로 배열되는 복수의 집적회로(3804)의 사이에 사각형상의 접착체(3805)가 형성되는 경우에 관해서 나타낸다. 또, 이 경우, 사각형상의 접착체(3805)가 직사각형을 가지고, 박리방향 XX'과 직사각형의 긴 변이 평행하게 나란히 되도록 배치되는 것이 보다 바람직하다. 이와 같이 접착체(3805)를 사각형상으로 하는 것에 의해, 접착체(3805)를 제거한 후, 소자형성층(3802)을 기판(3801)으로부터 용이하게 박리할 수 있다.
도 21c에서는, 집적회로(3806)가 복수형성되는 영역(3803)에 있어서, 박리방 향 XX'에 배열되는 집적회로(3806)의 사이에 삼각형상의 접착체(3807)가 형성되는 경우에 관해서 나타낸다. 또, 이 경우, 삼각형상의 접착체(3807)의 저변이, 박리방향 XX'과 수직하게 되도록 배치되는 것이 보다 바람직하다. 이와 같이 접착체(3807)를 삼각형상으로 한 경우에도, 접착체(3807)를 제거한 후, 소자형성층(3802)을 기판(3801)으로부터 용이하게 박리할 수 있다.
도 21d에서는, 집적회로(3808)가 복수형성되는 영역(3803)에 있어서, 박리방향 XX'에 복수배열되는 집적회로(3808)의 열과 열과의 사이에 라인형의 접착체(3809)가 형성되는 경우에 관해서 나타낸다. 또, 이 경우, 라인형의 접착체(3809)는, 박리방향 XX'에 복수 집적회로(3808)의 전체 길이와 같은 길이로 형성하여도 좋지만, 집적회로 한개 분의 길이로 형성하더라도 좋다. 이와 같이 접착체(3809)를 라인형으로 한 경우에도, 접착체(3807)를 제거한 후, 소자형성층(3802)를 기판(3801)으로부터 용이하게 박리할 수 있다.
또, 본 실시예에서 나타낸 접착체의 배치 및 형상은, 본 발명에 있어서의 바람직한 일례에 지나지 않고, 본 발명의 접착체의 형상을 한정하는 것은 아니다.
<실시예 13>
본 실시예에서는, 동일기판상에 n채널형 TFT 및 p채널형 TFT를 동시에 제작하는 방법에 관해서, 도 22a 내지 도 22d, 도 23a 내지 도 23d를 참조하여 설명한다.
기판(3901)상에 금속층(3902)이 형성되고, 그 위에 접착체(3903)가 형성된 다.
본 실시예에서는, 기판(3901)으로서 유리기판(#l737)을 사용하며, 금속층(3902)에는, 실시예 9와 같이 텅스텐(W)을 주성분으로 하는 금속재료를 이용한다. 또, 접착체(3903)는, 후에 형성되는 집적회로(복수의 TFT를 포함함)의 사이에 배치되도록 원하는 형상으로 패터닝되어, 형성된다.
다음에 금속층(3902)및 접착체(3903)상에 기저절연막으로서도 기능하는 산화물층(3904)을 형성한다. 본 실시예에서는, 플라즈마 CVD 법으로 막형성온도 300℃, 원료가스 SiH4, N2O으로부터 제작되는 산화질화실리콘막(조성비 Si=32%, O=59%, N=7%, H=2%)을 100nm의 두께로 막형성함에 의해, 산화물층(904)을 형성한다.
대기에 노출하지 않고 연속적으로 플라즈마 CVD 법으로 막형성온도 300℃, 막형성가스 SiH4로 비정질구조를 가지는 반도체층(여기서는 비정질실리콘층)을 54nm의 두께로 형성한다. 이 비정질실리콘층은 수소를 포함하고 있고, 후의 열처리에 의해서 수소를 확산시켜, 물리적 수단으로 산화물층의 층내, 또는 계면에서 박리할 수 있다.
다음에, 중량환산으로 1Oppm의 니켈을 포함하는 아세트산 니켈염 용액을 스피너로 도포한다. 도포 대신에 스퍼터링법으로 니켈원소를 전체면에 살포하는 방법을 이용하여도 좋다. 이어서, 열처리를 행하여 결정화시켜 결정구조를 가지는 반도체막(여기서는 폴리실리콘층)을 형성한다. 여기서는 탈수소화를 위한 열처리(500℃, 1시간) 후, 결정화를 위한 열처리(550℃, 4시간)를 행하여 결정구조를 가지는 실리콘막을 얻는다. 또한, 이 탈수소화를 위한 열처리(500℃, 1시간)는, 비정질실리콘막에 포함되는 수소를 금속층(3902)과 산화물층(3904)과의 계면에 확산하는 열처리 기능을 겸하고 있다. 또, 여기서는 실리콘의 결정화를 조장하는 금속원소로서 니켈을 사용한 결정화 기술을 사용하지만, 다른 공지의 결정화 기술, 예를 들면 고상성장법이나 레이저결정화법을 사용하더라도 좋다.
다음에, 결정구조를 가지는 실리콘막표면의 산화막을 희불산 등으로 제거한 후, 결정화율을 높이고 결정립내에 남겨지는 결함을 보수하기 위해 레이저광(XeCl: 파장 308nm)의 조사를 대기중, 또는 산소분위기속에서 행한다. 레이저광에는 파장 400nm 이하의 엑시머 레이저광이나, YAG 레이저의 제 2고조파, 제 3고조파를 사용한다. 여기서는, 반복 주파수 10∼1000Hz 정도의 펄스 레이저광을 사용하고, 해당 레이저광을 광학계에 의해 100∼500mJ/cm2로 집광하여, 90∼95%의 오버랩율로 조사하여, 실리콘막 표면을 주사시키면 좋다. 여기서는, 반복주파수 30Hz, 에너지밀도 470mJ/cm2로 레이저광의 조사를 대기속에서 행한다.
또, 대기중, 또는 산소분위기속에서 행하기 때문에, 레이저광의 조사에 의해 표면에 산화막이 형성된다. 또, 여기서는 펄스레이저를 사용하는 예를 게시하였지만, 연속발진의 레이저를 사용하더라도 좋고, 비정질반도체막의 결정화시에, 대입경의 결정을 얻기 위해서는, 연속발진이 가능한 고체레이저를 사용하여, 기본파의 제 2고조파∼제 4고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4레이저(기본파1064nm)의 제2고조파(532nm)이나 제3고조파(355nm)를 적용하면 좋다. 연속발진의 레이저를 사용하는 경우에는, 출력 10W의 연속발진의 YVO4레이저로부터 사출된 레이저광을 비선형광학소자에 의해 고조파로 변환한다. 또한, 공진기의 속에 YVO4결정과 비선형광학소자를 넣어, 고조파를 사출하는 방법도 있다. 그리고, 바람직하게는 광학계에 의해 조사면에서 구형상 또는 타원형상의 레이저광으로 성형하여, 피처리체에 조사한다. 이때의 에너지밀도는 0.01∼100MW/cm2정도(바람직하게는 O.1∼10MW/cm2)가 필요한다. 그리고, 10∼2000cm/s 정도의 속도로 레이저광에 대하여 상대적으로 반도체막을 이동시키면서 조사하면 좋다.
상기 레이저광의 조사에 의해 형성된 산화막에 더하여, 오존수로 표면을 120초 처리하여 합계 1∼5nm의 산화막으로 이루어지는 배리어층을 형성한다. 본 실시의 형태로서는 오존수를 사용하여 배리어층을 형성하지만, 산소 분위기에서의 자외선 조사에 의해 결정구조를 가지는 반도체막의 표면을 산화하는 방법이나, 산소플라즈마처리에 의해 결정구조를 가지는 반도체막의 표면을 산화하는 방법이나 플라즈마 CVD 법이나, 스퍼터링법이나, 증착법 등으로 1∼10nm 정도의 산화막을 퇴적하여 배리어층을 형성하더라도 좋다. 또한, 배리어층을 형성하기 전에 레이저광의 조사에 의해 형성된 산화막을 제거하더라도 좋다.
배리어층상에, 스퍼터링법으로, 게터링사이트가 되는 아르곤원소를 포함하는 비정질실리콘막을 10nm∼400nm, 본 실시예에서는 막두께 100nm로, 막형성한다. 본 실시예에서는, 아르곤원소를 포함하는 비정질실리콘막은, 실리콘타겟을 사용하여 아르곤을 포함하는 분위기속에서 형성한다. 플라즈마 CVD 법을 이용하여 아르곤원소를 포함하는 비정질실리콘막을 형성하는 경우, 막형성 조건은, 모노시란과 아르곤의 유량비(SiH4:Ar)를 1:99로 하고, 막형성 압력은 6.665Pa(0.05 Torr)로 하고, RF파워밀도를 0.087W/cm2으로 하여, 막형성온도를 350℃로 한다.
그 후, 650℃로 가열된 로에 넣어 3분의 열처리를 행하여 게터링하고, 결정구조를 가지는 반도체막중의 니켈농도를 감소시킨다. 로 대신에 램프 어닐링 장치를 사용하더라도 좋다.
배리어층을 에칭 스톱퍼로 사용하여, 게터링사이트인 아르곤원소를 포함하는 비정질실리콘막을 선택적으로 제거한 후, 배리어층을 희불산으로 선택적으로 제거한다. 또, 게터링시에, 니켈은 산소농도가 높은 영역으로 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어지는 배리어층을 게터링후에 제거하는 것이 바람직하다.
이어서, 상기 얻어진 결정구조를 가지는 실리콘막(폴리실리콘막이라고도 불린다)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어지는 마스크를 형성하여, 원하는 형상으로 에칭 처리하여 섬 형상의 반도체층(3905, 3906)을 형성한다. 반도체층(3905, 3906)을 형성한 후, 레지스트로 이루어지는 마스크를 제거한다 (도 22a).
플루오르화수소산을 포함하는 에천트로 산화막을 제거하면서 동시에 실리콘막(반도체층(3905, 3906))의 표면을 세정한 후, 게이트절연막(907)이 되는 규소를 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD 법에 의해 115nm의 두께로 산화실리콘막을 형성한다(도 22b).
게이트절연막(3907)상에 막두께 20∼100nm의 제 1 도전막(3908)과, 막두께 l00∼400nm의 제 2 도전막(3909)을 적층형성한다. 본 실시예에서는, 게이트절연막(3907)상에 제 1 도전막(3908)이 되는 막두께 50nm의 질화탄탈막, 제 2 도전막(3909)이 되는 막두께 370nm의 텅스텐막을 순차적으로 적층한다.
또, 제 1 도전막(39O8) 및 제 2 도전막(39O9)을 형성하는 도전성 재료로서는 Ta, W, Ti, Mo, A1, Cu에서 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금재료 또는 화합물재료를 사용할 수 있다. 또한, 제 1 도전막(39O8) 및 제 2 도전막(39O9)으로서 인 등의 불순물원소를 도핑한 다결정실리콘막으로 대표되는 반도체막이나, AgPdCu 합금을 사용해도 좋다. 또한, 본 발명은 2층 구조에 한정되지 않고, 예를 들면, 막두께 5Onm의 텅스텐막, 막두께 5OOnm의 알루미늄과 실리콘의 합금(A1-Si)막, 막두께 3Onm의 질화티타늄막을 순차적으로 적층한 3층구조라도 좋다. 또한, 3층구조로 하는 경우, 제 1 도전막의 텅스텐 대신에 질화텅스텐을 사용해도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 사용해도 좋으며, 제 3 도전막의 질화티타늄막 대신에 티타늄막을 사용해도 좋다. 또한, 단층구조라도 좋다.
다음에, 도 22c에 나타낸 바와 같이 노광 공정에 의해 레지스트로 이루어지는 마스크(3910, 3911)를 형성하여, 게이트전극 및 배선을 형성하기 위한 제 1 에칭처리를 행한다. 제 1 에칭처리에서는 제 1 및 제 2 에칭조건으로 행한다. 에칭에는 ICP(Inductively CoupIed Plasma:유도결합형 플라즈마)에칭법을 사용하면 좋다. ICP 에칭법을 사용하여, 에칭조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼형상으로 막을 에칭할 수 있다. 또, 에칭 가스로서는, Cl2, BCl3, SiC14, CC14 등을 대표로 하는 염소계가스 또는 CF4, SF6, NF3 등을 대표로 하는 불소계 가스, 또는 02를 적절히 사용할 수 있다.
본 실시예에서는, 기판측(시료스테이지)에도 15OW의 RF(13.56 MHz)전력을 투입하여, 실질적으로 음의 자기바이어스전압을 인가한다. 또, 기판측의 전극면적사이즈는, 12.5cm X 12.5cm 이며, 코일형의 전극면적사이즈(여기서는 코일이 설정된 석영원판)는, 직경 25cm의 원판이다. 이 제 1 에칭조건에 의해 W막을 에칭하여 제 1 도전층의 단부를 테이퍼형상으로 한다. 제 1 에칭조건에서의 W막에 대한 에칭속도는 2OO.39 nm/min, TaN 막에 대한 에칭속도는 8O.32 nm/min 이며, TaN에 대한 W의 선택비는 약2.5이다. 또한, 이 제 1 에칭조건에 의해서, W막의 테이퍼각은, 약26˚가 된다. 그 후, 레지스트로 이루어지는 마스크(391O, 3911)를 제거하지 않고서 제 2 에칭조건으로 바꿔, 에칭용가스에 CF4와 Cl2를 사용하여, 각각의 가스유량비를 3O:3O(sccm)로 하고, 1 Pa의 압력으로 코일형의 전극에 5OOW의 RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하고 약 3O초 정도의 에칭을 행한다. 기판측(시료스테이지)에도 2OW의 RF(13.56 MHz)전력을 투입하여, 실질적으로 부의 자기바이어스전압을 인가한다. CF4와 Cl2를 혼합한 제 2 에칭조건에서 W 막과 TaN 막은 거의 같은 정도로 에칭된다. 제 2 에칭조건에서의 W막에 대한 에칭속도는 58.97 nm/min, TaN막에 대한 에칭속도는 66.43 nm/min이다. 또, 게이트절연막상에 잔사를 남기지 않고 에칭하기 위해서는, 1O∼2O% 정도의 비율로 에칭시간을 증가시키면 좋다.
상기 제 1 에칭처리에서는, 레지스트로 이루어지는 마스크의 형상을 적당한 것으로 함으로써, 기판측에 인가하는 바이어스전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼형상이 된다. 이 테이퍼부의 각도는 15∼45˚로 하면 좋다.
이렇게 해서 제 1 에칭처리에 의해 제 1 도전층과 제 2 도전층으로 이루어지는 제 1 형상의 도전층(3912, 3913)(제 1 도전층(3912a, 3913a)과 제 2 도전층(39l2b, 3913b))을 형성한다. 게이트절연막이 되는 절연막(39O7)은 1O∼2Onm 정도로 에칭되고, 제 1 형상의 도전층(3912, 3913)으로 덮어지지 않는 얇아진 영역이 게이트절연막(3907)이 된다.
다음에, 도 22d에 나타낸 바와 같이, 레지스트로 이루어지는 마스크를 제거하지 않고서 제 2 에칭처리를 행하여, 제 2 형상의 도전층(3914, 3915)을 형성한다. 여기서는, 에칭가스로 SF6와 C12와 02를 사용하여, 각각의 가스유량비를 24/12/24(sccm)로 하고, 1.3Pa의 압력으로 코일형의 전극에 7OOW의 RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하고 에칭을 25초 행한다. 기판측(시료스테이지)에도 1OW의 RF(13.56 MHz) 전력을 투입하여, 실질적으로 음의 자기바이어스전압을 인가한다. 제 2 에칭처리에서의 W에 대한 에칭속도는 227.3 nm/min, TaN 에 대한 에칭속도는 32.1 nm/min 이며, TaN에 대한 W의 선택비는 7.1이며, 게이트절연막(3907)인 SiON에 대한 에칭속도는 33.7 nm/min 이며, SiON 에 대한 W의 선택비는 6.83이다. 이와 같이 에칭가스로 SF6을 사용한 경우, 게이트절연막(3907)에 대한 선택비가 높기 때문에 막이 얇아지는 것을 억제할 수 있다. 본 실시예에 있어서의 게이트절연막(3907)의 막두께는 8nm 정도로 감소된다.
이 제 2 에칭처리에 의해 W의 테이퍼각을 7O˚로 할 수 있다. 이 제 2 에칭처리에 의해 제 2 도전층(3914b, 3915b)을 형성한다. 이 때, 제 1 도전층은, 거의 에칭되지 않고, 제 1 도전층(3914a, 3915a)이 된다. 또, 제 1 도전층(3914a, 3915a)은, 제 1 도전층(3912a, 3913a)과 거의 동일 사이즈이다. 실제로는, 제 1 도전층의 폭은, 제 2 에칭처리전에 비해 약 O.3㎛정도, 즉 선폭 전체에서 O.6㎛ 정도 후퇴하는 경우도 있지만 사이즈에 있어 거의 변화가 없다.
또한, 2층구조 대신에, 막두께 5Onm의 텅스텐막, 막두께 5OOnm의 알루미늄과 실리콘의 합금(A1-Si)막, 막두께 3Onm의 질화티타늄막을 순차 적층한 3층구조로 한 경우, 제 1 에칭처리에 있어서의 제 1 에칭조건으로서는, BCl3과 C12와 02를 원료가스에 사용하여, 각각의 가스유량비를 65/1O/5(sccm)로 하고, 기판측(시료스테이지)에 3OOW의 RF(13.56 MHz)전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 45OW의 RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하고 117초의 에칭을 행하면 좋고, 제 1 에칭처리에 있어서의 제 2 에칭조건으로서는, CF4과 Cl2와 02를 사용하여, 각각의 가스유량비를 25/25/1O(sccm)로 하고, 기판측(시료스테이지)에도 2OW의 RF(13.56 MHz)전력을 투입하고, 1Pa의 압력으로 코일형의 전극에 5OOW의 RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하고 약 3O초 정도의 에칭을 행하면 좋고, 제2 에칭처리로서는 BC13과 Cl2를 사용하여, 각각의 가스유량비를 2O/6O(sccm)로 하고, 기판측(시료스테이지)에는 1OOW의 RF(13.56 MHz)전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 6OOW의 RF(13.56 MHz)전력을 투입하여 플라즈마를 생성하여 에칭을 행하면 좋다.
다음에, 레지스트로 이루어지는 마스크(391O)를 제거한 후, 도 23a에 나타낸 바와 같이 레지스트로 이루어지는 마스크(3918)를 형성하여 제 1 도핑처리를 행한다. 도핑처리는 이온도프법, 또는 이온주입법으로 행하면 좋다. 또, 마스크(3918)는 p 채널형 TFT를 형성하는 반도체막 및 그 주변의 영역을 보호하는 마스크이다.
제 1 도핑처리에 있어서의 이온도프법의 조건은 도우즈량을 1.5×1O15 atoms/cm2로 하여, 가속전압을 6O∼1OOkeV로서 인(P)을 도핑한다. 또, n형을 부여하는 불순물원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용할 수 있다. 여기서는, 제 2 도전층(3914b, 3915b)을 마스크로 사용함으로써 각 반도체층에 불순물영역이 자기정합적으로 형성된다. 물론, 마스크(3918)로 덮여진 영역에는 첨가되지 않는다. 이렇게 해서, 제 1 불순물영역(3919)과, 제 2 불순물영역(392O)이 형성된다. 제 1 불순물영역(3919)에는 1×1020∼1×1O21/cm3의 농도범위로 n형을 부여하는 불순물원소가 첨가되어 있다. 여기서는, 제 1 불순물영역과 같은 농도범위의 영역을 n+ 영역이라고도 부른다.
또한, 제 2 불순물영역(392O)은 제 1 도전층(3915a)에 의해 제 1 불순물영역(3919)보다도 저농도로 형성되고, 1×1O18∼1x 1O19 atoms/cm3의 농도범위로 n형을 부여하는 불순물원소가 첨가되게 된다. 또, 제 2 불순물영역(392O)은, 테이퍼형상인 제 1 도전층(3915a)의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도변화를 가지고 있다. 여기서는, 제 2 불순물영역(3920)과 같은 농도범위의 영역을 n-영역이라고도 부른다.
이어서, 레지스트로 이루어지는 마스크(3918)를 제거한 후, 새롭게 레지스트로 이루어지는 마스크(3921)를 형성하여 도 23b에 나타낸 바와 같이 제 2 도핑처리를 행한다. 도핑처리는 이온도프법 또는 이온 주입법으로 행하면 좋다. 이때, 마스크(3921)은 n채널 TFT를 형성하는 반도체막 및 그 주변영역을 보호하는 마스크이다.
제 2 도핑처리에 있어서의 이온도프법의 조건은 도우즈량을 1×1O15∼2×1O16 atoms/cm2로 하여, 가속전압을 5O∼1OOkeV로서 붕소(B)을 도핑한다. 여기서는, 제 2 도전층(3914b, 3915b)을 마스크로 사용함으로써 각 반도체층에 불순물영역이 자기정합적으로 형성된다. 물론, 마스크(3921)로 덮여진 영역에는 도핑되지 않는다. 상기 제 2 도핑처리에 의해, p 채널형 TFT를 형성하는 반도체층에 p형의 도전형을 부여하는 불순물원소가 첨가된 제 3 불순물영역(3922) 및 제 4 불순물영역(3923)을 형성한다.
또한, 제 3 불순물영역(3922)에는 1×1O20∼1×1O21/cm3의 농도범위로 p 형을 부여하는 불순물원소가 첨가되도록 한다.
또한, 제 4 불순물영역(3923)은 제 1 도전층(3914a)의 테이퍼부와 겹치는 영역으로 형성되는 것이고, 1×1O18∼1×1O20 /cm3의 농도범위로 p 형을 부여하는 불순물원소가 첨가되도록 한다. 또, 제 4 불순물영역(3923)은, 테이퍼형상인 제 1 도전층(3914a)의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해 불순물 농도가 증가하는 농도변화를 가지고 있다. 여기서는, 제 4 불순물영역(3923)과 같은 농도범위의 영역을 p-영역이라고도 부른다.
이상의 공정에 의해, 각각의 반도체층에 n 형 또는 p 형의 도전형을 가지는 불순물영역이 형성된다. 도전층(3914, 3915)은 TFT의 게이트전극이 된다.
다음에, 각각의 반도체층에 첨가된 불순물원소를 활성화처리하는 공정을 행한다. 이 활성화공정은, 램프광원을 사용한 급속서멀어닐링법(RTA법), 혹은 YAG 레이저 또는 엑시머레이저를 이면으로부터 조사하는 방법, 혹은 화로를 사용한 열처리, 혹은 이것들의 방법 중, 어느 하나와 조합된 방법에 의해서 행한다.
다음에, 제 1 절연막(3924)을 형성한다. 또, 본 실시예에서는, 플라즈마 CVD법에 의해 형성된 막두께 5Onm의 질화산화실리콘막을 사용한다. 물론, 이 절연막은 질화산화실리콘막에 한정되는 것이 아니고, 질화실리콘, 질화산화실리콘, 산화실리콘 등의 절연막을 단층 또는 적층구조로서 사용해도 좋다.
다음에, 제 1 절연막(3924)상에 제 2 절연막(3925)을 형성한다. 여기서 형성 되는 제 2 절연막(3925)에는, 질화실리콘, 질화산화실리콘, 산화실리콘 등의 절연막을 사용할 수 있지만, 본 실시예에서는, 플라즈마 CVD 법에 의해 형성된 막두께 50nm의 질화실리콘막을 사용하는 것으로 한다.
다음에, 질화실리콘막으로 이루어지는 제 2 절연막(3925)을 형성한 후, 열처리(30O∼55O℃로 1∼12시간의 열처리)를 행하여, 반도체층을 수소화하는 공정을 행한다(도 23c). 이 공정은 제 2 절연막(3925)에 포함되는 수소에 의해 반도체층의 댕그링본드를 종단하는 공정이다. 수소화의 다른 수단으로서, 수소분위기하에서 35O℃ 정도의 열처리나, 플라즈마수소화(플라즈마에 의해 여기된 수소를 사용함)를 행할 수도 있다.
다음에, 제 2 절연막(3925) 상에 유기절연물재료로 이루어지는 제 3 절연막(3926)을 형성한다. 여기서는, 막두께 1.6㎛의 아크릴수지막을 형성한다. 다음에, 각 불순물영역에 달하는 콘택홀(3927)을 형성한다.
또, 본 실시예로 사용하는 아크릴수지는 감광성아크릴이기 때문에, 노광하여 현상함으로써 원하는 위치를 개공할 수 있다. 또한, 제 1 절연막(3924) 및 제 2 절연막(3925)의 일부의 에칭에는, 드라이에칭법을 사용하여, 제 1 절연막(3924)을 에칭 스토퍼로서 제 2 절연막(3925)의 에칭을 행하고 나서, 제 1 절연막(3924)의 에칭을 행한다. 이에 따라 콘택홀(3927)을 얻는다.
또, 본 실시예에서는, 유기수지막으로 형성된 제 3 절연막(3926)을 형성한 후에 콘택홀을 형성하는 경우에 대해서 설명하였지만, 제 3 절연막(3926)을 형성하기 전에 제 2 절연막(3925) 및 제 1 절연막(3924)을 드라이에칭할 수도 있다. 또, 이 경우에는, 에칭처리후, 제 3 절연막(3926)을 형성하기 전에 기판을 3OO∼55O℃로 1∼12시간 동안 열처리하는 것이 바람직하다.
그리고, 도 23d에 나타낸 바와 같이 Al, Ti, Mo, W 등을 사용하여 배선(3928)을 형성함에 의해, n 채널형 TFT(3931), p 채널형 TFT(3932)을 동일 기판상에 형성할 수 있다.
<실시예 14>
본 실시예에서는, 본 발명에 의해 형성된 집적회로가 CPU로서의 기능을 하는 경우에 있어서, 그 집적회로의 기능 및 구성에 대해서 도 24를 참조하여 설명한다.
우선, 오퍼래이션 코드가 인터페이스(4OO1)에 입력되면, 해석회로(4OO3)(Instruction Decoder라고도 한다)에서 코드가 해독되어, 신호가 제어신호발생회로(4OO4)(CPU Timing Control)에 입력된다. 신호가 입력되면, 제어신호발생회로(4OO4)로부터, 연산회로(4OO9)(이하, ALU로 나타냄) 및 기억회로(4O1O)(이하, Register로 나타냄)로 제어신호가 출력된다.
또, 제어신호발생회로(4OO4)에는, ALU(4OO9)을 제어하는 ALU 콘트롤러(4OO5)(이하, ACON으로 나타냄), Register(401O)를 제어하는 회로(4OO6)(이하, RCON으로 나타냄), 타이밍을 제어하는 타이밍 콘트롤러(4OO7)(이하, TCON으로 나타냄) 및 인터럽트를 제어하는 인터럽트콘트롤러(4OO8)(이하, ICON으로 나타냄)를 포함한다.
한편, 오퍼랜드가 인터페이스(4OO1)에 입력되면, 그 오퍼랜드는 ALU(4OO9) 및 Register(4O10)로 출력된다. 그리고, 제어신호발생회로(40O4)로부터 입력된 제어신호에 근거하는 처리(예를 들면, 메모리리드사이클, 메모리라이트사이클, 혹은 I/O리드사이클, I/O 라이트사이클 등)가 이루어진다.
또, Register(4O1O)는, 범용레지스터, 스택포인터(SP), 프로그램 카운터(PC) 등으로 구성된다.
또한, 어드레스컨트롤러(4O11)(이하, ADRC로 나타냄)는, 16비트의 어드레스를 출력한다.
또, 본 실시예에 나타낸 CPU의 구성은, 본 발명의 제작방법을 사용하여 형성되는 CPU의 일예이며, 본 발명의 구성을 한정하는 것은 아니다. 따라서, 본 실시예에 나타낸 구성 이외에 공지의 CPU의 구성을 사용하는 것도 가능하다.
<실시예 15>
본실시예에서는, 본 발명의 집적회로가 모듈에 삽입되어 실제로 전자기기에 삽입되는 것에 대해서, 휴대전화의 경우를 예를 들어, 도 25를 참조하여 설명한다.
도 25에 나타내는 휴대전화의 모듈은, 프린트배선기판(44O6)에, 콘트롤러(44Ol), CPU(4402), 메모리(4411), 전원공급회로(44O3), 음성처리회로(4429) 및 송수신회로(44O4)나, 그 외, 저항, 버퍼, 용량소자 등의 소자가 실장되어 있다. 또, 본 발명에 의해 제작되는 집적회로는, 콘트롤러(44O1), CPU(44O2), 메모리(4411), 전원회로(44O3), 음성처리회로(4429) 등에 사용할 수 있다. 또한, 여기서는, 도시하지 않지만 패널은 FPC에 의해서 프린트배선기판(44O6) 에 실장되어 있다.
전원전압 및 키보드 등으로부터 입력된 각종 신호는, 복수의 입력단자가 배치된 프린트배선기판용의 인터페이스(I/F)부(44O9)를 통해 프린트배선기판(4406)으로 공급된다. 또한, 프린트배선기판(44O6)에는 안테나와의 사이에 신호를 송수신하기 위한 안테나용 포트(441O)가 설치되어 있다.
또, 메모리(4411)에는, VRAM, DRAM, 플래시 메모리 등이 포함된다. VRAM에는 패널에 표시하는 화상의 데이터가, DRAM에는 화상 데이터 또는 음성데이터가, 플래시 메모리에는 각종 프로그램이 저장된다.
또한, 콘트롤러(44O1), CPU(44O2), 음성처리회로(4429),메모리(44ll), 송수신회로(44O1)를 위한 전원전압은 전원공급회로(44O3)에서 발생된다. 또한, 패널의 사양에 따라서는, 전원회로(4403)에 전류원이 구비되어 있는 경우도 있다.
CPU(44O2)의 구성에 대해서는, 실시예 14에서 설명하였기 때문에 생략하기로 한다. CPU는, 입력된 신호에 근거하여, 각종 명령을 포함하는 신호를 메모리(4411), 송수신회로(44O4), 음성처리회로(4429), 콘트롤러(44O1) 등에 보낸다.
메모리(4411), 송수신회로(4431), 음성처리회로(4429), 콘트롤러(4401)는, 수신된 명령에 따라 각각의 동작을 수행한다. 이하 그 동작에 대해서 간단히 설명하도록 한다.
키보드로부터 입력된 신호는, 인터페이스(44O9)를 통해 프린트배선기판(44O6)에 실장된 CPU(4402)에 보내진다. CPU(44O2)에서는, 키보드로 부터 전송된 신호에 따라, VRAM에 저장된 화상 데이터를 소정의 포맷으로 변환하여, 콘트롤러(4401)로 전송한다.
콘트롤러(44O1)는, CPU(4402)로부터 전송된 화상 데이터를 포함하는 신호를 패널 사양에 따라 데이터처리 하여, 패널로 공급한다. 또한 콘트롤러(44O1)는, 전원공급회로(44O3)으로부터 입력된 전원전압이나 CPU에서 입력된 각종 신호에 근거하여, Hsync신호, Vsync신호, 클록신호 CLK, 교류전압(AC Cont)을 생성하고, 이들 신호를 패널에 공급한다.
송수신회로(44O4)에서는, 안테나에서 전파로 송수신되는 신호가 처리되고, 구체적으로는 아이솔레이터, 대역통과필터, VCO(Voltage Contfolled Osci11ator), LPF(Low Pass Filter), 음향커플러, 밸룬 등의 고주파회로를 포함하고 있다. 송수신회로(44O4)에서 송수신되는 신호 중 음성정보를 포함하는 신호는, CPU(44O2)의 명령에 따라, 음성처리회로(4429)에 보내진다.
CPU(44O2)의 명령에 따라 보내진 음성정보를 포함하는 신호는, 음성처리회로(4429)에서 음성신호에 복조되어, 스피커에 보내진다. 또한 마이크로부터 보내진 음성신호는, 음성처리회로(4429)에서 변조되어, CPU(44O2)의 명령에 따라, 송수신회로(44O4)로 보내진다.
또한, 본 발명에 따라 제작된 집적회로는, 아이솔레이터, 대역통과필터, VCO(Voltage Contro11ed Osci11ator), LPF(Low Pass Filter), 음향커플러, 밸룬 등의 고주파회로 이외라면, 상술한 회로뿐만 아니라 어떠한 회로에도 응용할 수 있다.
<실시예 16>
본 발명의 제작방법에 따라 형성된 집적회로를 사용하여, 실시예 15에 나타나는 것과 같은 여러가지 모듈을 완성시킬 수 있다. 따라서, 이들 모듈을 삽입하는 것에 의해 여러가지 전자기기를 완성시킬 수 있다.
이들 전자기기로서는, 비디오카메라, 디지털카메라, 헤드마운트디스플레이(고글형디스플레이), 카네비게이션, 프로젝터, 카스테레오, 퍼스널컴퓨터, 휴대정보단말(모바일컴퓨터, 휴대전화, 휴대형게임기 또는 전자서적 등의 기록매체를 재생하여, 그 화상을 표시할 수 있는 표시장치를 구비한 장치) 등을 들 수 있다. 이들 전자기기의 구체예를 도 13a 내지 도 13g에 나타내었다.
도 13a는 표시장치이며, 케이스(2OO1), 지지대(2OO2), 표시부(2OO3), 스피커부(2OO4), 비디오입력단자(2OO5) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 표시장치를 동작시키기 위한 회로부분 등에 사용할 수 있다. 또, 표시장치는, 퍼스널컴퓨터용, TV 방송수신용, 광고표시용 등의 모든 정보표시용장치가 포함된다.
도 13b는 랩탑형 컴퓨터이며, 본체(22O1), 케이스(22O2), 표시부(22O3), 키보드(22O4), 외부접속포트(22O5), 포인팅마우스(22O6) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 랩탑형 퍼스널컴퓨터를 구동시키기 위한 회로부분 등에 사용할 수 있다.
도 13c는 모바일컴퓨터이며, 본체(23O1), 표시부(23O2), 스위치(23O3), 조작 키(23O4), 적외선포트(23O5) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 모바일컴퓨터를 구동시키기 위한 회로부분 등에 사용할 수 있다.
도 13d는 프로그램을 기록한 기록매체(이하, 기록매체라고 함)를 사용하는 플레이어이며, 본체(24O1), 케이스(2402), 표시부 A(24O3), 표시부 B(2404), 기록매체(24O5), 조작키(24O6), 스피커부(2407) 등을 포함한다. 또, 이 플레이어는 기록매체로서 DVD(Digtial Versatile Disc), CD 등을 사용하여, 음악, 영화, 게임이나 인터넷을 감상할 수 있다. 본 발명에 따라 제작된 집적회로는 플레이어를 구동하기 위한 회로부분 등에 사용할 수 있다.
도 13e는 휴대서적(전자서적)이며, 본체(25O1), 표시부(25O2), 기억매체(25O3), 조작키(25O4), 안테나(25O5) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 휴대서적을 기능시키기 위한 회로부분 등에 사용할 수 있다.
도 13f는 비디오카메라이며, 본체(26O1), 표시부(26O2), 케이스(2603), 외부접속포트(26O4), 리모콘수신부(26O5), 수상부(26O6), 배터리(26O7), 음성입력부(26O8), 조작키(26O9), 접안부(261O) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 비디오카메라를 기능시키기 위한 회로부분 등에 사용할 수 있다.
여기서 도 13g는 휴대전화이며, 본체(27O1), 케이스(27O2), 표시부(27O3), 음성입력부(27O4), 음성출력부(27O5), 조작키(27O6), 외부접속포트(27O7), 안테나(27O8) 등을 포함한다. 본 발명에 의해 형성되는 집적회로는, 휴대전화를 기능시키기 위한 회로부분 등에 사용할 수 있다.
이상과 같이, 본 발명에 의해 제작된 집적회로의 적용범위는 매우 넓고, 모든 분야의 응용제품에 적용하는 것이 가능하다. 본 출원은, 2003. 2. 28일자로 일본국 특허청에 제출된 일본특허출원 제 2003-053193호, 및 2003. 2. 28일자로 일본국 특허청에 제출된 일본특허출원 제 2003-053243호에 기반하고 있으며, 이들의 내용을 참조하여 병합한 것이다.
본 발명은, 첨부된 도면 및 실시예를 통해 충분히 기술되어 있지만, 이를 다양하게 변경 및 수정하는 것은 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 따라서, 이러한 변경 및 수정이 이하의 본 발명의 청구범위를 벗어나지 않는 한, 본 발명에 속하는 것으로 보아야 할 것이다.
상기와 같은 본 발명에 따르면, 기판상에 미리 접착체를 형성하는 것에 의해, 반도체 소자(TFT 등)을 포함하는 소자형성층의 형성에 있어 기판과의 밀착성을 높일 수 있기 때문에, 형성 도중에 기판으로부터 소자형성층이 박리되는 것을 막을 수 있다. 한편, 소자형성층을 형성한 후, 접착체를 제거하여 기판과 소자형성층의 밀착성을 저하시키기 때문에, 기판으로부터의 박리를 용이하게 행할 수 있다. 즉, 반도체장치의 제조에 있어서의 기판과 소자형성층과의 밀착성을 제어할 수 있다.
또한, 본 발명에 따르면, 기판상에 미리 접착체를 형성하는 것에 의해, 집적회로를 포함하는 소자형성층의 형성에 있어 기판과의 밀착성을 높일 수 있기 때문에, 형성 도중에 기판으로부터 소자형성층이 박리되는 것을 막을 수 있다. 한편, 소자형성층을 형성한 후, 접착체를 제거할 수 있기 때문에, 기판과 소자형성층의 밀착성을 저하시켜 기판으로부터의 박리를 용이하게 행할 수 있다. 즉, 반도체장치의 제조에 있어서의 기판과 소자형성층과의 밀착성을 제어할 수 있다.

Claims (58)

  1. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 반도체소자를 형성하는 단계; 및
    상기 접착체를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  2. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 반도체소자를 포함하는 소자형성층을 형성하는 단계; 및
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  3. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 반도체소자를 포함하는 소자형성층을 형성하는 단계;
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계;
    접착제에 의해 상기 소자형성층 위에 제 2 기판을 부착하는 단계; 및
    상기 제 2 기판 및 상기 소자형성층을 상기 제 1 기판으로부터 물리적 수단에 의해 박리하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  4. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 반도체소자를 포함하는 소자형성층을 형성하는 단계;
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계;
    상기 소자형성층 위에 제 1 접착제에 의해 제 2 기판을 부착하는 단계;
    상기 제 2 기판 및 상기 소자형성층을 상기 제 1 기판으로부터 물리적수단에 의해 박리하는 단계;
    상기 제 2 기판 및 상기 소자형성층을 제 2 접착제에 의해 제 3 기판 위에 부착하는 단계; 및
    상기 제 2 기판을 상기 소자형성층으로부터 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  5. 삭제
  6. 삭제
  7. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 반도체소자는, 상기 접착체와 겹치지 않도록 형성되는 것을 특징으로 하는 반도체장치의 제작방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 복수의 반도체소자를 포함하는 집적회로를 형성하는 단계; 및
    상기 접착체를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  26. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 복수의 반도체소자로 구성된 집적회로를 포함하는 소자형성층을 형성하는 단계; 및
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  27. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 복수의 반도체소자로 구성된 집적회로를 포함하는 소자형성층을 형성하는 단계;
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계;
    상기 소자형성층에 제 1 접착제를 통해 제 2 기판을 부착하는 단계; 및
    상기 제 2 기판 및 상기 소자형성층을 상기 제 1 기판으로부터 물리적 수단에 의해 박리하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  28. 제 1 기판 위에 금속층을 형성하는 단계;
    상기 금속층의 일부에 접착체를 형성하는 단계;
    상기 금속층 및 상기 접착체를 덮도록 산화물층을 형성하는 단계;
    상기 산화물층 위에 복수의 반도체소자로 구성된 집적회로를 포함하는 소자형성층을 형성하는 단계;
    상기 소자형성층의 일부를 에칭하는 것에 의해 상기 접착체를 제거하는 단계;
    상기 소자형성층에 제 1 접착제를 통해 제 2 기판을 부착하는 단계;
    상기 제 2 기판 및 상기 소자형성층을 상기 제 1 기판으로부터 물리적 수단에 의해 박리하는 단계;
    상기 제 2 기판 및 상기 소자형성층을 제 2 접착제를 통해 제 3 기판위에 부착하는 단계; 및
    상기 제 2 기판을 상기 소자형성층으로부터 제거하는 단계로 이루어진 것을 특징으로 하는 반도체장치의 제작방법.
  29. 제 1항, 제 2항, 제 3항, 제 4항, 제 25항, 제 26항, 제 27항, 또는 제 28항 중 어느 한 항에 있어서,
    상기 금속층은, 텅스텐, 몰리브덴, 테크네튬, 레늄, 루테늄, 오스뮴, 로듐, 이리듐, 팔라듐, 백금, 은 및 금 중 어느 하나로 형성된 것을 특징으로 하는 반도체장치의 제작방법.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 제 2항, 제 3항, 제 4항, 제 26항, 제 27항, 또는 제 28항 중 어느 한 항에 있어서,
    상기 소자형성층을 형성하는 단계는, 400℃이상의 열처리단계를 포함하는 것을 특징으로 하는 반도체장치의 제작방법.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 제 25항 내지 제 28항 중 어느 한 항에 있어서,
    상기 집적회로는, 상기 접착체와 겹치지 않도록 형성된 것을 특징으로 하는 반도체장치의 제작방법.
  38. 삭제
  39. 삭제
  40. 삭제
  41. 제 1항, 제 2항, 제 3항, 제 4항, 제 25항, 제 26항, 제 27항, 또는 제 28항 중 어느 한 항에 있어서,
    상기 접착체로서, 상기 금속층에 포함되는 금속과 화학적으로 반응하는 재료를 사용하는 것을 특징으로 하는 반도체장치의 제작방법.
  42. 삭제
  43. 삭제
  44. 삭제
  45. 제 1항, 제 2항, 제 3항, 제 4항, 제 25항, 제 26항, 제 27항, 또는 제 28항 중 어느 한 항에 있어서,
    상기 접착체로서, 규소, 게르마늄, 탄소, 붕소, 마그네슘, 알루미늄, 티타늄, 탄탈륨, 철, 코발트, 니켈 및 망간 중 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 제작방법.
  46. 삭제
  47. 삭제
  48. 삭제
  49. 기판;
    상기 기판 위에 형성되는 접착층;
    상기 접착층 위에 형성되어, 적어도 상기 접착층을 통해 상기 기판에 부착되는 제 1 절연막;
    상기 제 1 절연막 위에 형성되는 적어도 하나의 박막트랜지스터;
    상기 박막트랜지스터 위에 형성되는 제 2 절연막;
    상기 접착층의 일부를 노출시키도록 상기 제 1 절연막과 상기 제 2 절연막을 관통하여 형성되는 적어도 하나의 개구; 및
    상기 제 2 절연막 위에 형성되고, 상기 개구를 매립하며, 상기 개구에서 상기 접착층의 노출된 부분과 접촉하는 제 3 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
  50. 삭제
  51. 삭제
  52. 삭제
  53. 기판;
    상기 기판 위에 형성되는 접착층;
    상기 접착층 위에 형성되어, 적어도 상기 접착층을 통해 상기 기판에 부착되는 제 1 절연막;
    복수의 박막트랜지스터로 구성된 적어도 하나의 집적회로;
    상기 복수의 박막트랜지스터 위에 형성되는 제 2 절연막;
    상기 접착층의 일부를 노출시키도록 상기 제 1 절연막과 상기 제 2 절연막을 관통하여 형성되는 적어도 하나의 개구; 및
    상기 제 2 절연막 위에 형성되고, 상기 개구를 매립하며, 상기 개구에서 상기 접착층의 노출된 부분과 접촉하는 제 3 절연막으로 구성되는 것을 특징으로 하는 반도체 장치.
  54. 제 49항 또는 제 53항에 있어서,
    상기 기판은, 플라스틱 기판인 것을 특징으로 하는 반도체 장치.
  55. 제 49항 또는 제 53항에 있어서,
    상기 접착층은, 광경화형 재료 또는 열경화형 재료를 포함하는 것을 특징으로 하는 반도체 장치.
  56. 제 49항 또는 제 53항에 있어서,
    상기 제 3 절연막은, 질화산화실리콘, 질화실리콘, 산화실리콘, 아크릴, 폴리이미드 및 폴리아미드로 이루어진 그룹으로부터 선택된 재료로 이루어진 것을 특징으로 하는 반도체 장치.
  57. 제 1항, 제 2항, 제 3항, 제 4항, 제 25항, 제 26항, 제 27항 또는 제 28항 중 어느 한 항에 있어서,
    상기 접착체는 상기 산화물층의 일부와 접촉하는 것을 특징으로 하는 반도체장치의 제작방법.
  58. 제 2항, 제 3항, 제 4항, 제 26항, 제 27항, 또는 제 28항 중 어느 한 항에 있어서,
    상기 소자형성층의 일부는 상기 접착체 위에 있는 것을 특징으로 하는 반도체장치의 제작방법.
KR1020040013373A 2003-02-28 2004-02-27 반도체 장치 및 그 제작 방법 KR101057412B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003053193 2003-02-28
JPJP-P-2003-00053243 2003-02-28
JPJP-P-2003-00053193 2003-02-28
JP2003053243 2003-02-28

Publications (2)

Publication Number Publication Date
KR20040077536A KR20040077536A (ko) 2004-09-04
KR101057412B1 true KR101057412B1 (ko) 2011-08-17

Family

ID=32775243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040013373A KR101057412B1 (ko) 2003-02-28 2004-02-27 반도체 장치 및 그 제작 방법

Country Status (5)

Country Link
US (2) US7091070B2 (ko)
EP (1) EP1453086A3 (ko)
KR (1) KR101057412B1 (ko)
CN (1) CN100382232C (ko)
TW (1) TWI328837B (ko)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864628B2 (en) * 2000-08-28 2005-03-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device comprising light-emitting layer having triplet compound and light-emitting layer having singlet compound
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
JP4373085B2 (ja) 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
JP4254430B2 (ja) * 2003-08-07 2009-04-15 ソニー株式会社 半導体装置の製造方法
CN1894796B (zh) 2003-12-15 2010-09-01 株式会社半导体能源研究所 薄膜集成电路器件的制造方法和非接触薄膜集成电路器件及其制造方法
CN1697187B (zh) 2003-12-19 2011-05-04 株式会社半导体能源研究所 半导体集成电路、半导体器件和半导体集成电路的制造方法
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
US7727854B2 (en) * 2003-12-19 2010-06-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7566010B2 (en) * 2003-12-26 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Securities, chip mounting product, and manufacturing method thereof
WO2005076358A1 (en) * 2004-02-06 2005-08-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
US7820529B2 (en) * 2004-03-22 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing integrated circuit
KR100600874B1 (ko) * 2004-06-09 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
US7452786B2 (en) * 2004-06-29 2008-11-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit, and element substrate
US7927971B2 (en) 2004-07-30 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101123094B1 (ko) * 2004-10-13 2012-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 에칭 방법 및 반도체장치의 제조방법
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
US7482248B2 (en) * 2004-12-03 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2006196712A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 薄膜素子の製造方法
US7566633B2 (en) * 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US9040420B2 (en) 2005-03-01 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling layers from substrates by etching
EP1708008B1 (en) * 2005-04-01 2011-08-17 Semiconductor Energy Laboratory Co., Ltd. Beam homogenizer and laser irradition apparatus
US8649895B2 (en) 2005-04-19 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Managing method of building material and wireless chip applied to the method
KR101241066B1 (ko) 2005-05-20 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US7588969B2 (en) * 2005-05-31 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and semiconductor device
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
US7465674B2 (en) * 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN101916763B (zh) * 2005-09-30 2012-11-14 株式会社半导体能源研究所 半导体器件的制造方法
GB0602410D0 (en) * 2006-02-07 2006-03-15 Filtronic Compound Semiconduct A method of bonding a semiconductor wafer to a support substrate
JP2007249175A (ja) * 2006-02-20 2007-09-27 Seiko Epson Corp 電気光学装置の製造方法
WO2007105405A1 (ja) 2006-03-10 2007-09-20 Matsushita Electric Industrial Co., Ltd. 異方性形状部材のマウント方法およびマウント装置と、電子デバイスの製造方法と、電子デバイスと、表示装置
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
KR20080000202A (ko) 2006-06-27 2008-01-02 삼성전자주식회사 표시기판 및 이를 갖는 표시패널
KR100785037B1 (ko) * 2006-12-13 2007-12-12 삼성전자주식회사 ＧａＩｎＺｎＯ 다이오드
US7973316B2 (en) * 2007-03-26 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR100965837B1 (ko) * 2008-05-30 2010-06-28 전자부품연구원 플렉시블 기판에 형성된 트랜지스터 및 제조 방법
JP5132524B2 (ja) * 2008-11-04 2013-01-30 キヤノン株式会社 窒化ガリウム系化合物半導体層の移設方法、及び窒化ガリウム系化合物半導体層が接合された基板
JP2010114106A (ja) * 2008-11-04 2010-05-20 Canon Inc 機能性領域の移設方法、ｌｅｄアレイ、ｌｅｄプリンタヘッド、及びｌｅｄプリンタ
JP5586920B2 (ja) * 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
KR101046064B1 (ko) * 2008-12-11 2011-07-01 삼성전기주식회사 박막소자 제조방법
US8877648B2 (en) * 2009-03-26 2014-11-04 Semprius, Inc. Methods of forming printable integrated circuit devices by selective etching to suspend the devices from a handling substrate and devices formed thereby
US8630326B2 (en) 2009-10-13 2014-01-14 Skorpios Technologies, Inc. Method and system of heterogeneous substrate bonding for photonic integration
KR101617280B1 (ko) 2009-10-21 2016-05-03 엘지디스플레이 주식회사 플라스틱 기판을 이용한 표시장치 제조 방법
US9922967B2 (en) 2010-12-08 2018-03-20 Skorpios Technologies, Inc. Multilevel template assisted wafer bonding
US9130109B2 (en) * 2011-01-20 2015-09-08 Rohm Co., Ltd. Optical apparatus
TWI527207B (zh) 2011-10-21 2016-03-21 友達光電股份有限公司 可撓式有機發光裝置及其製作方法
DE102012022136B4 (de) * 2011-11-21 2014-01-23 Micronas Gmbh Halbleiter-Gassensor und Verfahren zur Messung eines Restgasanteils mit einem Halbleiter-Gassensor
US8563341B2 (en) * 2012-02-06 2013-10-22 Shenzhen China Star Optoelectronics Technology Co., Ltd. Thin film transistor array substrate and manufacturing method for the same
KR102091687B1 (ko) 2012-07-05 2020-03-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치의 제작 방법
KR102173801B1 (ko) 2012-07-12 2020-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치의 제작 방법
US11074025B2 (en) 2012-09-03 2021-07-27 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8927398B2 (en) * 2013-01-04 2015-01-06 International Business Machines Corporation Group III nitrides on nanopatterned substrates
WO2014129519A1 (en) 2013-02-20 2014-08-28 Semiconductor Energy Laboratory Co., Ltd. Peeling method, semiconductor device, and peeling apparatus
JP2014170686A (ja) * 2013-03-04 2014-09-18 Toshiba Corp 表示素子の製造方法、表示素子及び表示装置
CN105793957B (zh) 2013-12-12 2019-05-03 株式会社半导体能源研究所 剥离方法及剥离装置
US9397149B2 (en) 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102368997B1 (ko) 2014-06-27 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치, 모듈, 전자 기기, 발광 장치의 제작 방법
TWI695525B (zh) * 2014-07-25 2020-06-01 日商半導體能源研究所股份有限公司 剝離方法、發光裝置、模組以及電子裝置
JP6863803B2 (ja) 2016-04-07 2021-04-21 株式会社半導体エネルギー研究所 表示装置
JP2019519914A (ja) * 2016-05-11 2019-07-11 スコーピオズ テクノロジーズ インコーポレイテッド シリコンフォトニクスにおけるｉｉｉ−ｖチップの作成および集積化
US10354910B2 (en) 2016-05-27 2019-07-16 Raytheon Company Foundry-agnostic post-processing method for a wafer
CN106158676A (zh) * 2016-07-27 2016-11-23 武汉新芯集成电路制造有限公司 一种晶圆表面的键合工艺及半导体器件结构
KR102499027B1 (ko) 2016-11-03 2023-02-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10607922B1 (en) * 2018-10-24 2020-03-31 International Business Machines Corporation Controlling via critical dimension during fabrication of a semiconductor wafer
CN109524563A (zh) * 2018-11-16 2019-03-26 京东方科技集团股份有限公司 基板及其制备方法、显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015256A1 (en) 2000-01-17 2001-08-23 Shunpei Yamazaki Display device and method of manufacturing the same
US20020030189A1 (en) 2000-09-14 2002-03-14 Akira Ishikawa Semiconductor device and manufacturing method thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5256562A (en) * 1990-12-31 1993-10-26 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US6143582A (en) * 1990-12-31 2000-11-07 Kopin Corporation High density electronic circuit modules
DE4433833A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1495523A (zh) 1996-08-27 2004-05-12 ������������ʽ���� 转移方法和有源矩阵基板的制造方法
JP4619462B2 (ja) * 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
US6127199A (en) 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6271101B1 (en) * 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
US7579203B2 (en) 2000-04-25 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP3974749B2 (ja) * 2000-12-15 2007-09-12 シャープ株式会社 機能素子の転写方法
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4524561B2 (ja) * 2001-07-24 2010-08-18 セイコーエプソン株式会社 転写方法
JP2003109773A (ja) 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010015256A1 (en) 2000-01-17 2001-08-23 Shunpei Yamazaki Display device and method of manufacturing the same
US20020030189A1 (en) 2000-09-14 2002-03-14 Akira Ishikawa Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
EP1453086A2 (en) 2004-09-01
CN100382232C (zh) 2008-04-16
TWI328837B (en) 2010-08-11
US7091070B2 (en) 2006-08-15
US20060246636A1 (en) 2006-11-02
US7732262B2 (en) 2010-06-08
US20040256618A1 (en) 2004-12-23
EP1453086A3 (en) 2006-03-08
TW200504847A (en) 2005-02-01
KR20040077536A (ko) 2004-09-04
CN1542909A (zh) 2004-11-03

Similar Documents

Publication Publication Date Title
KR101057412B1 (ko) 반도체 장치 및 그 제작 방법
JP6549272B2 (ja) 半導体装置の作製方法
US7067926B2 (en) Semiconductor chip and method for manufacturing the same
TWI401772B (zh) 半導體裝置與顯示裝置的製造方法
JP2020123724A (ja) 発光装置
JP4748943B2 (ja) 半導体装置の作製方法
JP4027740B2 (ja) 半導体装置の作製方法
TW201005952A (en) Semiconductor device and manufacturing method thereof
CN100490117C (zh) 半导体器件的制造方法
JP2003195787A (ja) 発光装置の作製方法
JP2004056143A (ja) 剥離方法
KR20090107986A (ko) 발광 장치 및 발광 장치를 형성하는 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140722

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160707

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170719

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee