JP2010171464A - へテロ接合およびインターフィンガ構造を有する半導体デバイス - Google Patents

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Abstract

【課題】本発明は、第１の導電型でドープされたアモルファス半導体の少なくとも１つの第１の領域（６）を、結晶半導体（１）の少なくとも１つの面（３）に備える半導体デバイス（１００）に関する。
【解決手段】半導体基板（１）は、同じ領域（３）に、第１の伝導型と反対の第２の導電型にドープされたアモルファス半導体の少なくとも１つの第２の領域（７ａ、７ｂ）を備える。アモルファス半導体の第１の領域（６）は、半導体基板（１）と接触した少なくとも１つの誘電体領域（８ａ、８ｂ、８ｃ、８ｄ）によってアモルファス半導体の第２の領域（７ａ、７ｂ）から絶縁され、さらに、アモルファス半導体の第２の領域（７ａ、７ｂ）は、インターフィンガ構造を形成している。
【選択図】図１Ａ

Description

本発明は、ヘテロ接合およびインターディジタル構造がデバイスの半導体層に配置されている半導体デバイス、およびこれの製造方法に関する。そのようなデバイスは、例えば、ヘテロ接合を一体化したインターディジタル構造を有する太陽電池であってもよく、この方法は、この型の太陽電池を薄い層のシリコンの上に製造するのに特に適している。
現在、半導体デバイスを製造するために様々な技術が使用されている。太陽電池の製造では、主に２種類の技術が使用されている。すなわち、ホモ接合電池とヘテロ接合電池である。
特許文献１は、インターディジタル構造を有するホモ接合太陽電池を記載している。この電池は、結晶シリコン基板を備える。この基板は、２つの相対する表面を有している。これらの表面の一方は、前面と呼ばれ、光を受けるためのものであるが、他方の表面は、複数のＮドープ領域またはＰドープ領域を備える。これらの領域は、全く同じにドープされた領域をインターディジタル配列するように配置されている。特許文献２および特許文献３は、また、同一構造を有するホモ接合太陽電池を記載している。
インターディジタル構造およびホモ接合を有する太陽電池のためにコンタクト点のある表面を製造する方法が、特許文献４に記載されている。
ホモ接合と共にインターディジタル構造を使用する半導体デバイスが、また、特許文献５に記載されている。このデバイスは、第１の導電型の結晶シリコン基板を備え、この基板に、第１の導電型にドープされた結晶シリコン層と、第１の導電型と反対の第２の導電型にドープされた結晶シリコン層とが積み重ねられる。次に、これら２つの層のうちの１つは、電極を受け入れることができるインターディジタル構造を形成するようにエッチングされる。
特許文献６は、同様な構造を有する太陽電池を記載している。第１の導電型のシリコン基板は、第１の導電型にドープされた２つの相対する主表面を備えている。アルミニウムオーム性コンタクトがインターディジタル構造に従ってこれらの表面のうちの１つに配列され、その結果、２つの隣接したコンタクトはその幅にほぼ等しい距離だけ離れている。次に、第１の導電型と反対の第２の導電型のドーピングが、これらのオーム性コンタクトに対して行われる。
特許文献７は、自己整合メタライゼーションを用いて半導体デバイスを製造する方法を記載している。このデバイスは、結晶シリコン構造を含む。この基板は、２つの相対する主表面を含む。第１の導電型のドーピングが、これらの表面のうちの１つに行われる。次に、この表面に窓がエッチングされる。行われるエッチングはこのドーピングの厚さよりも深いので、この窓によって、このようにして現れた基板の部分に第１の導電型と反対の第２の導電型のドーピングを実施することができるようになる。次に、メタライゼーションが、これらのドープされた領域と接触する。再び、ホモ接合を有するインターディジタル構造が得られる。
上で引用された電池の全ては、ホモ接合を有するインターディジタル構造を使用している。特に太陽電池の製造におけるこの型の構造の主要な不利点は、製造プロセス中に使用される大きな熱量である。したがって、ホモ接合を有する優れたインターディジタル電池を製造するためには、実質的なライフタイムを有する半導体材料が製造プロセス全体を通して維持されることが必要である。しかし、この型の材料は、通常、非常に高価なので、低コスト太陽電池を得るのには適していない。また、使用される大きな熱量を考慮して、いわゆる「高温」セリグラフペーストを使用することも必要である。
その上、半導体の厚さが小さければ小さいほど、インターディジタル構造は有効である。しかし、そのような大きな熱量のある製造プロセスを使用すると、材料中の熱応力が相当になるので、製造プロセスでの損傷の危険性が高くなる。
アモルファス／結晶ヘテロ接合の原理はすでに知られている。この原理を応用する太陽電池の特許もすでに取得されている。
この型の電池の原理は、第１の導電型にドープされた結晶半導体基板を使用することである。次に、第１の導電型と反対の第２の導電型にドープされたアモルファス半導体層が、その結晶半導体基板の表面の一方と接触する。ＰＮ接合は、このようにして得られ、使用された２つの半導体が異なる原子組成を有しかつ同じ禁制帯幅を有しないので、ヘテロ接合と呼ばれる。次に必要なことは、ヘテロ接合太陽電池を得るために、この接合の第１の表面およびこの第１の表面の反対側の第２の表面に透明電極を形成して、オーム性接触電極を形成することだけである。
ホモ接合電池と比較すると、第１に、製造プロセスが低温で行われるので、コストの点で有利である。これによって、高温プロセスで生じる上述の不利点を回避することができるようになる。また、この技術によって、熱応力の危険性なしに、したがって損傷なしに、より優れた電池を製造することができるようになる。最後に、使用された半導体がシリコンであるとき、高温熱処理はライフタイム減少と関係していないので、このヘテロ接合構造によって、より多様な結晶シリコンを使用することができるようになる。
特許文献８は、ヘテロ接合太陽電池を記載している。このヘテロ接合太陽電池は、第１の導電型の結晶シリコン基板と、結晶基板の表面の１つに形成された第１の導電型と反対の第２の導電型のアモルファスシリコン層とによって形成されたＰＮ接合を含む。また、この電池は、結晶基板とアモルファスシリコン層の間に、真性微結晶シリコン層を一体化している。
特許文献９は、また、ヘテロ接合太陽電池を記載している。特許文献８のように、この電池は、第１の導電型の結晶シリコン基板と、この結晶基板の表面の１つに形成された第１の導電型と反対の第２の導電型のアモルファスシリコン層とによって形成されたヘテロ接合を含む。この電池は、結晶基板とアモルファスシリコン層の間に真性アモルファスシリコン層を一体化している。
これらのヘテロ接合電池の主要な不利点は、可能な接続構造がたった１つであること、すなわちアモルファスシリコン面の電極と結晶シリコン面の電極だけであることである。
特許文献１０は、第１のＮドープアモルファス半導体領域と第２のＰドープアモルファス半導体領域を、結晶半導体基板の表面に含む半導体デバイスを記載している。第１のアモルファス半導体領域と第２のアモルファス半導体領域は、インターディジタル構造を形成している。基板表面のパッシベーションを形成するために、真性半導体層が、基板とアモルファス半導体領域の間に配置されている。ポリイミド樹脂絶縁層が、アモルファス半導体領域の間の真性半導体層の上に配置され、アモルファス半導体領域間の電気的絶縁を形成することを可能にしている。このデバイスでは、絶縁層の材料が表面パッシベーションに適していないので、電気的絶縁および表面パッシベーションに２つの異なる層が必要である。
米国特許第４２３４３５２号明細書 米国特許第６３３３４５７号明細書 米国特許第６４５２０９０号明細書 米国特許第４９２７７７０号明細書 米国特許第６４２６２３５号明細書 欧州特許出願第０７７６０５１号明細書 仏国特許出願第２８５４４９７号明細書 米国特許第５０６６３４０号明細書 米国特許第５２１３６２８号明細書 国際公開第０３／０８３９５５号
本発明は、ヘテロ接合を有する半導体デバイスを提案することを目的とし、このデバイスは、上述の不利点、すなわちデバイスの２つの相対する主表面に電極を含む接続構造によって制約されるという不利点がなく、かつインターディジタル構造を有する既存の半導体デバイスよりも簡単でさらに電気絶縁された構造を提案する。
これらの目的を達成するために、本発明は、結晶半導体基板の少なくとも１つの表面に、第１の導電型にドープされた少なくとも１つの第１のアモルファス半導体領域を備える半導体デバイスを提案し、この半導体基板は、同じ表面に、第１の導電型と反対の第２の導電型にドープされた少なくとも１つの第２のアモルファス半導体領域を備え、第１のアモルファス半導体領域は、半導体基板と接触した少なくとも１つの誘電体領域によって第２のアモルファス半導体領域から絶縁され、さらに、第２のアモルファス半導体領域はインターディジタル構造を形成している。
したがって、ヘテロ接合を有しインターディジタル構造の有利点を有しない半導体デバイスを使用する代わりに、ヘテロ接合とインターディジタル構造を有する半導体デバイスが使用され、ホモ接合構造に優るヘテロ接合構造の有利点と、これまではホモ接合の半導体デバイスだけで使用されていたインターディジタル構造の有利点との両方を組み合わせる。
その上、アモルファス領域間の誘電体領域は、基板まで延び、アモルファス領域間の電気絶縁と基板表面のパッシベーションとの両方を保証し、既存のデバイスに比べて、より簡単な構造およびより優れたアモルファス半導体領域間の電気絶縁を実現する。
誘電体領域は、シリコン酸化物、シリコン窒化物またはアモルファス結晶シリコンから作られてもよい。
デバイスを外部環境に接続することができるように、少なくとも１つの第１のメタライゼーション部分が第１のアモルファス半導体領域と接触し、さらに少なくとも１つの第２のメタライゼーション部分が第２のアモルファス半導体領域と接触するのが好ましい。
少なくとも１つの第１の導電性熱酸化物部分が、第１のメタライゼーション部分と第１のアモルファス半導体領域の間に位置し、さらに、少なくとも１つの第２の導電性熱酸化物部分が第２のメタライゼーション部分と第２のアモルファス半導体領域の間に位置していることが、また可能である。これらの導電性熱酸化物部分は、メタライゼーション部分とアモルファス半導体領域の間により優れた接触抵抗率を実現することを可能にする。
この場合、導電性熱酸化物部分は、酸化インジウム錫または酸化亜鉛から作られてもよい。
メタライゼーション部分は、銀のような貴金属をベースにしてもよく、またはアルミニウムをベースにしてもよい。
半導体基板は、インターディジタル構造を有する表面の反対側の他の表面に、反射防止層をコーティングされた表面パッシベーション層を備えてもよい。表面パッシベーション層によって、電流キャリアを押しのけることができるようになり、さらに反射防止層によって、デバイスに入る光子の最大数を閉じ込めることができるようになる。
表面パッシベーション層は、第１の導電型、第２の導電型のアモルファス半導体から作られてもよく、または、アモルファス半導体は真性である。
さらに、表面パッシベーション層は、シリコンであるのが好ましい。
反射防止層は、シリコン窒化物から作られてもよい。
半導体基板との良好な界面を実現するために、第１および／または第２のアモルファス半導体領域は、漸変的にドープされることが可能である。
また、望ましいデバイスの型に依存して、半導体基板は、単結晶シリコンまたは多結晶シリコンから作られるのが好ましい。
アモルファス半導体領域は、シリコンから作られてもよい。シリコンは、ヘテロ接合を有する半導体デバイスの製造で現在最も広く使用されている材料である。
半導体基板は、ある特定の導電型であってもよい。
半導体基板は、好ましくは、薄い層の基板である。
真性半導体領域が、アモルファス半導体領域と基板の間に配置されてもよく、基板との良好な界面を実現することが可能になり、さらに基板のレベルでの再結合が防止される。
有利なことには、そのようなデバイスは、太陽電池であってもよい。
複数の太陽電池は、モジュールを形成するように組み合わされてもよく、ここで、前記電池は、直列および／または並列に接続される。
本発明は、また、半導体デバイスを製造する方法に関し、この方法は、
ａ）半導体基板の表面に第１の絶縁層を形成する段階と、
ｂ）第１の絶縁層に少なくとも１つの第１の窓をエッチングして半導体基板の一部を露出させる段階と、
ｃ）第１の絶縁層の上および第１の窓の中に、第１の導電型にドープされた第１のアモルファス半導体層を堆積させる段階と、
ｄ）第１のアモルファス半導体層および第１の絶縁層に、第１の窓から片寄った少なくとも１つの第２の窓をエッチングして、半導体基板の一部を露出させる段階と、
ｅ）第２の窓の中および第１のアモルファス半導体層の上に第２の絶縁層を形成する段階と、
ｆ）少なくとも１つの第１の開口を第２の絶縁層に、第２の窓のレベルにエッチングして、半導体基板の一部を露出させる段階と、
ｇ）第１の開口の中および第２の絶縁層の上に、第１の導電型と反対の第２の導電型にドープされた第２のアモルファス半導体層を堆積させる段階と、を含み、第１のアモルファス半導体層および第２のアモルファス半導体層は、第１の窓および第１の開口のエッチングによって画定された輪郭を有するインターディジタル構造を形成する。
本方法は、段階ｂ）と段階ｃ）の間に、少なくとも１つの第１の真性半導体領域を少なくとも第１の窓に堆積させる段階を、および／または、段階ｆ）と段階ｇ）の間に、少なくとも１つの第２の真性半導体領域を少なくとも第１の開口に堆積させる段階を、含んでもよい。
段階ｃ）と段階ｄ）の間または段階ｄ）と段階ｅ）の間に、少なくとも１つの第１のメタライゼーション部分を第１のアモルファス半導体層の上に堆積させる段階を含んでもよい。
他の選択肢では、本方法は、段階ｃ）と段階ｄ）の間または段階ｄ）と段階ｅ）の間に、少なくとも１つの第１の導電性熱酸化物部分を第１のアモルファス半導体層の上に堆積させる段階、次に、少なくとも１つの第１のメタライゼーション部分を第１の導電性熱酸化物部分の上に堆積させる段階を含んでもよい。
第１のメタライゼーション部分は、好ましくは、第１の窓の上方でその中心に置かれている。
第１のメタライゼーション部分の大きさは、第１の窓の大きさよりも小さいことが好ましい。
本方法は、段階ｇ）の後に、第１のメタライゼーション部分の上の第２のアモルファス半導体層および第２の絶縁層に、大きさが第１のメタライゼーション部分の大きさ以下である少なくとも１つの第２の開口をエッチングして、第１のメタライゼーション部分の少なくとも一部を露出させる段階を含んでもよい。
本方法は、また、段階ｇ）の後に、少なくとも第１の開口の第２の窓のレベルの第２のアモルファス半導体層の上に少なくとも１つの第２のメタライゼーション部分を堆積させる段階を含んでもよい。
他の選択肢では、本方法は、段階ｇ）の後に、少なくとも第１の開口の第２の窓のレベルの第２のアモルファス半導体層の上に少なくとも１つの第２の導電性熱酸化物部分を堆積させる段階、次に、第２の導電性熱酸化物部分の上に少なくとも１つの第２のメタライゼーション部分を堆積させる段階を含んでもよい。
第１の開口は、第２の窓よりも小さいことが好ましい。
本発明は、また、半導体デバイスを製造する方法に関し、この方法は、
ａ）半導体基板の表面に、第１の導電型にドープされた少なくとも１つの第１のアモルファス半導体層を堆積させる段階と、
ｂ）少なくとも第１のアモルファス半導体層の上に、少なくとも１つの第１のメタライゼーション部分を堆積させる段階と、
ｃ）第１のメタライゼーション部分で覆われていない第１のアモルファス半導体層の部分を除去する段階と、
ｄ）少なくとも基板表面の上に、第１の導電型と反対の第２の導電型にドープされた少なくとも１つの第２のアモルファス半導体層を堆積させる段階と、
ｅ）少なくとも第２のアモルファス半導体層の上に、少なくとも１つの第２のメタライゼーション部分を堆積させる段階と、
ｆ）第２のメタライゼーション部分で覆われていない第２のアモルファス半導体層の部分を除去する段階と、を含み、第１のアモルファス半導体層および第２のアモルファス半導体層は、インターディジタル構造を形成している。
したがって、メタライゼーション部分は、アモルファス半導体層のエッチングを行うためのマスクとして使用される。この方法は、実施するためにエッチング段階でメタライゼーション部分に関する簡単なアライメントが必要なだけなので、実施するのが簡単でかつ安価である。
本方法は、段階ｆ）の後に、少なくとも基板表面に絶縁層を堆積させる段階を含むことができる。
この絶縁層は、誘電体層であってもよい。
本方法は、絶縁層を堆積させる段階の後に、メタライゼーションを外部コンタクトに対してアクセス可能にするために、絶縁層にメタライゼーション部分のレベルで開口を形成する段階を含んでもよい。
本方法は、段階ａ）の前に、基板の表面の上に少なくとも１つの真性半導体層を堆積させる段階を含んでもよく、次にこの真性半導体層の上に第１のアモルファス半導体層が堆積され、さらに、段階ｃ）は、また、第１のメタライゼーション部分で覆われていない真性半導体層の部分の除去も含む。
本方法は、また、段階ｃ）と段階ｄ）の間に、少なくとも１つの第２の真性半導体層を基板の少なくとも表面の上に堆積させる段階を含んでもよく、次にこの第２の真性半導体層の上に第２のアモルファス半導体層が堆積され、さらに、段階ｆ）は、また、第２のメタライゼーション部分で覆われていない第２の真性半導体層の部分の除去も含む。
半導体部分を除去する段階ｃ）および／または段階ｆ）の少なくとも１つは、エッチングによって行われてもよい。
本方法は、
半導体基板のインターディジタル構造を有する表面の反対側の他の表面の上に、表面パッシベーション層を堆積させる段階と、
この表面パッシベーション層の上に反射防止層を堆積させる段階と、を含んでもよい。
これら２つの段階は、好ましくは、段階ａ）の前に行われる。
少なくとも１つのエッチング工程は、レーザによって、または、エッチングペーストを用いたセリグラフによって、行われてもよい。
少なくとも１つのエッチング工程は、アモルファス半導体をエッチングし金属をエッチングしないことを可能にする選択エッチング工程であってもよい。
好ましくは、基板は、段階ａ）の前に、最初に、従来のＲＣＡ洗浄（ＲＣＡ社によって開発された洗浄工程）およびフッ化水素酸洗浄によって化学的に洗浄される。
純粋に表示の目的のために提供された決して限定しない実施形態例についての説明を、添付の図面を参照して読むと直ぐに、本発明をより適切に理解することができる。
以下で説明される様々な図の同一部分、類似部分、または同等部分には、図間の一貫性のために同じ参照数字がついている。
図に示された様々な部分は、図をいっそう解釈し易くするために、必ずしも一様な尺度に従って示されていない。
本発明に従った半導体デバイスを示す断面図である。 本発明に従った半導体デバイスを示す底面図である。 本発明に従った半導体デバイスを示す断面図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 本発明に従った半導体デバイスを製造するための本発明に従った方法の様々な段階を示す図である。 同じく本発明に従った互いに接続された複数の太陽電池によって形成されたモジュールを示す底面図である。
図１Ａを参照すると、本発明に従った、ヘテロ接合とインターディジタル構造を有する半導体デバイス１００の例の断面が示されている。半導体デバイス１００は、結晶半導体基板１の少なくとも１つの表面３に、少なくとも１つの第１のアモルファス半導体領域６を備えている。この第１の領域６は、第１の導電型にドープされている。また、半導体基板１は、表面３に、少なくとも１つの第２のアモルファス半導体領域７ａ、７ｂを備えている。この第２の領域７ａ、７ｂは、第１の導電型と反対の第２の導電型にドープされている。これらのアモルファス半導体領域６、７ａ、７ｂは、インターディジタル構造を形成している。この例では、半導体デバイス１００は、太陽電池である。
半導体デバイス１００は、この例では薄い層であると見なされる半導体基板１を備える。この半導体１は、例えば、単結晶シリコンか多結晶シリコンであってもよい。半導体デバイス１００の製造プロセス中に強い熱的制約がなければ、シリコンの電流キャリアのライフタイムは変わらないので、超高品質シリコンを使用する必要はない。薄い層の半導体基板１の厚さは、例えば、１０マイクロメータから数１００マイクロメータであってもよい。半導体基板１は、ある特定の導電型であってもよい。図１Ａに示された例では、半導体基板１はＮ型である。
半導体基板１は表面３を備え、この表面３は、この例では、太陽電池の裏面の側にある。半導体基板１は、表面３の反対側の他の表面２を含み、この表面２は、太陽電池の前面の側にある。光に曝されるのが太陽電池の前面である。
半導体基板１は、表面３に、第１の導電型にドープされた少なくとも１つの第１のアモルファス半導体領域６を備えている。図１Ａに示された例では、半導体基板１は、表面３に、ただ１つの第１の領域６を備える。この第１の領域６は、例えば、Ｎドープアモルファスシリコンである。第１のアモルファス半導体領域６の厚さは、例えば、おおよそ数ナノメートルから数１０ナノメートルであってもよい。第１のアモルファス半導体領域６は、半導体基板１との良好な界面を実現するように漸変的にドープされてもよい（基板１の表面３の近くで最低のドーピング）。
また、半導体基板１は、表面３に、第１の導電型と反対の第２の導電型にドープされた少なくとも１つの第２のアモルファス領域７ａ、７ｂを備える。図１Ａに示された例では、半導体基板１は、表面３に、第１の領域６の両側に形成された２つの第２の領域７ａ、７ｂを有している。これら２つの第２の領域７ａ、７ｂは、Ｐドープアモルファスシリコンから作られていると考えられる。第２のアモルファス半導体領域７ａ、７ｂの厚さは、例えば、おおよそ数ナノメートルから数１０ナノメートルであってもよい。第２のアモルファス半導体領域７ａ、７ｂは、半導体基板１との良好な界面を実現するように漸変的にドープされてもよい（基板１の表面３の近くで最低ドーピング）。第１の領域６の厚さは、第２の領域７ａ、７ｂの厚さと異なっていてもよい。
図１Ｃに示されるように、真性半導体領域２１ａ、２１ｂ、２１ｃが、アモルファス半導体領域６、７ａ、７ｂと基板１の表面３との間に配置されてもよい。これらの領域２１ａ、２１ｂ、２１ｃは、基板１との良好な界面を実現して基板１の表面３のレベルでの再結合を防止することを可能にする。
アモルファス半導体領域６、７ａ、７ｂ間に、誘電体領域８ａ、８ｂ、８ｃ、８ｄが挿入される。これらの誘電体領域８ａ、８ｂ、８ｃ、８ｄは、異なる導電型を有する２つのアモルファス半導体領域間の絶縁を実現する役割を有している。これらの誘電体領域は、これら２つの領域間の短絡を防止することを可能にする。これらの絶縁領域８ａ、８ｂ、８ｃ、８ｄは、例えば、シリコン酸化物、シリコン窒化物、またはアモルファス結晶シリコンであってもよい。図１Ａに示された例では、絶縁領域８ａ、８ｂ、８ｃ、８ｄの厚さは、アモルファス半導体領域６、７ａ、７ｂの厚さよりも大きい。これらの誘電体領域８ａ、８ｂ、８ｃ、８ｄは、基板１まで延びて、領域６、７ａおよび７ｂ間の電気的絶縁と基板１の表面３のパッシベーションとの両方を保証している。
第１のアモルファス半導体領域６は、少なくとも１つの第１のメタライゼーション部分９に接続されている。このメタライゼーション部分９は、半導体デバイス１００の第１の接続電極である。第１のメタライゼーション部分９は、少なくとも部分的に、第１のアモルファス半導体領域６を覆っている。
同様に、第２のアモルファス半導体領域７ａ、７ｂは、少なくとも１つの第２のメタライゼーション部分１０ａ、１０ｂに接続されている。図１Ａに示された例では、２つの第２のメタライゼーション部分１０ａ、１０ｂは、２つの第２の領域７ａ、７ｂにそれぞれ接続され、少なくとも部分的にこれらの領域を覆っている。第２のメタライゼーション部分１０ａ、１０ｂは、互いに接続され、半導体デバイス１００の第２の接続電極を形成する。
メタライゼーション部分９、１０ａ、１０ｂとアモルファス半導体領域６、７ａ、７ｂとの間のより優れた接触抵抗率を保証するために、メタライゼーション部分９、１０ａ、１０ｂとアモルファス半導体領域６、７ａ、７ｂとの間に導電性熱酸化物部分１９、２０ａ、２０ｂが挿入されてもよい。図１Ｃにおいて、第１の導電性熱酸化物部分１９は、第１のメタライゼーション部分９と第１のアモルファス半導体領域６の間に位置付けされている。それぞれ、２つの導電性熱酸化物部分２０ａ、２０ｂは、第２のメタライゼーション部分１０ａ、１０ｂと第２のアモルファス半導体領域７ａ、７ｂの間に位置付けされている。これらの導電性熱酸化物部分１９、２０ａ、２０ｂは、例えば、酸化インジウム錫または酸化亜鉛から作られてもよい。
メタライゼーション部分９、１０ａ、１０ｂの各々は、また、アモルファスシリコン領域６、７ａ、７ｂに隣接した絶縁領域８ａ、８ｂ、８ｃ、８ｄと接触していてもよい。第１のメタライゼーション部分９は、第２のメタライゼーション部分１０ａ、１０ｂと接触してはいけない。と言うのは、この接触によって、異なる導電型にドープされた領域６、７ａ、７ｂ間に短絡が起こるからである。
メタライゼーション部分９、１０ａ、１０ｂは、銀などの貴金属をベースにしてもよく、またはアルミニウムをベースにしてもよい。
半導体基板１は、表面３の反対側の他の表面２に、表面パッシベーション層４を備える。この表面パッシベーション層４は、電流キャリアを半導体基板１の表面３の方へ押しのけることを可能にする。この表面パッシベーション層４は、例えば、真性アモルファスシリコンまたは特定の導電型にドープされたアモルファスシリコンから作られてもよい。ヘテロ接合技術によって、特に薄いシリコンに適した非常に優れた表面パッシベーション層を使用することが可能になる。
表面パッシベーション層４は、反射防止層５で覆われている。この反射防止層５は、最大数の光子が半導体基板１を貫通することができるようにし、かつこれらが出て行かないようにする。反射防止層５は、例えば、シリコン窒化物から作られてもよく、または、フッ化マグネシウムまたは硫化亜鉛などのこれまでこの機能のために使用された他の材料から作られてもよい。
図１Ｂに示されるように、メタライゼーション部分９、１０ａ、１０ｂは、各々、指形を形成している。絶縁領域８ａ、８ｂ、８ｃ、８ｄは、第２のメタライゼーション部分１０ａ、１０ｂを第１のメタライゼーション部分９から隔離している。このように形成された構造は、インターディジタル構造である。第１のメタライゼーション部分９は、第１の電極を形成し、互いに接続された第２のメタライゼーション部分１０ａ、１０ｂは、第２の電極を形成している。
また本発明に従った半導体デバイス１００の他の例を製造するための第１の方法をこれから説明する。このように製造された半導体デバイス１００は、太陽電池であると考えられる。
図２に示されるように、例えばＮ型シリコンから作られた半導体基板１から始め、この半導体基板１は、この例では、薄い層であると見なされる。半導体基板１の表面は、表面３および表面３の反対側の他の表面２で識別される。
太陽電池１００を製造する前に、半導体基板１は、最初に、その表面２および３を化学洗浄される。テクスチャ化に起因するどんな金属汚染も防止するために、かつどんな堆積の前にも半導体基板１の表面の準備をするために、例えば、従来のＲＣＡ洗浄およびフッ化水素酸洗浄が好ましい。従来のＲＣＡ洗浄は、脱イオン水、アンモニアおよび過酸化水素水ベースの第１の洗浄槽と、脱イオン水、塩化水素酸および過酸化水素水ベースの第２の洗浄槽とを使用することから成る。他方の表面２は、プロセスの初めまたは終わりに処理されてもよい。しかし、より適切なパッシベーション品質を得るために、始めに他方の表面２を処理することが好ましい。と言うのは、表面３を保護するために時間と金のかかるプロセスを行うことなしに、後でシリコンのただ１つの面に対してフッ化水素酸処理を行うことは困難であるからである。
したがって、表面３の処理中に他方の表面２の表面状態に厳重に注意することが重要である。
したがって、半導体基板１の他方の表面２に対して、表面パッシベーション層４の第１の堆積が行われる（図１に示されている）。この表面パッシベーション層４は、例えば、真性アモルファスシリコン層であってもよい。表面パッシベーション層４は、また、特定の導電型のアモルファスシリコンから作られてもよい。この表面パッシベーション層４は、半導体基板１の他方の表面２の全面積にわたって広がっている。この堆積は、例えば、プラズマ増速化学気相成長技術（ＰＥＣＶＤ）によって行われてもよい。
この表面パッシベーション層４の上に、反射防止層５が設けられる（図１に示されている）。この反射防止層５は、例えば、シリコン窒化物である。この反射防止層５は、表面パッシベーション層４の全表面にわたって広がっている。反射防止層５は、例えば、減圧化学気相成長技術（ＬＰＣＶＤ）によって、またはＰＥＣＶＤによって堆積されてもよい。
これら２つの工程の後で、半導体デバイス１００の裏面が形成される。
半導体基板１の他方の表面３に、第１の絶縁層１１が形成される。第１の絶縁層１１は、半導体基板１の他方の表面３の全面積にわたって広がっている。この第１の層１１は、後で、異なる導電型のアモルファスシリコン領域を絶縁することを可能にする。この第１の絶縁層１１は、例えば、シリコン窒化物であってもよい。また、それはシリコン酸化物で作られてもよい。シリコン窒化物から作られた第１の絶縁層１１の場合には、シリコン窒化物は、ＬＰＣＶＤまたはＰＥＣＶＤによって得られてもよい。そうではなくて、シリコン酸化物から作られた第１の絶縁層１１の場合には、シリコン酸化物はＰＥＣＶＤによって形成されてもよい。
次に、少なくとも１つの第１の窓１２が、第１の絶縁層１１にエッチングされて、半導体基板１の一部を露出させる。この第１の窓１２は、レーザエッチングによって、または、第１の絶縁層１１の絶縁材料をエッチングすることができるセリグラフペーストを適用することによって、形成されてもよい。
次に、第１の導電型にドープされた第１のアモルファス半導体層１３が堆積される。この半導体は、例えば、Ｎドープアモルファスシリコンであってもよい。この堆積は、例えば、ＰＥＣＶＤによって行われてもよい。Ｎ型ドーピングの場合、例えば、Ｎ型ドーピングは、燐を用いて行われてもよい。この第１のＮドープアモルファス半導体層１３は、半導体基板１との良好な界面を実現するように漸変的にドープされる。この第１のアモルファス半導体層１３の堆積は、第１の窓１２の中と第１の絶縁層１１の全表面との両方に行われる。
第１の層１３を堆積させる前に、図４Ｃに示される第１の真性半導体領域２１ｃの堆積を第１の窓１２に行うこともできる。したがって、基板１との良好な界面が実現されて、基板１の表面３のレベルでの再結合を防止する。
図３に示されるように、少なくとも１つの第１のメタライゼーション部分９の堆積が、第１のアモルファス半導体層１３の上に行われる。この第１のメタライゼーション部分９は、例えば、第１の窓１２の上方でその中心に配置されてもよい。図３に示される例では、第１のメタライゼーション部分９は、第１の窓１２よりも小さく、かつ第１の窓１２の上方でその中心に配置されている。この第１のメタライゼーション部分９の厚さは、約数１０マイクロメートルである。この第１のメタライゼーション部分９の堆積は、蒸着、スパッタリング、金属ペーストのセリグラフによって、または電気化学堆積によって行われてもよい。この第１のメタライゼーション部分９は、例えば、銀のような貴金属をベースとするか、またはアルミニウムをベースとする。
次に、少なくとも１つの第２の窓１４ａ、１４ｂが、第１のアモルファス半導体層１３および第１の絶縁層１１にエッチングされる。図３に示された例では、２つの第２の窓１４ａ、１４ｂが、半導体基板１の一部を露出させるように第１のアモルファス半導体層１３および第１の絶縁層１１にエッチングされている。これらの第２の窓１４ａ、１４ｂは、レーザエッチングによって形成されてもよく、または、アモルファス半導体層１３および第１の絶縁層１１をエッチングすることができるセリグラフペーストを応用することによって形成されてもよい。第２の窓１４ａ、１４ｂは、第１の窓１２の両側に片寄っている。これら２つの窓１４ａ、１４ｂのエッチングは、アモルファス半導体層１３を複数の部分に分割し、このようにして第１の導電型にドープされた少なくとも１つの第１の領域６を画定している。
半導体デバイス１００を製造するとき、第２の窓１４ａ、１４ｂのエッチングは、第１のメタライゼーション部分９の堆積の前に行われてもよい。
図４Ａに示されるように、次に、第２の絶縁層１５が形成される。この第２の絶縁層１５は、第２の窓１４ａ、１４ｂによって露出された半導体基板１の部分だけでなく、第１のメタライゼーション部分９、第１のアモルファス半導体層１３も覆っている。この第２の絶縁層１５は、例えば、シリコン窒化物であってもよい。また、第２の絶縁層１５は、シリコン酸化物層で形成されてもよい。シリコン窒化物から作られた第２の絶縁層１５の場合には、ＬＰＣＶＤまたはＰＥＣＶＤによってシリコン窒化物を得ることができる。最後に、シリコン酸化物から作られる第２の絶縁層１５の場合には、シリコン酸化物はＰＥＣＶＤによって形成されてもよい。
次に、少なくとも１つの第１の開口１６ａ、１６ｂが、第２の絶縁層１５に２つの第２の窓１４ａ、１４ｂのレベルでエッチングされ、半導体基板１の一部を露出させる。図４Ａに示された例では、２つの第１の開口１６ａ、１６ｂが形成され、これらの２つの第１の開口１６ａ、１６ｂの各々は、それの第２のそれぞれの窓１４ａ、１４ｂよりも小さな面積である。これら２つの第１の開口１６ａ、１６ｂは、レーザエッチングによって、または、エッチングペーストを用いたセリグラフによって、形成されてもよい。これら２つの第１の開口１６ａ、１６ｂのエッチングで、絶縁層１１および１５は複数の部分に分割されて、絶縁領域８ａ、８ｂ、８ｃ、８ｄが画定される。
次に、第１の導電型と反対の第２の導電型にドープされた第２のアモルファス半導体層１７の堆積が行われる。したがって、この半導体は、例えば、Ｐドープアモルファスシリコンであってもよい。この堆積は、例えば、ＰＥＣＶＤによって行われてもよい。Ｐ型ドーピングの場合、Ｐ型ドーピングは、例えば、ホウ素で行われてもよい。この第２のＰドープアモルファス半導体層１７は、半導体１との良好な界面を実現するように漸変的にドープされる。この第２のアモルファス半導体層１７の堆積は、第１の開口１６ａ、１６ｂの両方に行われるが、また、第２の絶縁層１５の全表面にも行われる。第１のアモルファス半導体層１３および第２のアモルファス半導体層１７は、インターディジタル構造を形成し、その輪郭は、第１の窓１２および第１の開口１６ａ、１６ｂをエッチングすることによって画定されている。
また、第２の層１７の堆積の前に、図４Ｃに示された第２の真性半導体領域２１ａ、２１ｂの堆積を第１の開口１６ａ、１６ｂに行うことができる。領域２１ｃと同様に、真性半導体領域２１ａ、２１ｂは、基板１との良好な界面を実現して基板１の表面３のレベルでの再結合を防止する。
少なくとも１つの第２のメタライゼーション部分１０ａ、１０ｂの堆積は、少なくとも第１の開口１６ａ、１６ｂのレベルの第２の窓１４ａ、１４ｂのアモルファス半導体層１７の上に行われる。図４ａに示された例では、２つの第２のメタライゼーション部分１０ａ、１０ｂが形成されている。これらの第２のメタライゼーション部分１０ａ、１０ｂの堆積は、蒸着、スパッタリング、金属ペーストのセリグラフによって、または電気化学堆積によって行われてもよい。これらの第２のメタライゼーション部分１０ａ、１０ｂは、例えば、銀のような貴金属をベースにしているか、またはアルミニウムをベースにしている。
最後に、少なくとも１つの第２の開口１８が、次に、第１のメタライゼーション部分９の上の第２のアモルファス半導体層１７および第２の絶縁層１５にエッチングされる。この第２の開口１８は、第１のメタライゼーション部分９にアクセスするために形成される。好ましくは、第２の開口１８は、第１のメタライゼーション部分９よりも小さな面積でエッチングされ、かつ前記第１のメタライゼーション部分９の上方でその中心に置かれる。この第２の開口１８は、レーザエッチングによって、または、第２のアモルファス半導体層１７および第２の絶縁層１５をエッチングすることができるセリグラフペーストを適用することによって、形成されてもよい。
その上、説明された実施形態の全てにおいて、有利なことには、図４Ｂおよび４Ｃに示されるように、アモルファスシリコン層１３、１７とメタライゼーション９、１０ａ、１０ｂとの間に導電性熱酸化物部分１９、２０ａ、２０ｂを挿入することができる。これらの導電性熱酸化物部分１９、２０ａ、２０ｂは、例えば、酸化インジウム錫または酸化亜鉛から作られてもよい。これらの部分によって、メタライゼーション９、１０ａ、１０ｂとアモルファス半導体１３、１７の間のより優れた接触抵抗率を保証することが可能になる。
図５、図６、図７Ａ、および図７Ｂは、同じく本発明に従った半導体デバイス１００の他の例を製造する第２の方法の段階を示す。このように製造された半導体デバイス１００は太陽電池であると考えられる。
この方法は、本発明に従った第１の方法で使用されたものと同一の半導体基板１を使用する。第１の方法のように、従来のＲＣＡ洗浄およびフッ化水素酸洗浄によって基板１の表面２および３を化学洗浄することができる。また、図１に示されるように、基板１の他方の表面２に、表面パッシベーション層４および反射防止層５を設けることができる。
図５に示されるように、第１の導電型にドープされた第１のアモルファス半導体層１３が、基板１の表面３に堆積される。この半導体は、例えば、Ｎドープアモルファスシリコンであってもよい。この堆積は、例えば、ＰＥＣＶＤによって行われてもよい。Ｎ型ドーピングの場合、Ｎ型ドーピングは、例えば、燐を用いて行われてもよい。この第１のＮドープアモルファス半導体層１３は、半導体基板１との良好な界面を実現するように漸変的にドープされてもよい。この第１のアモルファス半導体層１３の堆積は、基板１の全表面３に行われる。
また、第１の層１３の堆積の前に、図７Ｂに示される第１の真性半導体層２６の堆積を行うこともできる。したがって、基板１の表面３のレベルでの再結合を防止することにより基板１との良好な界面が実現される。
次に、少なくとも１つの第１のメタライゼーション部分９が、第１のアモルファス半導体層１３の上に堆積される。この第１のメタライゼーション部分９の厚さは、おおよそ数１０マイクロメートルである。この第１のメタライゼーション部分９の堆積は、蒸着、スパッタリング、金属ペーストのセリグラフによって、または、電気化学堆積によって行われてもよい。この第１のメタライゼーション部分９は、例えば、銀のような貴金属をベースにしているか、またはアルミニウムをベースにしている。
次に、第１のメタライゼーション部分９によって覆われていない第１のアモルファス半導体層１３および、場合によっては、真性半導体層２６の部分が除去される。この段階は、例えば、ドライまたはウェットエッチングによって、または、アモルファス半導体だけをエッチングし金属をエッチングしないことが可能な選択エッチングによって行われてもよい。
次に、図６に示されるように、第１の導電型と反対の第２の導電型にドープされた第２のアモルファス半導体層１７の堆積物が、堆積される。したがって、この半導体は、Ｐドープアモルファスシリコンであってもよい。この堆積は、例えば、ＰＥＣＶＤによって行われてもよい。Ｐ型ドーピングの場合、Ｐ型ドーピングは、例えば、ホウ素を用いて行われてもよい。この第２のＰドープアモルファス半導体層１７は、半導体基板１との良好な界面を実現するように漸変的にドープされてもよい。
再び、図７Ｂに示されるように、第２のアモルファス半導体層１７の堆積の前に、第２の真性半導体層２８の堆積を行うこともできる。
次に、第２のメタライゼーション部分１０ａ、１０ｂの堆積がアモルファス半導体層１７の上に行われる。図６に示される例では、２つの第２のメタライゼーション部分１０ａ、１０ｂが、第２のアモルファス半導体層１７の上に行われる。これらの第２のメタライゼーション部分１０ａ、１０ｂの堆積は、蒸着、スパッタリング、金属ペーストのセリグラフによって、または電気化学堆積によって行われてもよい。これらの第２のメタライゼーション部分１０ａ、１０ｂは、例えば、銀のような貴金属をベースにしているか、またはアルミニウムをベースにしている。
次に、第２のメタライゼーション部分１０ａ、１０ｂによって覆われていない第２のアモルファス半導体層１７および、場合によっては、第２の真性半導体層２８の部分が除去される。この段階は、ドライまたはウェットエッチングによって、または、アモルファス半導体だけをエッチングしメタライゼーション１０ａ、１０ｂの金属をエッチングしないことが可能な選択エッチングによって行われてもよい。
次に、例えば誘電体層である絶縁層２４が、基板１の表面３の上に、およびメタライゼーション９、１０ａ、１０ｂの上に堆積される。
次に、開口２５ａ、２５ｂ、２５ｃが、メタライゼーション９、１０ａ、１０ｂのレベルで、絶縁層２４に形成される。したがって、メタライゼーション９、１０ａ、１０ｂは、外部環境からアクセス可能になる。
その上、説明された実施形態の全てにおいて、有利なことには、図４Ｂおよび４Ｃに示されるように、アモルファスシリコン層１３、１７とメタライゼーション９、１０ａ、１０ｂとの間に導電性熱酸化物部分１９、２０ａ、２０ｂを挿入することができる。これらの導電性熱酸化物部分１９、２０ａ、２０ｂは、例えば、酸化インジウム錫または酸化亜鉛から作られてもよい。これらの部分によって、メタライゼーション９、１０ａ、１０ｂとアモルファス半導体１３、１７の間のより優れた接触抵抗率を保証することが可能になる。
図８に示されるように、本発明に従った複数の半導体デバイス１０１から１０９を、半導体基板１に同時に製造することができる。次に、太陽電池のモジュール２００を得るために、単位デバイスをメタライゼーション部分で互いに接続することができる。図８に示された我々の例では、デバイス１０１から１０３は、デバイス１０４から１０６およびデバイス１０７から１０９と同様に、直列に接続されている。このように形成された３つの直列接続電池のグループが、並列に接続されている。
本発明のいくつかの実施形態が詳細に説明されたが、本発明の範囲を超えることなしに様々な変更および修正を加えることができることは理解されるべきである。説明された例では、第１の導電型はＮ型であり、第２はＰ型である。これが逆になることはもちろん可能である。当業者には、これらの導電性を有する適切な材料を選ぶのに困難ではないだろう。
１ 結晶半導体基板
２ 表面３の反対側の他の表面
３ 半導体基板の表面
４ 表面パッシベーション層４
５ 反射防止層５
６ 第１のアモルファス半導体領域
７ａ、７ｂ 第２のアモルファス半導体領域
８ａ、８ｂ、８ｃ、８ｄ 誘電体領域
９ 第１のメタライゼーション部分
１０ａ、１０ｂ 第２のメタライゼーション部分
１１ 第１の絶縁層
１２ 第１の窓
１３ 第１のアモルファス半導体層
１４ａ、１４ｂ 第２の窓
１５ 第２の絶縁層
１６ａ、１６ｂ 第１の開口
１７ 第２のアモルファス半導体層
１８ 第２の開口
１９ 第１の導電性熱酸化物部分
２０ａ、２０ｂ 導電性熱酸化物部分
２１ｃ 第１の真性半導体領域
２１ａ、２１ｂ 第２の真性半導体領域
２４ 絶縁層
２５ａ、２５ｂ、２５ｃ 開口
２６ 第１の真性半導体層
２８ 第２の真性半導体層
１００ 半導体デバイス
１０１〜１０９ 半導体デバイス
２００ 太陽電池モジュール

Claims (9)

  1. 特定の導電型の結晶半導体層の少なくとも一つの表面上に、該結晶半導体層の導電型と反対の導電型にドープされたアモルファス半導体層を備えた半導体デバイスであって、前記アモルファス半導体層のドーピング部分の濃度が漸変的に変化していることを特徴とする半導体デバイス。
  2. 前記アモルファス半導体層のドーピング部分の濃度が、前記結晶半導体層から漸変的に増加している、請求項１に記載の半導体デバイス。
  3. 前記アモルファス半導体層が、シリコン製である、請求項１又は２に記載の半導体デバイス。
  4. 前記結晶半導体層が、単結晶シリコン又は多結晶シリコン製である、請求項３に記載の半導体デバイス。
  5. 前記アモルファス半導体層上に、メタライゼーション部分を更に備えた請求項１から４のいずれか一項に記載の半導体デバイス。
  6. 前記メタライゼーション部分と前記アモルファス半導体層との間に導電性の熱酸化物部分を更に備えた請求項５に記載の半導体デバイス。
  7. 前記熱酸化物部分が、酸化インジウム錫等の透明導電性酸化物製である、請求項６に記載の半導体デバイス。
  8. 請求項１から７のいずれか一項に記載の半導体デバイスから製造された太陽電池。
  9. 特定の導電型を有する結晶半導体製の第一の層を提供する段階と、
    該結晶半導体の層の上にアモルファス半導体を堆積させて該結晶半導体の層の導電型と反対の導電型にドープされた第二の層を形成する段階と、を備えた半導体デバイスの製造方法であって、該アモルファス半導体の層のドーピング部分の濃度が漸変的に変化する、方法。
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