KR20110061397A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 기판; 상기 반도체 기판의 일면에 위치하며 홈(trench)을 기준으로 서로 구분되어 있는 n+ 영역과 p+ 영역; 상기 n+ 영역과 전기적으로 연결되어 있는 제1 전극; 및 상기 p+ 영역과 전기적으로 연결되어 있는 제2 전극을 포함하는 태양 전지 및 이의 제조 방법을 제공한다.
n+ 층, n+ 영역, p+ 영역, 홈, 레이저, 태양 전지

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD OF MANUFACTURING THE SAME}
태양 전지 및 이의 제조 방법에 관한 것이다.
태양 전지는 태양 에너지를 전기 에너지로 변환하는 광전 변환 소자로서, 무한정 무공해의 차세대 에너지 자원으로 각광받고 있다.
태양 전지는 p형 반도체 및 n형 반도체를 포함하며, 광활성층에서 태양 광 에너지를 흡수하면 반도체 내부에서 전자-정공 쌍(electron-hole pair, EHP)이 생성되고, 생성된 전자가 전극에 수집됨으로써 외부에서 전기 에너지로 이용할 수 있다.
한편, 태양 전지는 태양 에너지로부터 가능한 많은 전기 에너지를 출력할 수 있도록 효율을 높이는 것이 중요하다. 이러한 태양 전지의 효율을 높이기 위해서는 반도체 내부에서 가능한 많은 전자-정공 쌍을 생성하는 것도 중요하지만 생성된 전하를 손실됨 없이 외부로 끌어내는 것 또한 중요하다.
전자-정공 쌍의 생성 효율을 개선하고, 생성된 전자 및 정공의 재결합을 감소시켜 태양 전지의 효율을 개선하기 위한 다양한 방법이 제시되고 있으나, 대부분 장시간의 추가 공정이 요구되고 이에 따라 제조 비용이 상승할 수 있다.
태양 전지의 효율을 개선하면서도 공정 시간을 단축하고 제조 비용을 낮출 수 있는 태양 전지의 제조 방법을 제공한다.
본 발명의 일 측면에 따른 태양 전지는 반도체 기판; 상기 반도체 기판의 일면에 위치하며 홈(trench)을 기준으로 서로 구분되어 있는 n+ 영역과 p+ 영역; 상기 n+ 영역과 전기적으로 연결되어 있는 제1 전극; 및 상기 p+ 영역과 전기적으로 연결되어 있는 제2 전극을 포함한다.
상기 n+ 영역과 상기 p+ 영역은 교호로 배치되어 있을 수 있고, 상기 n+ 영역은 30 nm 내지 200 nm의 두께를 가질 수 있다.
상기 홈은 상기 n+ 영역 및 상기 p+ 영역 사이에 위치하며, 상기 n+ 영역 또는 상기 p+ 영역을 관통하고 상기 반도체 기판의 일부가 파여져서 형성될 수 있으며, 상기 홈은 500 nm 내지 50 ㎛의 깊이로 형성될 수 있고, 10 nm 내지 10 ㎛의 폭으로 형성될 수 있다.
상기 태양 전지는 상기 n+ 영역 일면에 위치하는 유전막을 더 포함할 수 있고, 상기 유전막은 상기 제1 전극, 상기 제2 전극 및 상기 홈 이외의 영역에 위치할 수 있다. 상기 유전막은 10 nm 내지 500 nm의 두께를 가질 수 있다.
또한 상기 태양 전지는 상기 반도체 기판의 일면에 형성되어 있는 패시베이 션 막을 더 포함할 수 있고, 상기 패시베이션 막은 상기 제1 전극 및 상기 제2 전극 이외의 영역에 위치할 수 있다. 상기 패시베이션 막은 10 nm 내지 500 nm의 두께를 가질 수 있다.
본 발명의 다른 일 측면에 따른 태양 전지의 제조 방법은 반도체 기판을 준비하는 단계; 상기 반도체 기판의 일면에 n+ 층을 형성하는 단계; 상기 n+ 층의 일부를 제거하고 상기 반도체 기판에 적어도 하나의 홈을 형성하는 단계; 상기 홈을 기준으로 제1 전극 및 제2 전극을 서로 구분하여 형성하는 단계를 포함한다.
상기 홈을 형성하는 단계에서 복수의 n+ 영역이 형성될 수 있다.
상기 홈을 형성하는 단계는 레이저를 사용하여 수행할 수 있고, 또한 상기 레이저로 인한 손상 부위를 제거하는 단계를 더 포함할 수 있다.
상기 제1 전극 및 상기 제2 전극은 교호로 형성할 수 있다.
상기 태양 전지의 제조 방법은 상기 n+ 층을 형성하는 단계 이후에 상기 n+ 층 일면에 유전막을 형성하는 단계를 더 포함할 수 있다.
또한 상기 태양 전지의 제조 방법은 상기 홈을 형성하는 단계 이후에 상기 반도체 기판의 일면에 패시베이션 막을 형성하는 단계를 더 포함할 수 있다.
상기 태양 전지의 제조 방법은 상기 홈을 형성하는 단계 이후에 상기 제2 전극을 형성하고자 하는 부위의 n+ 영역을 p+ 영역으로 바꾸는 단계를 더 포함할 수 있다.
상기 제1 전극은 페이스트 조성물을 사용하여 형성할 수 있으며, 상기 제2 전극 또한 페이스트 조성물을 사용하여 형성할 수 있다.
기타 본 발명의 구현예들의 구체적인 사항은 이하의 상세한 설명에 포함되어 있다.
태양 전지의 효율을 개선하면서도 공정 시간을 단축시키고 제조 비용을 낮출 수 있다.
이하, 첨부한 도면을 참고하여 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 또는 "하부에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
먼저, 도 1을 참고하여 본 발명의 일 구현예에 따른 태양 전지를 설명한다.
도 1은 본 발명의 일 구현예에 따른 태양 전지를 도시한 단면도이다.
이하에서는 반도체 기판(110) 중 태양 에너지를 받는 측을 전면(front side)이라 하고, 반도체 기판(110)의 전면의 반대측을 후면(rear side)이라고 한다. 또한 이하에서는 설명의 편의상 반도체 기판(110)을 중심으로 상하의 위치 관계를 설명하지만 이에 한정되는 것은 아니다.
본 발명의 일 구현예에 따른 태양 전지(100)는 반도체 기판(110), 상기 반도체 기판(110)의 후면에 위치하며 홈(trench)(180)을 기준으로 서로 구분되어 있는 n+ 영역(130)과 p+ 영역(140), 상기 n+ 영역(130)과 전기적으로 연결되어 있는 제1 전극(150), 상기 p+ 영역(140)과 전기적으로 연결되어 있는 제2 전극(160)을 포함한다.
상기 n+ 영역(130)과 상기 p+ 영역(140)은 교호로 배치되어 있을 수 있다.
상기 홈(180)은 상기 n+ 영역(130)과 상기 p+ 영역(140) 사이에 위치하며, 상기 n+ 영역(130)과 상기 p+ 영역(140)을 관통하고 상기 반도체 기판(110)의 일부가 파여진 것일 수 있다.
반도체 기판(110)은 결정질 규소 또는 화합물 반도체로 만들어질 수 있으며, 결정질 실리콘인 경우 예컨대 실리콘 웨이퍼가 사용될 수 있다. 도 1에서는 반도체 기판(110)으로 p형 불순물로 도핑된 반도체 기판을 도시하였으나, 이에 한정되지 않고, n형 불순물로 도핑된 반도체 기판을 사용할 수도 있다. 이 때 p형 불순물은 붕소(B), 알루미늄(Al)과 같은 Ⅲ족 화합물일 수 있고, n형 불순물은 인(P)과 같은 V족 화합물일 수 있다.
반도체 기판(110)이 p형 불순물로 도핑된 반도체 기판인 경우, 상기 제1 전 극(150)의 면적을 상기 제2 전극(160)의 면적보다 크게 형성할 수 있다. 이로 인해 p형 불순물로 도핑되어 정공이 상대적으로 풍부한 반도체 기판에서, 전자를 효율적으로 제1 전극(150)으로 수집할 수 있어, 태양 전지의 효율을 개선할 수 있다.
한편, 반도체 기판(110)이 n형 불순물로 도핑된 반도체 기판인 경우, 상기 제2 전극(160)의 면적을 상기 제1 전극(150)의 면적보다 크게 형성할 수 있다. 이로 인해 n형 불순물로 도핑되어 전자가 상대적으로 풍부한 반도체 기판에서, 정공을 효율적으로 제2 전극(160)으로 수집할 수 있어, 태양 전지의 효율을 개선할 수 있다.
반도체 기판(110)의 전면은 표면 조직화(surface texturing)되어 있을 수 있다. 표면 조직화된 반도체 기판(110)은 예컨대 피라미드 모양과 같은 요철 또는 벌집(honeycomb) 모양과 같은 다공성 구조일 수 있다. 표면 조직화된 반도체 기판(110)은 표면적을 넓혀 빛의 흡수율을 높이고 반사도를 줄여 태양 전지(100)의 효율을 개선할 수 있다.
도 1을 참고하면, 반도체 기판(110)의 전면에는 반사방지막(120)이 형성되어 있는 것으로 도시하고 있으나, 이에 한정되지 않으며 상기 반지방지막(120)은 생략할 수도 있다. 반사방지막(120)은 빛을 적게 반사하고 절연성이 있는 물질을 포함할 수 있으며, 예컨대 산화알루미늄(Al2O3), 산화규소(SiO2), 산화티타늄(TiO2 또는 TiO4), 산화마그네슘(MgO), 산화세륨(CeO2) 또는 이들의 조합을 포함하는 산화물, 질화알루미늄(AlN), 질화규소(SiNx), 질화티타늄(TiN) 또는 이들의 조합을 포함하는 질화물, 산질화알루미늄(AlON), 산질화규소(SiON), 산질화티타늄(TiON) 또는 이들의 조합을 포함하는 산질화물을 포함할 수 있으며, 단일 층 또는 복수 층으로 형성될 수 있다.
반사방지막(120)은 예컨대 약 5 nm 내지 약 300 nm의 두께를 가질 수 있고, 구체적으로는 약 50 nm 내지 약 80 nm의 두께를 가질 수 있다.
반사방지막(120)은 태양 에너지를 받는 반도체 기판(110)의 전면에 형성되어 빛의 반사율을 줄이고 특정한 파장 영역의 선택성을 증가시킬 수 있다. 또한 반도체 기판(110)의 전면에 존재하는 실리콘과의 접촉 특성을 개선하여 태양 전지의 효율을 높일 수 있다.
상기 반도체 기판(110)의 후면 측에는 반도체 기판(110)이 일부 파여 형성된 홈(180)을 기준으로 서로 구분되어 있는 n+ 영역(130)과 p+ 영역(140)이 형성되어 있으며, 상기 n+ 영역(130) 및 상기 p+ 영역(140)은 교호로 배치되도록 형성되어 있을 수 있다.
n+ 영역(130)은 n형 불순물로 도핑되어 있어, 생성된 전자를 전극 측으로 용이하게 수집할 수 있다. 상기 n+ 영역(130)은 약 30 nm 내지 약 200 nm의 두께를 가질 수 있다. n+ 영역(130)의 두께가 상기 범위 내인 경우, 형성되는 제1 전극(150)과 반도체 기판의 직접적인 접촉을 방지하여 전하 누수(charge leakage)를 예방할 수 있고, 반도체 기판에서 생성된 전자를 제1 전극(150)으로 효과적으로 전달할 수 있어 전자와 정공의 재결합을 방지함으로써 태양 전지(100)의 효율을 개선할 수 있다. 구체적으로는 상기 n+ 영역(130)은 약 50 nm 내지 약 100 nm의 두께 를 가질 수 있다.
또한 p+ 영역(140)은 p형 불순물이 고농도로 존재함으로써, 생성된 정공을 전극 측으로 용이하게 수집할 수 있다. 상기 p+ 영역(140)은 별도의 공정을 통하여 형성할 수 있지만, 이에 한정되는 것은 아니며, 제2 전극(160)의 형성 시에 상기 제2 전극 형성용 물질에 포함된 p형 불순물이 반도체 기판에 침투하여 p+ 영역(140)을 형성할 수도 있다.
n+ 영역(130) 하부에는 제1 전극(150)이 형성되어 있다.
제1 전극(150)은 반도체 기판(110)에서 생성된 전자를 수집하여 외부로 전달하는 역할을 수행하며, 은(Ag) 등의 저저항 금속으로 만들어질 수 있으나, 이에 한정되는 것은 아니다.
p+ 영역(140) 하부에는 제2 전극(160)이 형성되어 있다. 제2 전극(160)은 정공을 수집하는 역할을 수행하며, 알루미늄(Al) 등의 금속으로 만들어질 수 있으나, 이에 한정되는 것은 아니다. 제2 전극(160)을 알루미늄을 포함하는 페이스트를 이용하여 형성하는 경우, 알루미늄이 반도체 기판(110)의 실리콘과 접촉할 때 알루미늄이 p형 불순물로 작용하여 p+ 영역이 형성되므로, p+ 영역(140)을 별도로 형성하는 공정을 생략할 수 있다.
상기 n+ 영역(130)의 일면에 위치하며, 상기 제1 전극(150), 상기 제2 전극(160) 및 상기 홈(180)이 형성되지 않은 부위에 유전막(170)이 형성되어 있을 수 있다. 도 1에는 상기 유전막(170)이 형성되어 있는 것으로 도시하고 있으나, 이에 한정되지 않으며 상기 유전막(170)은 생략할 수도 있다. 유전막(170)은 전하의 재 결합을 방지하는 동시에 전류가 새는 것을 방지하여 태양 전지의 효율을 높일 수 있다. 또한 유전막(170)은 반도체 기판(110)의 후면 패시베이션 층으로 사용될 수도 있다.
유전막(170)은 산화물, 질화물, 산질화물 및 이들의 조합으로 이루어진 군에서 선택되는 물질을 포함할 수 있으며, 상기 산화물은 산화알루미늄(Al2O3), 산화규소(SiO2), 산화티타늄(TiO2 또는 TiO4) 또는 이들의 조합을 포함할 수 있고, 상기 질화물은 질화알루미늄(AlN), 질화규소(SiNx), 질화티타늄(TiN) 또는 이들의 조합을 포함할 수 있고, 상기 산질화물은 산질화알루미늄(AlON), 산질화규소(SiON), 산질화티타늄(TiON) 또는 이들의 조합을 포함할 수 있다.
유전막(170)은 단일층 또는 복수층으로 형성될 수 있고, 약 10 nm 내지 약 500 nm의 두께를 가질 수 있다. 유전막(170)의 두께가 상기 범위 내인 경우 반도체 기판(110)의 후면을 효과적으로 패시베이션할 수 있고, 장파장의 빛을 반도체 기판(110)으로 재반사하여 광전류(photoelectric current)의 상승을 유도할 수 있으며, 이후 전극 형성 공정이 효율적으로 진행될 수 있고, 우수한 내화학성을 달성할 수 있다. 구체적으로는 유전막(170)은 약 100 nm 내지 약 200 nm의 두께를 가질 수 있다.
상기 홈(180)은 상기 n+ 영역(130), 상기 p+ 영역(140) 및 상기 유전막(170)을 관통하고 반도체 기판(110)의 일부가 파여진 것이다.
상기 홈(180)은 별도의 복잡한 패터닝 공정 없이도 n+ 영역(130) 및 p+ 영 역(140)을 물리적으로 분리할 수 있고, 오버랩 마진(overlap margin)을 확보할 수 있어 제1 전극(150)과 제2 전극(160)을 서로 연결되지 않도록 형성하는 공정을 효과적으로 수행할 수 있다. 이로써 전기적 단락을 효과적으로 방지할 수 있다.
상기 홈(180)은 약 500 nm 내지 약 50 ㎛의 깊이로 형성될 수 있다. 홈(180)의 깊이가 상기 범위 내인 경우, 반도체 기판(110)의 손상 부위를 줄이면서, n+ 영역(130) 및 p+ 영역(140)을 효과적으로 분리할 수 있다. 구체적으로는 상기 홈(180)은 약 1 ㎛ 내지 약 10 ㎛의 깊이로 형성될 수 있다.
상기 홈(180)은 약 10 nm 내지 약 10 ㎛의 폭으로 형성될 수 있다. 홈(180)의 폭이 상기 범위 내인 경우, 제1 전극(150)과 제2 전극(160)이 차지하는 면적을 넓히면서, 제1 전극(150)과 제2 전극(160)이 서로 연결되지 않도록 형성하는 공정을 효과적으로 수행할 수 있다. 상기 홈(180)은 구체적으로는 약 100 nm 내지 약 8 ㎛, 더욱 구체적으로는 약 1 ㎛ 내지 약 5 ㎛의 폭으로 형성될 수 있다. 상기 홈(180)의 깊이 및 폭은 홈을 형성하는 공정 조건, 예컨대 레이저를 사용하여 홈을 형성하는 경우에는 레이저의 세기, 레이저 조사 시간 등을 조절함으로써 제어할 수 있다.
도 1에는 도시하지 않았지만, 상기 태양 전지는 반도체 기판(110)의 후면에 패시베이션 막을 더 포함할 수 있다. 상기 패시베이션 막은 반도체 기판(110)의 후면에서 제1 전극(150) 및 제2 전극(160)이 형성된 부분을 제외한 모든 영역, 예컨대 유전막(170)의 하부 및 홈(180)의 내측에 형성될 수 있다. 그러나 이에 한정되지 않고, 상기 패시베이션 막은 홈(180)의 내측에만 형성될 수도 있다.
상기 패시베이션 막은 반도체 기판(110)의 후면을 보호하는 역할을 수행한다. 또한 상기 패시베이션 막은 전하의 재결합을 방지하는 동시에 전류가 새는 것을 방지하여 태양 전지의 효율을 높일 수도 있다.
상기 패시베이션 막을 형성하기 위해 사용할 수 있는 재료로는 상술한 유전막(170)을 형성하기 위해 사용할 수 있는 재료를 사용할 수 있다.
상기 패시베이션 막은 단일층 또는 복수층으로 형성될 수 있고, 약 10 nm 내지 약 500 nm의 두께를 가질 수 있다. 패시베이션 막의 두께가 상기 범위 내인 경우 반도체 기판(110)의 후면을 효과적으로 패시베이션할 수 있고, 장파장의 빛을 반도체 기판(110)으로 재반사하여 광전류(photoelectric current)의 상승을 유도할 수 있으며, 이후 전극 형성 공정이 효율적으로 진행될 수 있고, 우수한 내화학성을 달성할 수 있다. 구체적으로는 상기 패시베이션 막은 약 100 nm 내지 약 200 nm의 두께를 가질 수 있다.
그러면 본 발명의 다른 일 구현예에 따른 태양 전지의 제조방법에 대하여 도 2a 내지 도 2g를 도 1과 함께 참고하여 설명한다.
도 2a 내지 도 2g는 본 발명의 다른 일 구현예에 따른 태양 전지의 제조방법을 차례로 보여주는 단면도이다.
먼저 도 2a를 참고하면, 반도체 기판(110)을 준비한다. 예컨대 실리콘 웨이퍼와 같은 반도체 기판(110)을 준비한다. 이 때 반도체 기판(110)은 예컨대 p형 불순물이 도핑되어 있거나, 또는 n형 불순물이 도핑되어 있을 수 있다.
이어서, 반도체 기판(110)을 표면 조직화한다. 표면 조직화는 예컨대 질산 및 불산과 같은 강산 또는 수산화칼륨 및 수산화나트륨과 같은 강염기 용액을 사용하는 습식 방법으로 수행하거나 플라스마를 사용한 건식 방법으로 수행할 수 있다.
다음 도 2b를 참고하면, 반도체 기판(110)의 전면에 반사방지막(120)을 형성한다. 도 2b에서 반사방지막(120)을 형성하는 공정을 도시하였지만, 이에 한정되지 않으며 상기 반사방지막(120)을 형성하는 공정은 생략할 수도 있다. 반사방지막(120)은 예컨대 질화규소 따위를 플라즈마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 방법으로 형성할 수 있다. 그러나 이에 한정되지 않고 반사방지막(120)은 다른 재료 및 방법으로 형성할 수도 있다.
다음 도 2c를 참고하면, 반도체 기판(110)의 후면 측에 n+ 층(130a)을 형성한다. n+ 층(130a)은 인(P)과 같은 V족 원소를 반도체 기판(110)에 도핑함으로써 형성할 수 있다. 상기 도핑 방법으로는 기상 확산법, 고상 확산법, 이온 주입법 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
다음 도 2d를 참고하면, n+ 층(130a) 하부에 유전막(170)을 형성한다. 도 2d에서 유전막(170)을 형성하는 공정을 도시하였지만, 이에 한정되지 않으며 상기 유전막(170)을 형성하는 공정은 생략할 수도 있다. 유전막(170)은 예컨대 질화규소 따위를 플라즈마 화학 기상 증착(PECVD) 방법으로 형성할 수 있다. 그러나 이에 한정되지 않고, 유전막(170)은 다른 재료 및 방법으로 형성할 수도 있다.
다음 도 2e를 참고하면, 반도체 기판(110) 후면에 상기 n+ 층(130a) 및 상기 유전막(170)을 관통하고, 상기 반도체 기판(110)의 일부가 파여진 홈(180)을 형성한다. 이 때 각각 분리된 복수의 n+ 영역(130)이 형성될 수 있다.
홈(180)은 상기 n+ 층(130a), 상기 유전막(170) 및 상기 반도체 기판(110) 후면 일부를 예컨대, 레이저로 식각하는 방법으로 형성할 수 있다. 상기 레이저로는 야그 레이저(YAG laser), 이산화탄소 레이저(CO2 laser) 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 또한 상기 레이저의 세기, 레이저 조사 시간 등의 공정 조건을 조절함으로써, 형성되는 홈(180)의 깊이 및 폭을 제어할 수 있다.
상기 레이저로 상기 n+ 층(130a), 상기 유전막(170) 및 상기 반도체 기판(110) 후면 일부를 식각한 이후에 레이저로 인한 손상 부위를 제거하는 공정을 더 실시할 수 있다. 레이저로 인한 손상 부위의 제거는 KOH를 이용하는 공정, NaOH를 이용하는 공정, RCA 클리닝(RCA cleaning) 등과 같은 습식 식각 공정; Cl2 기체, 또는 SF6, CF4, C2F6, C3F6, C4F8, NF3 등과 같은 플루오르계 기체를 이용한 건식 식각 공정 등을 통해 수행될 수 있으나, 이에 한정되는 것은 아니다.
상기 홈(180)의 형성방법으로 레이저 식각에 대하여 설명하였으나, 이에 한정되지 않고, 상기 홈(180)은 다른 방법으로 형성할 수도 있다.
도 2e에 도시하지는 않았지만, 상기와 같이 홈(180)을 형성한 이후에, 상기 반도체 기판의 하부에 패시베이션 막을 더 형성할 수 있다. 구체적으로는 상기 패시베이션 막은 상기 유전막(170) 하부 및 상기 홈(180) 내측에 형성할 수 있다. 패시베이션 막은 예컨대 질화규소 따위를 플라즈마 화학 기상 증착(PECVD) 방법으로 형성할 수 있다. 그러나 이에 한정되지 않고, 패시베이션 막은 다른 재료 및 방법으로 형성할 수도 있다.
다음 도 2f를 참고하면, 유전막(170) 하부에 상기 홈(180)을 사이에 두고 제1 전극용 도전성 페이스트(150a) 및 제2 전극용 도전성 페이스트(160a)를 형성한다. 상기 제1 전극용 도전성 페이스트(150a) 및 상기 제2 전극용 도전성 페이스트(160a)는 교호로 형성할 수 있다.
제1 전극용 도전성 페이스트(150a) 및 제2 전극용 도전성 페이스트(160a)는 스크린 인쇄(screen printing) 방법으로 형성할 수 있다. 스크린 인쇄는 은(Ag), 알루미늄(Al) 등의 금속 파우더를 포함하는 전극용 도전성 페이스트를 전극이 형성될 위치에 도포하고 건조하는 단계를 포함한다. 그러나 이에 한정되지 않고 잉크젯 인쇄 또는 압인 인쇄 등의 방법으로 형성할 수도 있다.
이어서 도 2g를 참고하면, n+ 영역(130)과 전기적으로 연결되도록 제1 전극(150)을 형성하고, 반도체 기판(110) 후면에 p+ 영역(140)을 포함하는 제2 전극(160)을 형성한다. 이 때 상기 p+ 영역(140)은 상기 반도체 기판(110)의 후면에 접한다.
상기 형성한 제1 전극용 도전성 페이스트(150a) 및 제2 전극용 도전성 페이스트(160a)를 소성함으로써, 상기 제1 전극용 도전성 페이스트(150a)에 포함된 금속 파우더가 반도체 기판(110)의 n+ 영역(130)으로 침투하도록 하여 상기 제1 전극(150)을 형성하고, 상기 제2 전극용 도전성 페이스트(160a)에 포함된 금속 파우더, 예컨대 알루미늄 파우더가 반도체 기판(110)으로 침투하도록 하여 상기 p+ 영역(140)을 포함하는 제2 전극(160)을 형성한다. 상기 소성은 금속 파우더의 용융 온도보다 높은 온도에서 수행할 수 있으며 예컨대 약 500℃ 내지 약 1,000℃에서 수행할 수 있다.
도 2f 및 도 2g에서는 전극용 페이스트 조성물을 이용한 전극의 형성에 관하여 도시하였지만, 이에 한정되지 않고 원하는 위치에 전극을 형성할 수 있는 다양한 방법이 이용될 수 있다. 예컨대 제2 전극(160)을 형성하고자 하는 부위의 n+ 영역(130)에 p형 불순물을 도핑하여 p+ 영역(140)으로 변화시키거나, 또는 제2 전극(160)을 형성하고자 하는 부위의 n+ 영역(130)을 식각하고, 그 위치에 p+ 영역(140)을 형성한 후, 상기 p+ 영역(140) 하부에 제2 전극(160)을 형성하는 방법이 이용될 수도 있다.
이와 같이 본 발명의 일 구현예에 따른 태양 전지는 n+ 영역과 p+ 영역을 분리시키는 홈을 형성함으로써, 제1 전극과 제2 전극을 분리시켜 전기적 단락을 방지하면서도 전자 및 정공을 효과적으로 전극에 수집할 수 있어 고효율을 달성할 수 있다.
또한 본 발명의 다른 일 구현예에 따른 태양 전지의 제조 방법에 따르면, 반도체 기판의 일면에 먼저 n+ 층을 형성한 이후, 레이저를 이용한 식각을 통하여 복수의 n+ 영역을 형성하고, 그 위에 홈을 기준으로 서로 구분되어 있는 제1 전극 및 제2 전극을 형성함으로써 단순한 공정으로 태양 전지를 제조할 수 있다. 이로써 태양 전지 제조 공정 시간을 단축할 수 있고, 태양 전지의 제조 비용을 절감할 수 있다.
본 발명의 단순한 변형 또는 변경은 모두 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 실시될 수 있으며 이러한 변형이나 변경은 모두 본 발명의 영 역에 포함되는 것으로 볼 수 있다.
도 1은 본 발명의 일 구현예에 따른 태양 전지를 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 다른 일 구현예에 따른 태양 전지를 제조하는 방법을 차례로 보여주는 단면도이다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 일면에 위치하며 홈(trench)을 기준으로 서로 구분되어 있는 n+ 영역과 p+ 영역;
    상기 n+ 영역과 전기적으로 연결되어 있는 제1 전극; 및
    상기 p+ 영역과 전기적으로 연결되어 있는 제2 전극을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 n+ 영역과 상기 p+ 영역은 교호로 배치되어 있는 것인 태양 전지.
  3. 제1항에 있어서,
    상기 n+ 영역은 30 nm 내지 200 nm의 두께를 가지는 것인 태양 전지.
  4. 제1항에 있어서,
    상기 홈은 상기 n+ 영역 및 상기 p+ 영역 사이에 위치하며, 상기 n+ 영역 또는 상기 p+ 영역을 관통하고 상기 반도체 기판의 일부가 파여진 것인 태양 전지.
  5. 제1항에 있어서,
    상기 홈은 500 nm 내지 50 ㎛의 깊이로 형성되는 것인 태양 전지.
  6. 제1항에 있어서,
    상기 홈은 10 nm 내지 10 ㎛의 폭으로 형성되는 것인 태양 전지.
  7. 제1항에 있어서,
    상기 n+ 영역 일면에 위치하는 유전막을 더 포함하며, 상기 유전막은 상기 제1 전극, 상기 제2 전극 및 상기 홈 이외의 영역에 위치하는 것인 태양 전지.
  8. 제7항에 있어서,
    상기 유전막은 10 nm 내지 500 nm의 두께를 가지는 것인 태양 전지.
  9. 제1항에 있어서,
    상기 반도체 기판의 일면에 형성되어 있는 패시베이션 막을 더 포함하고, 상기 패시베이션 막은 상기 제1 전극 및 상기 제2 전극 이외의 영역에 위치하는 것인 태양 전지.
  10. 제9항에 있어서,
    상기 패시베이션 막은 10 nm 내지 500 nm의 두께를 가지는 것인 태양 전지.
  11. 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 일면에 n+ 층을 형성하는 단계;
    상기 n+ 층의 일부를 제거하고 상기 반도체 기판에 적어도 하나의 홈을 형성하는 단계;
    상기 홈을 기준으로 제1 전극 및 제2 전극을 서로 구분하여 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  12. 제11항에 있어서,
    상기 홈을 형성하는 단계에서 복수의 n+ 영역이 형성되는 것인 태양 전지의 제조 방법.
  13. 제11항에 있어서,
    상기 홈을 형성하는 단계는 레이저를 사용하여 수행하는 것인 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 홈을 형성하는 단계는 레이저로 인한 손상 부위를 제거하는 단계를 더 포함하는 것인 태양 전지의 제조 방법.
  15. 제11항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 교호로 형성하는 것인 태양 전지의 제조 방법.
  16. 제11항에 있어서,
    상기 n+ 층을 형성하는 단계 이후에 상기 n+ 층 일면에 유전막을 형성하는 단계를 더 포함하는 것인 태양 전지의 제조 방법.
  17. 제11항에 있어서,
    상기 홈을 형성하는 단계 이후에 상기 반도체 기판의 일면에 패시베이션 막을 형성하는 단계를 더 포함하는 것인 태양 전지의 제조 방법.
  18. 제11항에 있어서,
    상기 홈을 형성하는 단계 이후에 상기 제2 전극을 형성하고자 하는 부위의 n+ 영역을 p+ 영역으로 바꾸는 단계를 더 포함하는 것인 태양 전지의 제조 방법.
  19. 제11항에 있어서,
    상기 제1 전극을 형성하는 단계는 페이스트 조성물을 사용하여 수행되는 것인 태양 전지의 제조 방법.
  20. 제11항에 있어서,
    상기 제2 전극을 형성하는 단계는 페이스트 조성물을 사용하여 수행되는 것인 태양 전지의 제조 방법.
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