WO2012132729A1 - 光電変換装置及びその製造方法 - Google Patents

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amorphous semiconductor
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良 後藤
大樹 橋口
藤田　和範
正人 重松
豊 桐畑
三島　孝博
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三洋電機株式会社
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a photoelectric conversion device and a manufacturing method thereof.
  • Patent Document 1 proposes a so-called back junction type solar cell in which a p-type semiconductor region and a p-side electrode, an n-type semiconductor region and an n-side electrode are formed on the back side of the solar cell. According to the back junction solar cell, since no electrode is present on the light receiving surface side, it is possible to increase the light receiving efficiency of sunlight and improve the power generation efficiency.
  • back junction solar cells still have room for improvement from the standpoint of improving photoelectric conversion efficiency.
  • the present invention has been made in view of such a point, and an object thereof is to provide a photoelectric conversion device capable of reducing leakage current and a method for manufacturing the photoelectric conversion device.
  • the photoelectric conversion device includes a crystalline semiconductor substrate, a first amorphous semiconductor layer stacked on one surface of the crystalline semiconductor substrate, and a first non-layer on one surface of the crystalline semiconductor substrate. Contrary to the first amorphous semiconductor layer which is stacked in a region where the crystalline semiconductor layer is not stacked and has an overlapping region which overlaps the region where the first amorphous semiconductor layer is stacked.
  • a second amorphous semiconductor layer including a conductive type layer; a first electrode electrically connected to the first amorphous semiconductor layer and formed over an overlapping region of the second amorphous semiconductor layer; A second electrode formed so as to be electrically connected to the second amorphous semiconductor layer apart from the first electrode, and the second amorphous semiconductor layer has the first electrode formed thereon
  • a thin film region in which the separation gap or thickness is thinner than other regions between the region and the region where the second electrode is formed Made is characterized in that is.
  • the method for manufacturing a photoelectric conversion device includes a step of laminating a first amorphous semiconductor layer on one surface of a crystalline semiconductor substrate, and a first amorphous material on one surface of the crystalline semiconductor substrate.
  • a second amorphous structure including a layer having a conductivity type opposite to that of the first amorphous semiconductor layer over a region where the semiconductor layer is not stacked and a portion of the region where the first amorphous semiconductor layer is stacked.
  • the first electrode is formed over the first amorphous semiconductor layer and the overlapping region of the second amorphous semiconductor layer overlapping the first amorphous semiconductor layer.
  • the leakage current can be reduced and the photoelectric conversion efficiency can be further improved.
  • FIG. 1 is a diagram illustrating a planar shape pattern of an IN amorphous silicon layer and an IP amorphous silicon layer, omitting an n-side electrode and a p-side electrode in FIG. It is sectional drawing for demonstrating the manufacturing method of the photoelectric conversion apparatus which is embodiment of this invention, Comprising: It is a figure which shows the manufacturing process of an intermediate product (photoelectric conversion part in which the separation gap is not formed).
  • FIG. 1 is a plan view of the photoelectric conversion device 10 as viewed from the back side.
  • the photoelectric conversion device 10 is formed on the back side of the photoelectric conversion unit 20 that generates carriers (electrons and holes) by receiving light such as sunlight, and the photoelectric conversion unit 20.
  • An n-side electrode 40 and a p-side electrode 50 are provided.
  • carriers generated by the photoelectric conversion unit 20 are collected by the n-side electrode 40 and the p-side electrode 50, respectively.
  • the wiring material which is not illustrated is electrically connected to the n side electrode 40 and the p side electrode 50, and the photoelectric conversion apparatus 10 is modularized, A carrier is taken out as an electrical energy outside.
  • the “back surface” means a surface opposite to the “light receiving surface” which is a surface on which light is incident from the outside of the apparatus.
  • the surface on which the n-side electrode 40 and the p-side electrode 50 are formed is the back surface.
  • the n-side electrode 40 is an electrode that collects carriers (electrons) from the IN amorphous silicon layer 25 of the photoelectric conversion unit 20.
  • the p-side electrode 50 is an electrode that collects carriers (holes) from the IP amorphous silicon layer 26 of the photoelectric conversion unit 20.
  • Each electrode preferably includes a plurality of finger electrode portions 41 and 51 and bus bar electrode portions 42 and 52 connecting the corresponding finger electrode portions.
  • the photoelectric conversion unit 20 includes an n-type single crystal silicon substrate 21 that is a substantially square crystalline semiconductor substrate.
  • the crystalline semiconductor substrate may be, for example, an n-type polycrystalline silicon substrate or a p-type single crystal or polycrystalline silicon substrate, but the n-type single crystal silicon substrate 21 exemplified in this embodiment is used. Is preferred.
  • the n-type single crystal silicon substrate 21 functions as a power generation layer and has a thickness of 100 to 300 ⁇ m, for example. It is preferable to form a texture structure (not shown) on the light receiving surface of the n-type single crystal silicon substrate 21.
  • the “texture structure” is an uneven structure that suppresses surface reflection and increases the light absorption amount of the photoelectric conversion unit 20.
  • a pyramidal (quadrangular pyramid or quadrangular pyramid-shaped) uneven structure obtained by performing anisotropic etching on a light receiving surface having a (100) plane can be exemplified.
  • FIG. 2 is a cross-sectional view taken along the line AA of FIG. 1, that is, a cross-sectional view of the finger electrode portions 41 and 51 cut in the width direction.
  • an i-type amorphous silicon film 22, an n-type amorphous silicon layer 23, and a protective layer 24 are sequentially formed on the light-receiving surface side of the n-type single crystal silicon substrate 21. It is preferred that Here, the i-type amorphous silicon layer 22 and the n-type amorphous silicon layer 23 function as a passivation layer.
  • the protective layer 24 protects the passivation layer and has an antireflection function.
  • the i-type amorphous silicon layer 22 and the n-type amorphous silicon layer 23 are preferably laminated over the entire region except for the edge region of the light-receiving surface of the n-type single crystal silicon substrate 21, for example.
  • the i-type amorphous silicon layer 22 is a thin film layer of intrinsic amorphous silicon and has a thickness of about 0.1 nm to 25 nm, for example.
  • the n-type amorphous silicon layer 23 is a thin film layer of amorphous silicon doped with, for example, phosphorus (P) and has a thickness of about 2 nm to 50 nm.
  • the protective layer 24 is laminated on substantially the entire area on the n-type amorphous silicon layer 23.
  • the protective layer 24 is preferably made of a material having high light transmittance, and is, for example, an insulating layer made of silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), or the like. preferable. Of these, the SiN layer is particularly suitable.
  • the thickness of the protective layer 24 can be appropriately changed in consideration of the antireflection characteristics and the like, but is preferably about 80 nm to 1 ⁇ m, for example.
  • an IN amorphous silicon layer 25 (hereinafter referred to as an IN layer 25) which is a first amorphous semiconductor layer, and a second An IP amorphous silicon layer 26 (hereinafter referred to as IP layer 26), which is an amorphous semiconductor layer, and an insulating layer 31 are stacked.
  • IP layer 26 An IP amorphous silicon layer 26
  • Most of the IN layer 25 and the IP layer 26 are directly stacked on the back surface of the n-type single crystal silicon substrate 21.
  • the insulating layer 31 is stacked on a part of the IN layer 25.
  • the IN layer 25 includes an i-type amorphous silicon layer 27 stacked on the back surface of the n-type single crystal silicon substrate 21 and an n-type amorphous silicon layer 28 stacked on the i-type amorphous silicon layer 27. Is preferably included.
  • the i-type amorphous silicon layer 27 and the n-type amorphous silicon layer 28 have, for example, the same composition and the same thickness as the i-type amorphous silicon layer 22 and the n-type amorphous silicon layer 23, respectively. Can be formed.
  • the IP layer 26 is mainly composed of an i-type amorphous silicon layer 29 stacked on the back surface of the n-type single crystal silicon substrate 21 and a p-type amorphous silicon stacked on the i-type amorphous silicon layer 29. It is preferable to include the layer 30.
  • the i-type amorphous silicon layer 29 can be formed with the same composition and the same thickness as the i-type amorphous silicon layer 22 and the i-type amorphous silicon layer 27, for example.
  • the p-type amorphous silicon layer 30 is preferably an amorphous silicon thin film layer doped with, for example, boron (B).
  • the thickness of the p-type amorphous silicon layer 30 is preferably about 2 nm to 50 nm, for example.
  • the IN layer 25 and the IP layer 26 are preferably laminated alternately and repeatedly along one direction from the viewpoint of photoelectric conversion efficiency and the like.
  • the IN layer 25 and the IP layer 26 are preferably stacked over a wide range on the back surface of the n-type single crystal silicon substrate 21. For this reason, for example, it is preferable that one layer overlaps the other layer and is laminated without a gap so that a part of the IN layer 25 and a part of the IP layer 26 overlap each other. Moreover, it is preferable to laminate
  • the IP layer 26 is stacked on the IN layer 25 is illustrated. Then, in the IP layer 26, the region stacked on the IN layer 25 is referred to as “overlapping region 26 * ” (see FIGS. 3 and 4). Further, a direction in which the IN layer 25 and the IP layer 26 are alternately and repeatedly formed is defined as “x direction”, and a direction orthogonal to the x direction is defined as “y direction”.
  • the insulating layer 31 is preferably provided at least at a part between the IN layer 25 and the overlapping region 26 * of the IP layer 26.
  • the insulating layer 31 has a function of improving the insulation between the IN layer 25 and the IP layer 26.
  • the insulating layer 31 can be formed with the same composition and the same thickness as the protective layer 24. For example, a SiN layer is suitable.
  • the insulating layer 31 is formed over the entire area where the IP layer 26 is laminated on the IN layer 25.
  • the IP layer 26 is not directly stacked on the IN layer 25 but is stacked only on the insulating layer 31.
  • the insulating layer 31 exists between the overlapping region 26 * and the IN layer 25 over the entire overlapping region 26 * .
  • the n-side electrode 40 is formed directly on the IN layer 25. However, since the overlapping region 26 * exists on the IN layer 25, the n-side electrode 40 is also formed on the overlapping region 26 * . That is, the n-side electrode 40 is formed over the overlapping region 26 * to some extent from the viewpoint of increasing the electrode area and simplifying the manufacturing process.
  • the p-side electrode 50 is also preferably formed over a wide range on the IP layer 26, and is preferably formed over the overlapping region 26 * .
  • a separation groove 61 that separates both electrodes is formed between the n-side electrode 40 and the p-side electrode 50.
  • the separation groove 61 is formed on the IP layer 26.
  • Trench 61 is, for example, may be formed in the overlapping area 26 * of the proximity region, but from the viewpoint of insulating properties, it is preferable to form the overlap region 26 * on. More preferably, the separation groove 61 is formed along the overlapping region 26 * .
  • the n-side electrode 40 and the p-side electrode 50 include, for example, a first conductive layer 43, 53, a second conductive layer 44, 54, a third conductive layer 45, 55, A laminated structure including the four conductive layers 46 and 56 is preferable.
  • the second to fourth conductive layers are preferably metal layers.
  • the third conductive layers 45 and 55 and the fourth conductive layers 46 and 56 can be formed by electrolytic plating using the second conductive layers 44 and 54 as seed layers that are the starting points for plating growth.
  • the first conductive layers 43 and 53 are preferably transparent conductive layers (TCO films).
  • TCO films transparent conductive layers
  • Transparent conductive layer for example, indium oxide (In 2 O 3) having a polycrystalline structure, zinc oxide (ZnO), tin oxide (SnO 2), and metal oxides such as titanium oxide (TiO 2) It is preferable that at least one of them is included.
  • These metal oxides contain dopants such as tin (Sn), zinc (Zn), tungsten (W), antimony (Sb), titanium (Ti), aluminum (Al), cerium (Ce), and gallium (Ga).
  • ITO in which In 2 O 3 is doped with Sn is particularly preferable.
  • the concentration of the dopant can be 0 to 20 wt%.
  • the thickness of the transparent conductive layer is preferably about 50 nm to 100 nm, for example.
  • the second conductive layer to the fourth conductive layer are preferably made of a metal having high conductivity and high light reflectance.
  • the metal constituting each layer include metals such as silver (Ag), aluminum (Al), titanium (Ti), copper (Cu), tin (Sn), and alloys containing one or more of them.
  • the second conductive layers 44 and 54 and the third conductive layers 45 and 55 are preferably Cu layers
  • the fourth conductive layers 46 and 56 are preferably Sn layers.
  • the Sn layer functions as a protective layer for the Cu layer.
  • the thickness of the Cu layer is preferably about 10 ⁇ m to 20 ⁇ m, for example.
  • the thickness of the Sn layer is preferably about 1 ⁇ m to 5 ⁇ m.
  • FIG. 3 is a diagram illustrating a planar pattern of the IN layer 25 and the IP layer 26 with the n-side electrode 40 and the p-side electrode 50 omitted in FIG.
  • a part is enlarged for clarity of the drawing.
  • solid line hatching with different angles is applied to the exposed stacked regions of the IN layer 25 and the IP layer 26, and broken line hatching is applied to the stacked region of the IN layer 25 covered with the insulating layer 31.
  • the region with cross-hatching is a region where the IN layer 25 and the IP layer 26 overlap, that is, an overlapping region 26 * .
  • FIG. 4 is an enlarged view of a portion B in FIG. 2, that is, an enlarged view showing a boundary region between the IN layer 25 and the IP layer 26 and its vicinity.
  • the IN layer 25 and the IP layer 26 have, for example, a comb-like or striped laminated form formed so as to mesh with each other.
  • the IN layer 25 and the IP layer 26 are preferably stacked alternately and repeatedly along the x direction.
  • the IN layer 25 and the IP layer 26 are preferably stacked without a gap while forming the overlapping region 26 * .
  • the IN layer 25 can be patterned to have, for example, a plurality of IN regions 25a extending along the y direction and IN regions 25b that cross the IN regions 25a and connect the IN regions 25a.
  • the IN regions 25a are preferably formed in parallel to each other at a predetermined interval in the x direction.
  • the IP layer 26 can be patterned to have a plurality of IP regions 26a extending in the y direction and IP regions 26b that intersect the IP regions 26a and connect the IP regions 26a.
  • the IP layer 26 preferably includes, for example, an IP region 26c that is a third region formed so as to border the exposed region of the IN layer 25.
  • a plurality of IP regions 26a be formed in parallel with each other at a predetermined interval in the x direction. Then, by stacking the IP regions 26a so as to fill the spaces between the IN regions 25a, as described above, the IN layer 25 (IN region 25a) and the IP layer 26 (IP region 26a) are in the x direction. A laminated form that is alternately repeated along the line is obtained. In addition, by overlapping the x-direction edge region of the IP region 26a and overlapping the x-direction edge region of the IN region 25a, a plurality of overlapping regions 26 * are formed in the x direction.
  • the finger electrode portion 41 of the n-side electrode 40 is formed on the exposed region of the IN region 25a, and the bus bar electrode portion 42 is formed on the exposed region of the IN region 25b. 26 * is also formed.
  • the finger electrode portion 51 is formed on the IP region 26a
  • the bus bar electrode portion 52 is formed on the IP region 26b
  • each electrode portion is also formed on the overlapping region 26 * .
  • the IN layer 25 and the IP layer 26 are preferably laminated on the back surface of the n-type single crystal silicon substrate 21 in the y direction without any gap.
  • a part of the IP layer 26 overlaps with a part on the IN layer 25. That is, the IN layer 25 and the IP layer 26 can be stacked over the entire back surface of the n-type single crystal silicon substrate 21.
  • the IN layer 25 and the IP layer 26 are preferably stacked without any gap over the entire region except the edge region on the back surface of the n-type single crystal silicon substrate 21. That is, the overlapping region 26 * of the IP layer 26 is preferably formed along the boundary region between the IN layer 25 and the IP layer 26.
  • the overlapping region 26 * extends in the x direction while repeating unevenness in the y direction along the boundary region between the IN regions 25a and 25b and the IP regions 26a and 26b corresponding to the comb-like pattern. It is preferable to set the area.
  • the width of the overlapping region 26 * is not particularly limited, but is preferably about 30 ⁇ m to 500 ⁇ m, for example, and preferably about 1/3 of the width of the IN region 25a.
  • the width of the IN region 25a is not particularly limited, but is preferably about 100 ⁇ m to 1.5 mm.
  • the interval between the IN regions 25a can be set larger than the width thereof, and the width of the IP region 26a is set larger than the width of the IN region 25a, for example.
  • the widths of the IN area 25b and the IP area 26b can be set larger than the width of the IP area 26a, for example.
  • the IP layer 26 including the overlapping region 26 * , it is preferable to form a separation gap 60 that separates the region where the n-side electrode 40 is formed from the region where the p-side electrode 50 is formed.
  • the IP layer 26 forms a thin film region in which the thickness of the layer is thinner than other regions between the region where the n-side electrode 40 is formed and the region where the p-side electrode 50 is formed. Is preferred.
  • the thin film region for example, the region where the p-type amorphous silicon layer 30 of the IP layer 26 is reduced by the etching process or the upper p-type amorphous silicon layer 30 is removed, and the lower i-type region is removed.
  • a region where the amorphous silicon layer 29 remains can be exemplified.
  • the IP layer 26 preferably does not have the p-type amorphous silicon layer 30 between the region where the n-side electrode 40 is formed and the region where the p-side electrode 50 is formed. More preferably, as described above, the separation gap 60 is formed to substantially remove or completely remove the IP layer 26 that connects the regions.
  • the form of the separation gap 60 is not particularly limited, but for example, it is preferable to form a slit or notch extending linearly.
  • Separation gap 60 is, for example, may be formed in the overlapping area 26 * of the proximity region, but in view of insulation and passivation properties, it is preferable to form in the overlapping region 26 * range. Since the insulating layer 31 exists between the overlapping region 26 * and the IN layer 25, when the separation gap 60 is formed in the overlapping region 26 * , the exposed layer becomes the insulating layer 31. In other words, the bottom of the separation gap 60 is the insulating layer 31, and the IN layer 25 is not exposed.
  • the separation gap 60 is formed, for example, along a part of the overlapping region 26 * (for example, the y direction). More preferably, the separation gap 60 is formed over the entire length of the overlapping region 26 * .
  • the overlapping region 26 * of the IP layer 26 preferably has two regions separated by the separation gap 60.
  • the overlapping region 26 * of the IP layer 26 is separated into the IP regions 26 a and 26 b where the p-side electrode 50 is formed and the IP region 26 c where the n-side electrode 40 is formed by the separation gap 60. ing.
  • the IP region 26 c is formed with a width narrower than the separation gap 60, for example, so as to border the exposed region of the IN layer 25.
  • the separation gap 60 is preferably formed in accordance with the position of the separation groove 61 that separates the electrodes.
  • the separation gap 60 is particularly preferably formed along the separation groove 61 over the entire length thereof.
  • the formation positions and widths of the separation gap 60 and the separation groove 61 can be appropriately adjusted, for example, in an etching process described later.
  • the width of the separation groove 61 is preferably narrowed within a range in which insulation can be ensured, for example, about 10 ⁇ m to 200 ⁇ m is preferable.
  • the width of the separation gap 60 is not particularly limited. For example, it is preferable that the width of the separation gap 60 be about 1/3 of the width of the overlapping region 26 * .
  • the width of the separation groove 61 is narrower than the width of the separation gap 60, and the third and fourth conductive layers (45, 46, 55, 56) of each electrode are filled so as to fill a part of the separation gap 60.
  • the distance between the first and second conductive layers (43, 44) of the n-side electrode 40 and the first and second conductive layers (53, 54) of the p-side electrode 50 is, for example, the width of the separation gap 60. Is equivalent to This is due to the below-described manufacturing process using the first and second conductive layers of each electrode as a maximum.
  • FIGS. 5 to 8 are diagrams showing manufacturing steps of the intermediate product 13 (the photoelectric conversion unit 20 in which the separation gap 60 is not formed).
  • FIG. 9 and FIG. 10 are diagrams showing a process of forming the first conductive layers 43 and 53 and the second conductive layers 44 and 54.
  • FIG. 11 is a diagram illustrating a process of forming the separation gap 60.
  • FIG. 12 is a diagram illustrating a process of forming the third conductive layers 45 and 55.
  • a clean n-type single crystal silicon substrate 21 is placed in a vacuum chamber, and an i-type amorphous silicon layer, n is formed by plasma enhanced chemical vapor deposition (PECVD) or sputtering.
  • PECVD plasma enhanced chemical vapor deposition
  • a type amorphous silicon layer and an insulating layer (protective layer) are sequentially stacked.
  • an i-type amorphous silicon layer 22, an n-type amorphous silicon layer 23, and a protective layer 24 are sequentially stacked on one surface of an n-type single crystal silicon substrate 21, and on the other surface.
  • an i-type amorphous silicon layer 27, an n-type amorphous silicon layer 28, and an insulating layer 31 are sequentially stacked.
  • one surface is referred to as “light receiving surface 11” and the other surface is referred to as “back surface 12”.
  • a material obtained by diluting silane gas (SiH 4 ) with hydrogen (H 2 ) can be used.
  • phosphine (PH 3 ) added to silane (SiH 4 ) and diluted with hydrogen (H 2 ) can be used as a source gas.
  • the doping concentration of the n-type amorphous silicon films 23 and 28 can be changed by changing the mixed concentration of phosphine (PH 3 ).
  • the texture structure can be formed, for example, by anisotropically etching the (100) plane using a potassium hydroxide (KOH) aqueous solution.
  • KOH potassium hydroxide
  • stacked on the back surface 12 is patterned.
  • the insulating layer 31 is partially etched away.
  • the region of the insulating layer 31 to be removed is a region on the back surface 12 where the IP layer 26 is laminated in a later step.
  • a resist film formed by a screen printing or ink jet coating process or a photolithography process is used as a mask. That is, a resist film is formed on the insulating layer 31 to be left.
  • etching can be performed using an aqueous hydrogen fluoride (HF) solution.
  • HF aqueous hydrogen fluoride
  • the resist film is removed, and the exposed IN layer 25 is etched using the patterned insulating layer 31 as a mask.
  • the etching of the IN layer 25 is performed using an alkaline etching solution such as a sodium hydroxide (NaOH) aqueous solution (for example, 1 wt% NaOH aqueous solution).
  • NaOH sodium hydroxide
  • Both the i-type amorphous silicon layer 27 and the n-type amorphous silicon layer 28 constituting the IN layer 25 can be removed with an aqueous NaOH solution.
  • the patterned IN layer 25 and insulating layer 31 are formed on the back surface 12.
  • an etching paste or an etching ink whose viscosity is adjusted can be used for the etching of the IN layer 25, the IP layer 26, and the insulating layer 31, for example, an etching paste or an etching ink whose viscosity is adjusted can be used.
  • an etching paste is applied on the removed region of the IN layer 25 or the like by screen printing, ink jetting, or the like.
  • the IP layer 26 is laminated on the entire area excluding the edge region on the back surface 12. That is, the IP layer 26 is also laminated on the patterned IN layer 25 via the insulating layer 31. Similar to the IN layer 25, the IP layer 26 can be formed by sequentially forming an i-type amorphous silicon layer 29 and a p-type amorphous silicon layer 30 by PECVD. However, in the stacking process of the p-type amorphous silicon layer 30, for example, diborane (B 2 H 6 ) is used as a source gas instead of PH 3 .
  • diborane B 2 H 6
  • the IP layer 26 laminated on the IN layer 25 is patterned, and the insulating layer 31 is partially removed to obtain the intermediate product 13.
  • the IN layer 25 and the IP layer 26 of the intermediate product 13 can be formed into, for example, a comb-like planar pattern that meshes with each other.
  • each electrode pattern can be formed by screen printing or the like. However, in consideration of productivity, patterning accuracy, etc., it is preferable to form the separation gap 60 using the patterned seed layer as a mask.
  • the IP layer 26 laminated on the IN layer 25 is partially etched away.
  • the region of the IP layer 26 to be removed is a region on the IN layer 25 where the n-side electrode 40 is formed in a later step.
  • a resist film formed by screen printing or the like is used as a mask, and an alkaline etching solution such as a NaOH aqueous solution is used.
  • the IP layer 26 is less likely to be etched than the IN layer 25, and thus has a higher concentration than the NaOH aqueous solution of the IN layer 25 (for example, a 10 wt% NaOH aqueous solution) or hydrofluoric acid (HF, HNO 3 ) (for example, It is preferable to use 30 wt% each. Alternatively, it is also preferable to use an aqueous NaOH solution heated to about 70 to 90 ° C. (thermal alkali treatment). Note that the region protected by the formation of the resist film is the overlapping region 26 * .
  • the resist film is removed, and the exposed insulating layer 31 is removed by etching using an aqueous HF solution using the patterned IP layer 26 as a mask. A part of the IN layer 25 is exposed by removing the insulating layer 31.
  • the first conductive layer 14 and the second conductive layer 15 are sequentially formed on the exposed IN layer 25 and the patterned IP layer 26.
  • the first conductive layer 14 and the second conductive layer 15 are preferably stacked over the entire area on the IN layer 25 and the IP layer 26.
  • the first conductive layer 14 is a layer that is patterned in a subsequent process to become the first conductive layers 43 and 53 of each electrode
  • the second conductive layer 15 is patterned in a subsequent process to form each electrode. This is a layer that becomes the second conductive layers 44 and 54.
  • the first conductive layer 14 is, for example, a transparent conductive layer such as ITO, and can be formed by sputtering or PECVD.
  • the second conductive layer 15 is a metal layer such as a Cu layer, for example, and can be formed by the same method as the first conductive layer 11. As described above, the first conductive layer 14 can be formed with a thickness of about 50 nm to 100 nm.
  • the second conductive layer 15 is preferably formed with a thickness of about 50 nm to 1 ⁇ m, for example.
  • the first conductive layer 14 and the second conductive layer 15 are patterned to form the first conductive layers 43 and 53 and the second conductive layers 44 and 54.
  • the first conductive layer 14 and the second conductive layer 15 use, for example, a resist film formed by screen printing as a mask, and an aqueous solution containing ferric chloride (FeCl 3 ) and hydrochloric acid (HCl). Can be used to etch.
  • FeCl 3 ferric chloride
  • HCl hydrochloric acid
  • the region of the first conductive layer 14 and the second conductive layer 15 to be etched is preferably a region immediately above the overlapping region 26 * . Further, it is particularly preferable that the region to be etched is a linear region along the overlapping region 26 * . For example, it is preferable to form a resist film over the first conductive layer 14 and the second conductive layer 15 while leaving a linear region along the overlapping region 26 * .
  • each conductive layer (the first conductive layer 43 and the second conductive layer 44) constituting the n-side electrode 40 and each conductive layer (the first conductive layer 53 and the second conductive layer) constituting the p-side electrode 50 are formed.
  • the distance from the conductive layer 54) can be controlled, for example, by adjusting the formation pattern of the resist film. This interval is preferably adjusted in consideration of the lateral growth of the third conductive layers 45 and 55 and the fourth conductive layers 46 and 56, which will be formed in a later step, for example, about 200 ⁇ m. preferable.
  • FIG. 11 shows the photoelectric conversion unit 20 in which the separation gap 60 is formed in the IP layer 26, that is, the first conductive layers 43 and 53 and the second conductive layers 44 and 54 are formed on the back surface side.
  • the overlapping region 26 * of the IP layer 26 is removed by etching, and a separation gap 60 is formed in the overlapping region 26 * .
  • the resist film is removed, and the first conductive layers 43 and 53 and the second conductive layers 44 and 54 are used as a mask.
  • the exposed IP layer 26 is etched.
  • the etching of the IP layer 26 can be performed using a high-concentration NaOH aqueous solution or hot alkali as described above.
  • the exposed IP layer 26 is removed by etching, whereby the first conductive layer 53 and the second conductive layer 54 of the p-side electrode 50 are formed in the overlapping region 26 * of the IP layer 26.
  • the region (for example, the IP regions 26a and 26b) can be separated from the region where the first conductive layer 43 and the second conductive layer 44 of the n-side electrode 40 are formed (for example, the IP region 26c).
  • the separation gap 60 is formed along the separation groove 61 by using the first conductive layers 43 and 53 and the second conductive layers 44 and 54 constituting each electrode as an etching mask. That is, since the gap between the first conductive layer 43 (second conductive layer 44) and the first conductive layer 53 (second conductive layer 54) corresponds to the separation groove 61, the first conductive layer 43 and the first conductive layer 43 By removing the exposed overlapping region 26 * along the conductive layer 53, a separation gap 60 along the separation groove 61 is obtained.
  • a part of the IP layer 26 can be left by adjusting the etching time and the concentration of the etching solution.
  • the IP layer 26 is not completely removed, and the region where the p-type amorphous silicon layer 30 is reduced or the i-type amorphous silicon layer 29 is interposed between the IP regions 26a and 26b and the IP region 26c. A region where only the remaining portion may be formed.
  • This step can also be performed after the formation step of the third conductive layers 45 and 55.
  • the distance between the third conductive layer 45 and the third conductive layer 55 and the width of the separation gap 60 can be set to be equal.
  • third conductive layers 45 and 55 are formed on the second conductive layers 44 and 54, respectively.
  • the third conductive layers 45 and 55 can be formed by electrolytic plating using the second conductive layers 44 and 54 as seed layers, respectively.
  • the n-side electrode 40 and the p-side electrode 50 are provided on the back surface side of the photoelectric conversion unit 20 by forming a metal layer such as an Sn layer on the fourth conductive layers 46 and 56 by electrolytic plating, for example.
  • the photoelectric conversion device 10 is obtained.
  • Electroplating can be performed, for example, by flowing a current of the same magnitude through the second conductive layer 44 constituting the n-side electrode 40 and the second conductive layer 54 constituting the p-side electrode 50.
  • a metal plating layer having the same mass is formed on the second conductive layers 44 and 54. Therefore, in the n-side electrode 40 having a smaller lamination area than the p-side electrode 50, the thickness of the third conductive layer is increased. That is, the thickness of the n-side electrode 40 can be made thicker than the thickness of the p-side electrode 50 by carrying out electrolytic plating while flowing the same current.
  • the IN layer 25 and the IP layer 26 are, for example, in the entire area except the edge region on the back surface of the n-type single crystal silicon substrate 21. A part is laminated without a gap while overlapping a part on the IN layer 25. For this reason, a part of the n-side electrode 40 is formed over the overlapping region 26 * of the IP layer 26.
  • the separation in which the region where the n-side electrode 40 is formed and the region where the p-side electrode 50 is formed is separated from the IP layer 26 where the n-side electrode 40 and the p-side electrode 50 are formed. A gap 60 is provided.
  • the photoelectric conversion device 10 further improves the photoelectric conversion efficiency by reducing leakage current in a structure having no electrode on the light receiving surface side and high light receiving efficiency.
  • the IP layer 26 is stacked on the IN layer 25 via the insulating layer 31. Thereby, the insulation between the IN layer 25 and the IP layer 26 is enhanced, and the leakage current can be further reduced. Further, by providing the insulating layer 31, the layer exposed when the separation gap 60 is formed on the overlapping region 26 * becomes the insulating layer 31. That is, even if the separation gap 60 is formed, the IN layer 25 is not exposed.
  • a separation groove 61 that separates the n-side electrode 40 and the p-side electrode 50 is formed immediately above the overlapping region 26 * , and a separation gap 60 is formed along the separation groove 61. Is done. Thereby, the IP layer 26 that connects the n-side electrode 40 and the p-side electrode 50 can be completely divided between both electrodes. For this reason, the insulation between the IN layer 25 and the n-side electrode 40 and the IP layer 26 and the p-side electrode 50 is further enhanced, and the leakage current can be greatly reduced.
  • the design of this embodiment can be changed within a range that does not impair the object of the present invention.
  • the IP layer 26 is described as being stacked on the IN layer 25.
  • the IN layer 25 may be stacked on the IP layer 26.
  • it is preferable that a separation gap for separating the region where the n-side electrode 40 is formed from the region where the p-side electrode 50 is formed is formed in the IN layer 25.

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Abstract

　光電変換装置１０は、ｎ型単結晶シリコン基板２１と、ｎ型単結晶シリコン基板２１の一方の面上に積層されたＩＮ層２５と、ＩＮ層２５の一方の面上のＩＮ層２５が積層されていない領域に積層されると共に、ＩＮ層２５が積層された領域に重なった重なり領域２６*を有するように積層されたＩＰ層２６と、ＩＮ層２５と電気的に接続され重なり領域２６*上に亘って形成されたｎ側電極４０と、ｎ側電極４０から離間してＩＰ層２６と電気的に接続されるように形成されたｐ側電極５０とを備え、ＩＰ層２６は、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域との間に分離間隙６０が形成されている。

Description

光電変換装置及びその製造方法
　本発明は、光電変換装置及びその製造方法に関する。
　特許文献１には、太陽電池の裏面側に、ｐ型半導体領域及びｐ側電極と、ｎ型半導体領域及びｎ側電極とが形成された所謂裏面接合型の太陽電池が提案されている。この裏面接合型の太陽電池によれば、受光面側に電極が存在しないため、太陽光の受光効率を高めて発電効率を向上させることができる。
特開２００９－２００２６７号公報
　しかしながら、裏面接合型の太陽電池については、光電変換効率の向上等の観点から未だ改良の余地がある。改良すべき点は、幾つか挙げられるが、ｐ型半導体領域及びｐ側電極と、ｎ型半導体領域及びｎ側電極との間の絶縁性を高めて、リーク電流を低減することは特に重要である。
　本発明は、斯かる点に鑑みて成されたものであり、その目的は、リーク電流を低減することができる光電変換装置及びその製造方法を提供することである。
　本発明に係る光電変換装置は、結晶系半導体基板と、結晶系半導体基板の一方の面上に積層された第１非晶質半導体層と、結晶系半導体基板の一方の面上の第１非晶質半導体層が積層されていない領域に積層されると共に、第１非晶質半導体層が積層された領域に重なった重なり領域を有するように積層された第１非晶質半導体層とは逆の導電型の層を含む第２非晶質半導体層と、第１非晶質半導体層と電気的に接続され第２非晶質半導体層の重なり領域上に亘って形成された第１電極と、第１電極から離間して第２非晶質半導体層と電気的に接続されるように形成された第２電極とを備え、第２非晶質半導体層は、第１電極が形成された領域と第２電極が形成された領域との間に分離間隙又は厚みが他の領域よりも薄くなった薄膜領域が形成されていることを特徴とする。
　本発明に係る光電変換装置の製造方法は、結晶系半導体基板の一方の面上に第１非晶質半導体層を積層する工程と、結晶系半導体基板の一方の面上の第１非晶質半導体層が積層されていない領域、及び第１非晶質半導体層が積層された領域の一部に亘って、第１非晶質半導体層とは逆の導電型の層を含む第２非晶質半導体層を積層する工程と、第１非晶質半導体層上及び第１非晶質半導体層上に重なった第２非晶質半導体層の重なり領域上に亘って、第１電極を形成すると共に、前記第１電極から離間した前記第２非晶質半導体層上に第２電極を形成する電極形成工程と、第１電極と第２電極との間に存在する第２非晶質半導体層の少なくとも一部を除去する除去工程とを含むことを特徴とする。
　本発明の光電変換装置によれば、リーク電流を低減して、光電変換効率をさらに向上させることができる。
本発明の実施形態である光電変換装置を裏面側から見た平面図である。 図１のＡ‐Ａ線断面図である。 図２のＢ部拡大図である。 図１において、ｎ側電極及びｐ側電極を省略し、ＩＮ非晶質シリコン層及びＩＰ非晶質シリコン層の平面形状パターンを示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、中間生成物（分離間隙が未形成の光電変換部）の製造工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、中間生成物の製造工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、中間生成物の製造工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、中間生成物の製造工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、電極を構成する第１・第２導電層の形成工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、電極を構成する第１・第２導電層の形成工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、ＩＰ非晶質シリコン層のエッチング工程を示す図である。 本発明の実施形態である光電変換装置の製造方法を説明するための断面図であって、電極を構成する第３導電層の形成工程を示す図である。
　以下、図面を用いて、本発明の実施形態を詳細に説明する。以下の実施形態は、単なる例示である。本発明は、以下の実施形態に限定されない。また、実施形態において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法比率などは、現実の物体の寸法比率などとは異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
　まず初めに、図１～図４を参照して、光電変換装置１０の構成を詳細に説明する。
　図１は、光電変換装置１０を裏面側から見た平面図である。図１では、図面の明瞭化のため、ｎ側電極４０が形成された領域に低密度のドットを、ｐ側電極５０が形成された領域に高密度のドットをそれぞれ付する。図１に示すように、光電変換装置１０は、太陽光等の光を受光することでキャリア（電子及び正孔）を生成する光電変換部２０と、光電変換部２０の裏面側に形成されたｎ側電極４０及びｐ側電極５０とを備える。光電変換装置１０では、光電変換部２０で生成されたキャリアがｎ側電極４０及びｐ側電極５０によりそれぞれ収集される。そして、ｎ側電極４０及びｐ側電極５０に図示しない配線材を電気的に接続して光電変換装置１０をモジュール化することで、キャリアが電気エネルギーとして外部に取り出される。
　ここで、「裏面」とは、装置の外部から光が入射する面である「受光面」と反対側の面を意味する。換言すれば、ｎ側電極４０及びｐ側電極５０が形成される面が裏面である。また、ｎ側電極４０とは、光電変換部２０のＩＮ非晶質シリコン層２５からキャリア（電子）を収集する電極である。一方、ｐ側電極５０とは、光電変換部２０のＩＰ非晶質シリコン層２６からキャリア（正孔）を収集する電極である。各電極は、複数のフィンガー電極部４１，５１と、対応する各フィンガー電極部を繋ぐバスバー電極部４２，５２とをそれぞれ有することが好適である。
　光電変換部２０は、略正方形状の結晶系半導体基板であるｎ型単結晶シリコン基板２１を有する。結晶系半導体基板としては、例えば、ｎ型多結晶シリコン基板やｐ型の単結晶又は多結晶シリコン基板であってもよいが、本実施形態で例示するｎ型単結晶シリコン基板２１を用いることが好適である。
　ｎ型単結晶シリコン基板２１は、発電層として機能し、例えば、１００～３００μｍの厚みを有する。ｎ型単結晶シリコン基板２１の受光面には、テクスチャ構造（図示せず）を形成することが好適である。ここで、「テクスチャ構造」とは、表面反射を抑制し、光電変換部２０の光吸収量を増大させる凹凸構造である。テクスチャ構造の具体例としては、（１００）面を有する受光面に異方性エッチングを施すことによって得られるピラミッド状（四角錐状や四角錐台状）の凹凸構造が例示できる。
　図２は、図１のＡ‐Ａ線断面図、即ちフィンガー電極部４１，５１を幅方向に切断した断面図である。図２に示すように、ｎ型単結晶シリコン基板２１の受光面側には、例えば、ｉ型非晶質シリコン膜２２と、ｎ型非晶質シリコン層２３と、保護層２４とが順に形成されることが好適である。ここで、ｉ型非晶質シリコン層２２及びｎ型非晶質シリコン層２３は、パッシベーション層として機能する。保護層２４は、パッシベーション層を保護すると共に、反射防止機能を有する。
　ｉ型非晶質シリコン層２２及びｎ型非晶質シリコン層２３は、例えば、ｎ型単結晶シリコン基板２１の受光面の端縁領域を除く全域に積層されることが好適である。ｉ型非晶質シリコン層２２は、真性非晶質シリコンの薄膜層であって、例えば、０．１ｎｍ～２５ｎｍ程度の厚みを有する。一方、ｎ型非晶質シリコン層２３は、例えば、リン（Ｐ）等がドープされた非晶質シリコンの薄膜層であって、２ｎｍ～５０ｎｍ程度の厚みを有する。
　保護層２４は、ｎ型非晶質シリコン層２３上の略全域に積層されることが好適である。保護層２４は、光透過性が高い材料から構成されることが好ましく、例えば、酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）等からなる絶縁層であることが好ましい。これらのうち、ＳｉＮ層が特に好適である。保護層２４の厚みは、反射防止特性等を考慮して適宜変更できるが、例えば、８０ｎｍ～１μｍ程度であることが好適である。
　光電変換部２０において、ｎ型単結晶シリコン基板２１の裏面側には、例えば、第１非晶質半導体層であるＩＮ非晶質シリコン層２５（以下、ＩＮ層２５とする）と、第２非晶質半導体層であるＩＰ非晶質シリコン層２６（以下、ＩＰ層２６とする）と、絶縁層３１とがそれぞれ積層される。ＩＮ層２５、及びＩＰ層２６の大部分は、ｎ型単結晶シリコン基板２１の裏面上に直接積層される。一方、絶縁層３１は、ＩＮ層２５上の一部に積層される。
　ＩＮ層２５は、ｎ型単結晶シリコン基板２１の裏面上に積層されるｉ型非晶質シリコン層２７と、ｉ型非晶質シリコン層２７上に積層されるｎ型非晶質シリコン層２８とを含むことが好適である。ｉ型非晶質シリコン層２７及びｎ型非晶質シリコン層２８は、例えば、それぞれ、ｉ型非晶質シリコンン層２２及びｎ型非晶質シリコン層２３と同様の組成、同様の厚みで形成することができる。
　ＩＰ層２６は、主にｎ型単結晶シリコン基板２１の裏面上に積層されるｉ型非晶質シリコン層２９と、ｉ型非晶質シリコン層２９上に積層されるｐ型非晶質シリコン層３０とを含むことが好適である。ｉ型非晶質シリコン層２９は、例えば、ｉ型非晶質シリコン層２２、ｉ型非晶質シリコン層２７と同様の組成、同様の厚みで形成できる。一方、ｐ型非晶質シリコン層３０は、例えば、ボロン（Ｂ）等がドープされた非晶質シリコンの薄膜層であることが好ましい。ｐ型非晶質シリコン層３０の厚みは、例えば、２ｎｍ～５０ｎｍ程度が好適である。
　ＩＮ層２５及びＩＰ層２６は、光電変換効率等の観点から、一方向に沿って交互に繰り返し積層されることが好適である。また、ＩＮ層２５及びＩＰ層２６は、ｎ型単結晶シリコン基板２１の裏面上の広範囲に積層されることが好ましい。このため、ＩＮ層２５の一部とＩＰ層２６の一部とが互いに重なり合うように、例えば、一方の層が他方の層にオーバーラップして隙間なく積層されることが好適である。また、生産性の観点からも、このように積層されることが好ましい。
　以下では、ＩＰ層２６がＩＮ層２５上に重なって積層される形態を例示する。そして、ＩＰ層２６において、ＩＮ層２５上に重なって積層された領域を「重なり領域２６*」（図３及び図４参照）と称して説明する。また、ＩＮ層２５及びＩＰ層２６が交互に繰り返し形成される方向を「ｘ方向」、ｘ方向に直交する方向を「ｙ方向」とする。
　絶縁層３１は、ＩＮ層２５と、ＩＰ層２６の重なり領域２６*との間の少なくとも一部に設けられることが好適である。絶縁層３１は、ＩＮ層２５とＩＰ層２６との間の絶縁性を高める機能を有する。絶縁層３１としては、保護層２４と同様の組成、同様の厚みで形成でき、例えば、ＳｉＮ層が好適である。
　絶縁層３１は、ＩＮ層２５上において、ＩＰ層２６が積層される領域の全域に亘って形成されることが特に好ましい。換言すると、ＩＰ層２６は、ＩＮ層２５上に直接積層されず、絶縁層３１上のみに積層される。一方、ＩＮ層２５において、ＩＰ層２６が積層されない領域上には、絶縁層３１を積層しないことが好ましい。これにより、ＩＮ層２５とＩＰ層２６との良好な絶縁性を確保しながら、ＩＮ層２５とｎ側電極４０との電気的な接続が可能になる。
　以下では、重なり領域２６*とＩＮ層２５との間には、重なり領域２６*の全域に亘って絶縁層３１が存在するものとして説明する。
　光電変換装置１０では、ｎ側電極４０は、ＩＮ層２５上に直接形成される。ただし、ＩＮ層２５上には重なり領域２６*が存在するため、ｎ側電極４０は、重なり領域２６*上にも形成される。つまり、電極面積を広くするため、また製造プロセスの簡略化等の観点から、ｎ側電極４０は、重なり領域２６*上にもある程度跨って形成される。ｐ側電極５０についても、ＩＰ層２６上の広範囲に形成されることが好ましく、重なり領域２６*上に亘って形成されることが好適である。
　ｎ側電極４０とｐ側電極５０との間には、両電極を分離する分離溝６１が形成されている。分離溝６１は、ＩＰ層２６上に形成される。分離溝６１は、例えば、重なり領域２６*の近接領域上に形成してもよいが、絶縁性等の観点から、重なり領域２６*上に形成することが好適である。より好ましくは、重なり領域２６*に沿って分離溝６１を形成する。
　ｎ側電極４０及びｐ側電極５０（フィンガー電極部・バスバー電極部）は、例えば、第１導電層４３，５３と、第２導電層４４，５４と、第３導電層４５，５５と、第４導電層４６，５６とをそれぞれ含む積層構造とすることが好適である。第２～第４導電層は、金属層とすることが好ましい。例えば、第２導電層４４，５４を、めっき成長の起点となるシード層として、電解めっき法により第３導電層４５，５５及び第４導電層４６，５６を形成できる。一方、第１導電層４３，５３は、透明導電層（ＴＣＯ膜）とすることが好ましい。透明導電層は、光電変換部２０と金属層との接触を防止し、金属層との相互作用により反射率を高める機能を有する。
　透明導電層（ＴＣＯ膜）は、例えば、多結晶構造を有する酸化インジウム（Ｉｎ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ2）、及び酸化チタン（ＴｉＯ2）等の金属酸化物のうち少なくとも１種を含んで構成されることが好ましい。これらの金属酸化物に、錫（Ｓｎ）、亜鉛（Ｚｎ）、タングステン（Ｗ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、セリウム（Ｃｅ）、ガリウム（Ｇａ）などのドーパントがドープされていてもよく、例えば、Ｉｎ2Ｏ3にＳｎがドープされたＩＴＯが特に好ましい。ドーパントの濃度は、０～２０ｗｔ％とすることができる。透明導電層の厚みは、例えば、５０ｎｍ～１００ｎｍ程度が好適である。
　第２導電層～第４導電層は、高い導電性を有し、且つ光の反射率が高い金属から構成されることが好ましい。各層を構成する金属としては、銀（Ａｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、錫（Ｓｎ）などの金属又はそれらの１種以上を含む合金が例示できる。例えば、第２導電層４４，５４及び第３導電層４５，５５は、Ｃｕ層であることが好ましく、第４導電層４６，５６は、Ｓｎ層であることが好ましい。この場合、Ｓｎ層がＣｕ層の保護層として機能する。Ｃｕ層の厚みは、例えば、１０μｍ～２０μｍ程度が好適である。Ｓｎ層の厚みは、１μｍ～５μｍ程度が好適である。
　ここで、図３及び図４を参照し、ＩＮ層２５及びＩＰ層２６の構成、特にＩＮ層２５とＩＰ層２６との境界領域の構成について詳説する。
　図３は、図１において、ｎ側電極４０及びｐ側電極５０を省略し、ＩＮ層２５及びＩＰ層２６の平面形状パターンを示した図である。図３では、図面の明瞭化のため、一部を拡大している。また、ＩＮ層２５及びＩＰ層２６の露出した積層領域に、互いに角度の異なる実線ハッチングをそれぞれ付し、絶縁層３１で覆われたＩＮ層２５の積層領域に、破線ハッチングを付する。クロスハッチングが付された領域は、ＩＮ層２５とＩＰ層２６とが重なる領域、つまり重なり領域２６*である。図４は、図２のＢ部拡大図、即ちＩＮ層２５とＩＰ層２６との境界領域及びその近傍を拡大して示す図である。
　図３及び図４に示すように、ＩＮ層２５及びＩＰ層２６は、例えば、互いに噛み合うように形成された櫛歯状、或いはストライプ状の積層形態を有する。ＩＮ層２５及びＩＰ層２６は、例えば、ｘ方向に沿って交互に繰り返し積層されることが好適である。また、ＩＮ層２５及びＩＰ層２６は、重なり領域２６*を形成しながら隙間なく積層されることが好ましい。
　ＩＮ層２５は、例えば、ｙ方向に沿って延びた複数のＩＮ領域２５ａと、ＩＮ領域２５ａと交差して、各ＩＮ領域２５ａを繋ぐＩＮ領域２５ｂとを有するようにパターニングできる。ＩＮ領域２５ａは、例えば、ｘ方向に所定間隔をあけて互いに平行に形成されることが好適である。
　ＩＰ層２６は、ＩＮ層２５と同様に、ｙ方向に沿って延びた複数のＩＰ領域２６ａと、ＩＰ領域２６ａと交差して、各ＩＰ領域２６ａを繋ぐＩＰ領域２６ｂとを有するようにパターニングできる。さらに、ＩＰ層２６は、例えば、ＩＮ層２５の露出領域を縁取るように形成された第３の領域であるＩＰ領域２６ｃを有することが好適である。
　ＩＰ領域２６ａは、ＩＮ領域２５ａと同様に、ｘ方向に所定間隔をあけて互いに平行に複数形成されることが好適である。そして、各ＩＮ領域２５ａの間を埋めるように各ＩＰ領域２６ａを積層することで、上記のように、ＩＮ層２５（ＩＮ領域２５ａ）と、ＩＰ層２６（ＩＰ領域２６ａ）とが、ｘ方向に沿って交互に繰り返された積層形態が得られる。また、ＩＰ領域２６ａのｘ方向端縁領域を、ＩＮ領域２５ａのｘ方向端縁領域上にオーバーラップして積層することで、ｘ方向に複数の重なり領域２６*が形成される。
　なお、ＩＮ領域２５ａの露出領域上には、例えば、ｎ側電極４０のフィンガー電極部４１が、ＩＮ領域２５ｂの露出領域上には、バスバー電極部４２がそれぞれ形成され、各電極部は重なり領域２６*上にも形成される。ｐ側電極５０では、例えば、フィンガー電極部５１がＩＰ領域２６ａ上に、バスバー電極部５２がＩＰ領域２６ｂ上にそれぞれ形成され、各電極部は重なり領域２６*上にも形成される。
　ＩＮ層２５及びＩＰ層２６は、ｙ方向にも、ｎ型単結晶シリコン基板２１の裏面上に隙間なく積層されることが好適である。例えば、ＩＮ層２５とＩＰ層２６とのｙ方向の境界領域において、ＩＰ層２６の一部がＩＮ層２５上の一部にオーバーラップして積層されることが好適である。即ち、ＩＮ層２５及びＩＰ層２６は、ｎ型単結晶シリコン基板２１の裏面上の全域に積層できる。
　ＩＮ層２５及びＩＰ層２６は、例えば、ｎ型単結晶シリコン基板２１の裏面上の端縁領域を除く全域に隙間なく積層されることが好適である。つまり、ＩＰ層２６の重なり領域２６*は、ＩＮ層２５とＩＰ層２６との境界領域に沿って形成されることが好適である。例えば、重なり領域２６*は、上記櫛歯状のパターンに対応して、ＩＮ領域２５ａ，２５ｂと、ＩＰ領域２６ａ，２６ｂとの境界領域に沿って、ｙ方向に凹凸を繰り返しながらｘ方向に延びた領域とすることが好ましい。
　重なり領域２６*の幅は、特に限定されないが、例えば、３０μｍ～５００μｍ程度であって、ＩＮ領域２５ａの幅の１／３程度とすることが好適である。ＩＮ領域２５ａの幅は、特に限定されないが、１００μｍ～１．５ｍｍ程度とすることが好適である。各ＩＮ領域２５ａの間隔は、その幅よりも大きく設定でき、ＩＰ領域２６ａの幅は、例えば、ＩＮ領域２５ａの幅よりも大きく設定される。また、ＩＮ領域２５ｂ及びＩＰ領域２６ｂの幅は、例えば、ＩＰ領域２６ａの幅よりも大きく設定できる。
　重なり領域２６*を含むＩＰ層２６には、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域とを分離する分離間隙６０が形成されることが好適である。或いは、ＩＰ層２６は、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域との間に、層の厚みが他の領域よりも薄くなった薄膜領域を形成することが好適である。
　薄膜領域としては、例えば、エッチングプロセスによって、ＩＰ層２６のｐ型非晶質シリコン層３０が減膜された領域、又は上層のｐ型非晶質シリコン層３０が除去されて、下層のｉ型非晶質シリコン層２９が残存した領域等が例示できる。
　ＩＰ層２６は、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域との間に、ｐ型非晶質シリコン層３０を有さないことが好適である。より好ましくは、上記のように、分離間隙６０を形成して各領域間を繋ぐＩＰ層２６を実質的に除去又は完全に除去する。分離間隙６０の形態は、特に限定されないが、例えば、線状に延びたスリット又は切り込みとすることが好適である。
　分離間隙６０は、例えば、重なり領域２６*の近接領域に形成してもよいが、絶縁性やパッシベーション性の観点から、重なり領域２６*の範囲で形成することが好適である。重なり領域２６*とＩＮ層２５との間には絶縁層３１が存在するため、重なり領域２６*に分離間隙６０を形成すると、露出する層は絶縁層３１となる。換言すると、分離間隙６０の底は、絶縁層３１であり、ＩＮ層２５が露出することはない。
　分離間隙６０は、例えば、重なり領域２６*の一部（例えば、ｙ方向）に沿って形成される。より好ましくは、重なり領域２６*の全長に亘って分離間隙６０を形成する。そして、ＩＰ層２６の重なり領域２６*は、分離間隙６０により隔てられた２つの領域を有することが好適である。
　本実施形態では、分離間隙６０によって、ＩＰ層２６の重なり領域２６*が、ｐ側電極５０が形成されるＩＰ領域２６ａ，２６ｂと、ｎ側電極４０が形成されるＩＰ領域２６ｃとに分離されている。そして、ＩＰ領域２６ｃは、ＩＮ層２５の露出領域を縁取るように、例えば、分離間隙６０よりも狭い幅で形成されている。
　また、分離間隙６０は、各電極を分離する分離溝６１の位置に合わせて形成されることが好適である。分離間隙６０は、分離溝６１に沿って、その全長に亘って形成されることが特に好適である。分離間隙６０及び分離溝６１の形成位置や幅は、例えば、後述のエッチング工程において適宜調整できる。分離溝６１の幅は、絶縁性を確保できる範囲で狭くすることが好ましく、例えば、１０μｍ～２００μｍ程度が好適である。一方、分離間隙６０の幅は、特に限定されないが、例えば、重なり領域２６*の幅の１／３程度とすることが好適である。
　本実施形態では、分離間隙６０の幅よりも分離溝６１の幅が狭く、分離間隙６０の一部を埋めるように各電極の第３・第４導電層（４５，４６，５５，５６）が存在する。一方、ｎ側電極４０の第１・第２導電層（４３，４４）と、ｐ側電極５０の第１・第２導電層（５３，５４）との間隔は、例えば、分離間隙６０の幅と同等である。これは、各電極の第１・第２導電層をマクスとする後述の製造プロセスに起因するものである。
　次に、図５～図１２を参照して、光電変換装置１０の製造方法を例示する。ここで、図５～図８は、中間生成物１３（分離間隙６０が形成されていない光電変換部２０）の製造工程を示す図である。図９及び図１０は、第１導電層４３，５３及び第２導電層４４，５４の形成工程を示す図である。図１１は、分離間隙６０の形成工程を示す図である。図１２は、第３導電層４５，５５の形成工程を示す図である。
　以下では、各電極を構成する第２導電層４４，５４をシード層として、電解めっきにより、第３導電層４５，５５及び第４導電層４６，５６を形成する工程を例示する。また、第２導電層４４，５４をマスクとして分離間隙６０を形成する工程を例示する。
　まず、図５に示すように、例えば、清浄なｎ型単結晶シリコン基板２１を真空チャンバ内に設置して、プラズマ化学気相成長（ＰＥＣＶＤ）やスパッタリングにより、ｉ型非晶質シリコン層、ｎ型非晶質シリコン層、及び絶縁層（保護層）を順に積層する。本実施形態では、ｎ型単結晶シリコン基板２１の一方の面上に、ｉ型非晶質シリコン層２２、ｎ型非晶質シリコン層２３、及び保護層２４を順に積層し、他方の面上に、ｉ型非晶質シリコン層２７、ｎ型非晶質シリコン層２８、及び絶縁層３１を順に積層する。以下では、一方の面を「受光面１１」、他方の面を「裏面１２」として説明する。
　ＰＥＣＶＤによるｉ型非晶質シリコン膜２２，２７の積層工程では、例えば、シランガス（ＳｉＨ4）を水素（Ｈ2）で希釈したものを原料ガスとして使用できる。また、ｎ型非晶質シリコン膜２３，２８の積層工程では、例えば、シラン（ＳｉＨ4）にホスフィン（ＰＨ3）を添加し、水素（Ｈ2）で希釈したものを原料ガスとして使用できる。シランガス（ＳｉＨ4）の希釈率を変化させることにより、ｉ型非晶質シリコン膜２２，２７及びｎ型非晶質シリコン膜２３，２８の膜質を変化させることができる。また、ホスフィン（ＰＨ3）の混合濃度を変化させることによって、ｎ型非晶質シリコン膜２３，２８のドーピング濃度を変化させることができる。
　ｉ型非晶質シリコン層２２等を積層する前において、ｎ型単結晶シリコン基板２１の受光面１１にテクスチャ構造を形成しておくことが好適である。テクスチャ構造は、例えば、水酸化カリウム（ＫＯＨ）水溶液を用いて、（１００）面を異方性エッチングすることで形成できる。
　続いて、図６に示すように、裏面１２上に積層された各層をパターニングする。まず、絶縁層３１を部分的にエッチングして除去する。除去する絶縁層３１の領域は、後工程でＩＰ層２６を積層する裏面１２上の領域である。絶縁層３１のエッチング工程では、例えば、スクリーン印刷やインクジェットによる塗工プロセス、又はフォトリソプロセス等により形成されたレジスト膜をマスクとして使用する。つまり、残したい絶縁層３１上にレジスト膜を形成する。絶縁層３１が、酸化ケイ素（ＳｉＯ2）、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）である場合は、例えば、フッ化水素（ＨＦ）水溶液を用いてエッチングできる。
　絶縁層３１のエッチング終了後、例えば、レジスト膜を除去し、パターニングされた絶縁層３１をマスクとして、露出しているＩＮ層２５をエッチングする。ＩＮ層２５のエッチングは、例えば、水酸化ナトリウム（ＮａＯＨ）水溶液（例えば、１ｗｔ％　ＮａＯＨ水溶液）等のアルカリ性エッチング液を用いて行う。ＩＮ層２５を構成するｉ型非晶質シリコン層２７及びｎ型非晶質シリコン層２８のいずれもＮａＯＨ水溶液で除去できる。この工程により、裏面１２上にパターニングされたＩＮ層２５、絶縁層３１が形成される。
　ＩＮ層２５、ＩＰ層２６、及び絶縁層３１のエッチングには、例えば、エッチングペーストや粘度が調整されたエッチングインクを用いることもできる。この場合には、スクリーン印刷やインクジェット等により、ＩＮ層２５等の除去した領域上にエッチングペーストを塗工する。
　続いて、図７に示すように、例えば、裏面１２上の端縁領域を除く全域にＩＰ層２６を積層する。つまり、パターニングしたＩＮ層２５上にも絶縁層３１を介してＩＰ層２６が積層される。ＩＰ層２６は、ＩＮ層２５と同様に、ＰＥＣＶＤによってｉ型非晶質シリコン層２９及びｐ型非晶質シリコン層３０を順に成膜することで形成できる。ただし、ｐ型非晶質シリコン層３０の積層工程では、例えば、ＰＨ3の代わりに、ジボラン（Ｂ2Ｈ6）を原料ガスとして使用する。
　続いて、図８に示すように、ＩＮ層２５上に積層されたＩＰ層２６をパターニングし、絶縁層３１を部分的に除去して中間生成物１３を得る。ここでは図示しないが、中間生成物１３のＩＮ層２５及びＩＰ層２６は、例えば、互いに噛み合う櫛歯状の平面形状パターンに形成できる。なお、中間生成物１３に分離間隙６０を形成してから、スクリーン印刷等によって各電極パターンを形成することもできる。ただし、生産性やパターニング精度等を考慮すれば、パターニングしたシード層をマスクとして分離間隙６０を形成することが好ましい。
　この工程では、まず、ＩＮ層２５上に積層されたＩＰ層２６を部分的にエッチングして除去する。除去するＩＰ層２６の領域は、後工程でｎ側電極４０を形成するＩＮ層２５上の領域である。ＩＰ層２６のエッチング工程では、例えば、スクリーン印刷等によって形成されるレジスト膜をマスクとして使用し、ＮａＯＨ水溶液等のアルカリ性エッチング液を用いて行う。通常、ＩＰ層２６は、ＩＮ層２５よりもエッチングされ難いため、ＩＮ層２５のＮａＯＨ水溶液よりも高濃度のもの（例えば、１０ｗｔ％　ＮａＯＨ水溶液）、又はフッ硝酸（ＨＦ，ＨＮＯ3）（例えば、各々３０ｗｔ％）を用いることが好ましい。或いは、ＮａＯＨ水溶液を７０～９０℃程度に加熱して用いること（熱アルカリ処理）も好ましい。なお、レジスト膜が形成されて保護された領域が、重なり領域２６*となる。
　ＩＰ層２６のエッチング終了後、例えば、レジスト膜を除去し、パターニングされたＩＰ層２６をマスクとして使用し、ＨＦ水溶液を用いて露出している絶縁層３１をエッチングして除去する。絶縁層３１が除去されることでＩＮ層２５の一部が露出する。
　続いて、図９に示すように、露出したＩＮ層２５上及びパターニングされたＩＰ層２６上に、第１の導電層１４及び第２の導電層１５を順に形成する。第１の導電層１４及び第２の導電層１５は、ＩＮ層２５上及びＩＰ層２６上の全域に積層されることが好適である。ここで、第１の導電層１４は、後工程でパターニングされて各電極の第１導電層４３，５３となる層であり、第２の導電層１５は、後工程でパターニングされて各電極の第２導電層４４，５４となる層である。
　第１の導電層１４は、例えば、ＩＴＯ等の透明導電層であり、スパッタリングやＰＥＣＶＤによって形成することができる。第２の導電層１５は、例えば、Ｃｕ層等の金属層であり、第１導電層１１と同様の方法で形成できる。第１の導電層１４は、上記のように、５０ｎｍ～１００ｎｍ程度の厚みで形成できる。第２の導電層１５は、例えば、５０ｎｍ～１μｍ程度の厚みで形成することが好ましい。
　続いて、図１０に示すように、第１の導電層１４及び第２の導電層１５をパターニングして、第１導電層４３，５３及び第２導電層４４，５４を形成する。第１の導電層１４及び第２の導電層１５は、例えば、スクリーン印刷等によって形成されるレジスト膜をマスクとして使用し、塩化第二鉄（ＦｅＣｌ3）及び塩酸（ＨＣｌ）を含有する水溶液を用いてエッチングすることができる。
　エッチングされる第１の導電層１４及び第２の導電層１５の領域は、重なり領域２６*の直上領域であることが好ましい。また、エッチングされる領域は、重なり領域２６*に沿った線状の領域とすることが特に好適である。例えば、重なり領域２６*に沿った線状の領域を残して、レジスト膜を第１の導電層１４上及び第２の導電層１５上の全域に形成することが好適である。
　また、この工程では、ｎ側電極４０を構成する各導電層（第１導電層４３・第２導電層４４）と、ｐ側電極５０を構成する各導電層（第１導電層５３・第２導電層５４）との間隔を、例えば、レジスト膜の形成パターンを調整することにより制御できる。この間隔は、後工程で形成される第３導電層４５，５５及び第４導電層４６，５６の横方向への成長を考慮して調整されることが好ましく、例えば、２００μｍ程度とすることが好ましい。
　この工程により、ＩＰ層２６の重なり領域２６*の一部が露出するが、ＩＰ層２６は減膜されない。ゆえに、次に示す分離間隙６０（又は薄膜領域）を形成するためのＩＰ層２６の除去工程を別途設ける必要がある。
　図１１は、ＩＰ層２６に分離間隙６０が形成された状態、つまり裏面側に第１導電層４３，５３及び第２導電層４４，５４が形成された光電変換部２０を示す。
　図１１に示すように、ＩＰ層２６の重なり領域２６*をエッチングして除去し、重なり領域２６*に分離間隙６０を形成する。具体的には、第１の導電層１４及び第２の導電層１５のエッチング終了後、例えば、レジスト膜を除去し、第１導電層４３，５３及び第２導電層４４，５４をマスクとして、露出しているＩＰ層２６をエッチングする。ＩＰ層２６のエッチングは、上記のように、高濃度のＮａＯＨ水溶液や熱アルカリを用いて行うことができる。
　この工程により、露出した領域のＩＰ層２６をエッチングして除去することで、ＩＰ層２６の重なり領域２６*を、ｐ側電極５０の第１導電層５３及び第２導電層５４が形成された領域（例えば、上記ＩＰ領域２６ａ，２６ｂ）と、ｎ側電極４０の第１導電層４３及び第２導電層４４が形成された領域（例えば、上記ＩＰ領域２６ｃ）とに分離できる。
　また、この工程では、各電極を構成する第１導電層４３，５３及び第２導電層４４，５４をエッチングマスクとすることで、分離溝６１に沿って分離間隙６０が形成される。つまり、第１導電層４３（第２導電層４４）と、第１導電層５３（第２導電層５４）との隙間は、分離溝６１に対応するため、第１導電層４３と、第１導電層５３との間に沿って、露出した重なり領域２６*を除去することで、分離溝６１に沿った分離間隙６０となる。
　また、この工程では、例えば、エッチング時間やエッチング液の濃度を調整することで、ＩＰ層２６の一部を残存させることができる。例えば、ＩＰ層２６を完全に除去せず、ＩＰ領域２６ａ，２６ｂと、ＩＰ領域２６ｃとの間に、ｐ型非晶質シリコン層３０が減膜された領域やｉ型非晶質シリコン層２９のみが残存する領域が形成されてもよい。
　また、この工程は、第３導電層４５，５５の形成工程後に行うこともできる。この場合、第３導電層４５と第３導電層５５との間隔と、分離間隙６０の幅とを同等に設定することができる。ただし、生産性等を考慮すれば、第３導電層４５，５５の形成前に分離間隙６０を形成することが好適である。
　続いて、図１２に示すように、第２導電層４４，５４上に、それぞれ第３導電層４５，５５を形成する。第３導電層４５，５５は、第２導電層４４，５４をそれぞれシード層として電解めっきにより形成できる。さらに、第４導電層４６，５６上に、例えば、Ｓｎ層等の金属層を電解めっきにより形成することで、光電変換部２０の裏面側に、ｎ側電極４０及びｐ側電極５０を備えた光電変換装置１０が得られる。
　電解めっきは、例えば、ｎ側電極４０を構成する第２導電層４４と、ｐ側電極５０を構成する第２導電層５４とに同じ大きさの電流を流して行うことができる。この場合、第２導電層４４，５４上には、同じ質量の金属めっき層が形成される。ゆえに、ｐ側電極５０より積層面積が小さなｎ側電極４０において、第３導電層の厚みが厚くなる。つまり、同じ大きさの電流を流して電解めっきを行うことにより、ｎ側電極４０の厚みをｐ側電極５０の厚みよりも厚くすることができる。
　以上のように、本実施形態の光電変換装置１０では、ＩＮ層２５とＩＰ層２６とが、例えば、ｎ型単結晶シリコン基板２１の裏面上の端縁領域を除く全域に、ＩＰ層２６の一部がＩＮ層２５上の一部にオーバーラップしながら隙間なく積層される。このため、ｎ側電極４０の一部が、ＩＰ層２６の重なり領域２６*上に亘って形成されている。光電変換装置１０では、ｎ側電極４０とｐ側電極５０とが形成されたＩＰ層２６に、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域とを分離する分離間隙６０を設けている。したがって、ＩＰ層２６の横方向に対する絶縁性が高まり、リーク電流を低減することが可能になる。光電変換装置１０は、受光面側に電極がなく受光効率が高い構造において、リーク電流を低減することで、光電変換効率をさらに向上させる。
　また、光電変換装置１０では、ＩＰ層２６が絶縁層３１を介してＩＮ層２５上に積層される。これにより、ＩＮ層２５とＩＰ層２６との間の絶縁性が高まり、リーク電流をさらに低減することができる。また、絶縁層３１を設けることで、重なり領域２６*上に分離間隙６０を形成したときに露出する層が絶縁層３１となる。つまり、分離間隙６０を形成しても、ＩＮ層２５が露出することはない。
　また、光電変換装置１０では、例えば、重なり領域２６*の直上に、ｎ側電極４０とｐ側電極５０とを分離する分離溝６１が形成され、この分離溝６１に沿って分離間隙６０が形成される。これにより、ｎ側電極４０とｐ側電極５０とを接続するＩＰ層２６を、両電極の間で完全に分断することができる。このため、ＩＮ層２５及びｎ側電極４０と、ＩＰ層２６及びｐ側電極５０との間の絶縁性がさらに高まり、リーク電流を大幅に低減することができる。
　本実施形態は、本発明の目的を損なわない範囲で設計変更することができる。例えば、本実施形態では、ＩＰ層２６がＩＮ層２５上に重なって積層されるものとして説明したが、ＩＮ層２５がＩＰ層２６上に重なって積層される構成であってもよい。この場合、ＩＮ層２５に、ｎ側電極４０が形成された領域と、ｐ側電極５０が形成された領域とを分離する分離間隙が形成されることが好適である。
　１０　光電変換装置、１１　受光面、１２　裏面、１３　中間生成物、１４　第１の導電層、１５　第２の導電層、２０　光電変換部、２１　ｎ型単結晶シリコン基板、２２，２７，２９　ｉ型非晶質シリコン層、２３，２８　ｎ型非晶質シリコン層、２４　保護層、２５　ＩＮ非晶質シリコン層（ＩＮ層）、２６　ＩＰ非晶質シリコン層（ＩＰ層）、３０　ｐ型非晶質シリコン層、３１　絶縁層、４０　ｎ側電極、４１，５１　フィンガー電極部、４２，５２　バスバー電極部、４３，５３　第１導電層、４４，５４　第２導電層、４５，５５　第３導電層、４６，５６　第４導電層、５０　ｐ側電極、６０　分離間隙、６１　分離溝。

Claims (10)

  1. 　結晶系半導体基板と、
    　前記結晶系半導体基板の一方の面上に積層された第１非晶質半導体層と、
    　前記結晶系半導体基板の前記面上の前記第１非晶質半導体層が積層されていない領域に積層されると共に、前記第１非晶質半導体層が積層された領域に重なった重なり領域を有するように積層された前記第１非晶質半導体層とは逆の導電型の層を含む第２非晶質半導体層と、
    　前記第１非晶質半導体層と電気的に接続され、前記第２非晶質半導体層の前記重なり領域上に亘って形成された第１電極と、
    　前記第１電極から離間して、前記第２非晶質半導体層と電気的に接続されるように形成された第２電極と、
    　を備え、
    　前記第２非晶質半導体層は、前記第１電極が形成された領域と前記第２電極が形成された領域との間に、分離間隙又は厚みが他の領域よりも薄くなった薄膜領域を有する光電変換装置。
  2. 　請求項１に記載の光電変換装置において、
    　前記第２非晶質半導体層は、絶縁層を介して前記第１非晶質半導体層上に積層されている光電変換装置。
  3. 　請求項１又は２に記載の光電変換装置において、
    　前記重なり領域上に、前記第１電極と前記第２電極とを離間する分離溝が形成されている光電変換装置。
  4. 　請求項３に記載の光電変換装置において、
    　前記分離間隙又は前記薄膜領域は、前記分離溝に沿って形成されている光電変換装置。
  5. 　結晶系半導体基板の一方の面上に、第１非晶質半導体層を積層する工程と、
    　前記結晶系半導体基板の前記面上の前記第１非晶質半導体層が積層されていない領域、及び前記第１非晶質半導体層が積層された領域の一部に亘って、前記第１非晶質半導体層とは逆の導電型の層を含む第２非晶質半導体層を積層する工程と、
    　前記第１非晶質半導体層上、及び前記第１非晶質半導体層上に重なった前記第２非晶質半導体層の重なり領域上に亘って、第１電極を形成すると共に、前記第１電極から離間した前記第２非晶質半導体層上に、第２電極を形成する電極形成工程と、
    　前記第１電極と前記第２電極との間に存在する前記第２非晶質半導体層の少なくとも一部を除去する除去工程と、
    　を含む光電変換装置の製造方法。
  6. 　請求項５に記載の光電変換装置の製造方法において、
    　前記第１非晶質半導体層上の一部に絶縁層を積層する工程をさらに含み、
    　前記第２非晶質半導体層を積層する工程では、前記絶縁層を介して前記第１非晶質半導体層上に前記第２非晶質半導体層を積層する光電変換装置の製造方法。
  7. 　請求項５又は６に記載の光電変換装置の製造方法において、
    　前記電極形成工程は、
    　前記第１非晶質半導体層上及び前記第２非晶質半導体層上に、前記第１電極及び前記第２電極を構成する少なくとも１層の導電層を形成する工程と、
    　前記第２型非晶質半導体層の前記重なり領域上で前記導電層を部分的に除去して、前記第１電極を構成する第１電極導電層と、前記第２電極を構成する第２電極導電層とに分離する工程と、
    　を含む光電変換装置の製造方法。
  8. 　請求項７に記載の光電変換装置の製造方法において、
    　前記除去工程では、前記第１電極導電層及び前記第２電極導電層をマスクとして、露出した前記第２非晶質半導体層の前記重なり領域の少なくとも一部を除去する光電変換装置の製造方法。
  9. 　請求項８に記載の光電変換装置の製造方法において、
    　前記除去工程では、前記第１電極導電層と前記第２電極導電層との間に沿って、露出した前記第２非晶質半導体層の前記重なり領域を除去する光電変換装置の製造方法。
  10. 　請求項８又は９に記載の光電変換装置の製造方法において、
    　前記電極形成工程は、前記除去工程後に、前記第１電極導電層及び前記第２電極導電層をそれぞれシードとする電解めっきにより、前記各シード上にそれぞれ金属めっき層を形成する工程をさらに含む光電変換装置の製造方法。
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