JP2010061801A - ダイナミック連想メモリセル - Google Patents
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Abstract
【課題】２値または３値保存性能を有するダイナミック連想メモリを提供する。
【解決手段】ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。各セルは、ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、ポリシリコン相互接続層だけを介してアクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む。
【選択図】図２
【解決手段】ダイナミック連想メモリは、ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルを備える。各セルは、ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、ポリシリコン相互接続層だけを介してアクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む。
【選択図】図２
Description
（発明の背景）
（１．発明の分野）
本発明は、ダイナミック動作をする連想メモリ（ＣＡＭ）に関し、さらに特定すると高速で大容量のダイナミックＣＡＭアレイを形成するのに適したダイナミック連想メモリセルに関する。
（１．発明の分野）
本発明は、ダイナミック動作をする連想メモリ（ＣＡＭ）に関し、さらに特定すると高速で大容量のダイナミックＣＡＭアレイを形成するのに適したダイナミック連想メモリセルに関する。
（２．背景技術の説明）
連想メモリ（ＣＡＭ）はメモリ素子のグループが物理的な位置よりもむしろその内容で選択または識別されるメモリである。概して、ＣＡＭは縦列および横列に配置されたＣＡＭセルのマトリクスを含む。それぞれのＣＡＭセルは１ビットのデジタル・データを保存し、保存したデータと外部から供給される探索データとを比較することのできる回路を含む。１つまたは複数ビットの横列が１つのワードを構成する。連想メモリは探索ワードをＣＡＭ内部に保存したワードのセットと比較する。探索および比較の作業の間において、それぞれのワードに組み込まれた表示装置が比較結果を生み出し、探索ワードが保存ワードと一致するかどうかを表示する。
連想メモリ（ＣＡＭ）はメモリ素子のグループが物理的な位置よりもむしろその内容で選択または識別されるメモリである。概して、ＣＡＭは縦列および横列に配置されたＣＡＭセルのマトリクスを含む。それぞれのＣＡＭセルは１ビットのデジタル・データを保存し、保存したデータと外部から供給される探索データとを比較することのできる回路を含む。１つまたは複数ビットの横列が１つのワードを構成する。連想メモリは探索ワードをＣＡＭ内部に保存したワードのセットと比較する。探索および比較の作業の間において、それぞれのワードに組み込まれた表示装置が比較結果を生み出し、探索ワードが保存ワードと一致するかどうかを表示する。
当該技術においてＣＡＭセルへの取り組みはいくつかある。Ｋｅｎｎｅｔｈ Ｊ．Ｓｃｈｕｌｕｔｚにより「Ａ Ｓｕｒｖｅｙ ｏｆ Ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」というタイトルでＩｎｔｅｇｒａｔｉｏｎ，ｔｈｅ ＶＬＳＩ Ｊｏｕｒｎａｌ，Ｖｏｌ．２３，ｐｐ．１７１〜１８８，１９９７に発表された論文にはいくつかのＣＡＭセルの設計が記述されており、それぞれの長所と短所が要約されている。従来技術によるＣＡＭセルのいくつかはスタティック動作の保存素子を使用しており、その他のものはダイナミック動作の保存素子を使用している。ダイナミック動作の保存素子は半導体基板上に占める面積がより小さくなり、それゆえに単一の集積回路チップ上でより大きなメモリ容量を得るのに好適である。ダイナミック動作の保存素子の別の利点は、０および１に加えて、２つの保存用キャパシタが同様に変化することで「ドントケア」状態を保存できる３値保存の可能性である。最初の５トランジスタ型のダイナミックＣＡＭセルはＭｕｎｄｙらによって「Ｌｏｗ−ｃｏｓｔ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−７（１９７２）３６４〜３６９」で発表された。Ｍｕｎｄｙの米国特許第３，７０１，９８０号もまた参照されたい。図１はＭｕｎｄｙらのダイナミックＣＡＭセルを具体的に説明するものであり、図２に示した本発明の図解説明との一貫性を得るために再作図および再番号付けを施してある。図１に示したように、従来技術による第１のＣＡＭセル１はそれぞれトランジスタＴ１およびＴ２を経由してビット・ラインＢＬ１およびＢＬ２においてアクセスされるキャパシタＣ１およびＣ２という形になったダイナミック動作の保存素子を有する。書き込みまたは読み出しの動作はワード・ラインＷＬを使用してトランジスタＴ１およびＴ２をオンにさせ、マッチ・ラインＭＬｉを低電位に保持してＢＬ１およびＢＬ２からＣ１およびＣ２へのデータ伝送、またはその逆を可能にすることによって実行される。探索および比較動作では、ＷＬ信号によってＴ１およびＴ２はオフに保たれ、ＢＬ１、ＢＬ２およびＭＬｉは予め高電位にされている。その後、探索データがＢＬ１およびＢＬ２に加えられる。もしもＣ１に保存されたデータが高電位であってＢＬ１に加えられた探索データが低電位である場合、Ｔ４およびＴ３を経由して電流ｉｉがＭＬｉを放電させる。同様にして、もしもＣ２に保存されたデータが高電位であってＢＬ２に加えられた探索データが低電位である場合、ＭＬｉは放電されるであろう。もしもＢＬ１およびＢＬ２に加えられた探索データがＣ１およびＣ２に保存されたデータとそれぞれ合致する場合、ＭＬｉからＢＬ１またはＢＬ２に至るいずれの径路にも電流は流れず、ＭＬｉは予め充電された高電位を維持する。図１は別のワードである第２のＣＡＭセル２をも示しており、これは別のマッチ・ラインＭＬｉ−１を有している。探索動作におけるＭＬｉ−１の電位もやはりＢＬ１とＢＬ２に加えられた探索データおよびＣ３とＣ４に保存された値により影響される。
図１の従来技術によるＣＡＭセルには２つの欠点が付随する。第１は、ビット・ラインＢＬ１およびＢＬ２のキャパシタンスがそれらのビット・ラインに接続されたそれぞれのＣＡＭセルに保存されたデータに依存して変化することである。第２は、探索および比較動作の間におけるいずれのマッチ・ライン（例えばＭＬｉまたはＭＬｉ−１）の電圧も１つのワードにある保存データばかりでなく、ＣＡＭセルの一定のサブアレイ内部にある他のワードの保存データにまで依存性があることである。これはビット・ラインのドライバであるＴ３およびＴ４の電流性能には限界があるが、ＢＬ１およびＢＬ２に付随したセルのデータ内容（例えば第１のセル１および第２のセル２に保存されたデータ）によってはいくつものマッチ・ラインを放電させることを要求されるために生じるものである。
これらの欠点は１つの特定のビット・ラインに接続できるセルの数に制限を与え、それゆえにサブアレイのサイズを制限し、マッチ・ラインの電圧レベルを検出するために信頼性のある回路を設計することが一層困難になる。
Ｍｕｎｄｙらによる最初の提案から変形されたものがいくつか文献に存在する。これらにはＷａｄｅとＳｏｄｉｎｉによって発表された「Ｄｙｎａｍｉｃ ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｂｉｔ ｌｉｎｅ ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ ｃｅｌｌ ｆｏｒ ｈｉｇｈ ｄｅｎｓｉｔｙ ａｒｒａｙｓ，ＩＥＤＭ Ｄｉｇｉｔａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｐａｐｅｒｓ（１９８５）２８４〜２８７」が含まれる。ＷａｄｅとＳｏｄｉｎｉの米国特許第４，８３１，５８５号も参照されたい。また別の、ダイナミック動作のラッチ回路を使用する改良型のＣＡＭセルがＪｏｎｅｓによる「Ｄｅｓｉｇｎ，Ｓｅｌｅｃｔｉｏｎ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ：ａｌｔｅｒｎａｔｉｖｅｓ ｔｏ ｔｈｅ ｕｂｉｑｕｉｔｏｕｓ ＲＡＭ，ＩＥＥＥ Ｃｏｍｐｕｔｅｒｓ ２２（１９８９）５１〜６４」で発表された。これら引用した改良にはマッチ・ライン電圧検出およびビット・ラインのキャパシタンスにおける変動の問題について充分に向けられたものはない。
Ｋａｄｏｔａらは「Ａｎ ８−Ｋｂｉｔ ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ ａｎｄ ｒｅｅｎｔｒａｎｔ ｍｅｍｏｒｙ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２０（１９８５）９５１〜９５７の中で１つのスタティックＣＡＭの設計を提示した。Ｋａｄｏｔａの米国特許第４，８２３，３１３号もまた参照されたい。この設計では、マッチ・ラインとグラウンド端子との間に１対の能動的プル・ダウン回路が使用されており、それぞれが直列接続された２つのトランジスタから成っている。一方のトランジスタのゲート電極は２つのセルのノードの一方に接続され、他方のトランジスタのゲート電極は対応するビット・ラインに接続されている。保存素子がスタティック型であるために、Ｋａｄｏｔａの設計によるＣＡＭセルは２値保存に限定される。第３の「ドントケア」状態を可能にするためには、追加の保存装置が必要とされるであろう。
以上に参照したすべてのＣＡＭセルはそのビット・ラインを探索および比較動作のための書き込みおよび読み出し動作の両方に使用している。そのような配置はＣＡＭセルのアレイの全体的な動作スピードをある程度束縛するものとなる。この問題は、Ｂｅｒｇｈらによって「Ａ ｆａｕｌｔ−ｔｏｌｅｒａｎｔ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ ｗｉｔｈ ｈｉｇｈ−ｓｐｅｅｄ ｏｐｅｒａｔｉｏｎ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２５（１９９０）９１２〜９１９」の中で発表された設計のように、探索および比較動作の間において探索データを搬送するのに探索ラインを使用し、ビット・ラインを書き込みだけおよび読み出しだけに使用することによって軽減することができる。この設計はやはり２値保存性能に限定されるスタティック・メモリを使用している。さらに、この設計の探索ラインは比較回路のソースまたはドレイン端子に接続されており、そのために探索ラインの負荷が重くなり、したがって相対的に高い電力消費と遅い探索および比較動作の原因となっている。同様の回路がＳｈｉｎｄｏのＪＰ−Ａ−１００５００７６に開示されている。
Ｋｅｎｎｅｔｈ Ｊ．Ｓｃｈｕｌｕｔｚにより「Ａ Ｓｕｒｖｅｙ ｏｆ Ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ」というタイトルでＩｎｔｅｇｒａｔｉｏｎ，ｔｈｅ ＶＬＳＩ Ｊｏｕｒｎａｌ，Ｖｏｌ．２３，ｐｐ．１７１〜１８８，１９９７
Ｍｕｎｄｙ 「Ｌｏｗ−ｃｏｓｔ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−７（１９７２）３６４〜３６９」
Ｗａｄｅ，Ｓｏｄｉｎｉ 「Ｄｙｎａｍｉｃ ｃｒｏｓｓ−ｃｏｕｐｌｅｄ ｂｉｔ ｌｉｎｅ ｃｏｎｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ ｃｅｌｌ ｆｏｒ ｈｉｇｈ ｄｅｎｓｉｔｙ ａｒｒａｙｓ，ＩＥＤＭ Ｄｉｇｉｔａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｐａｐｅｒｓ（１９８５）２８４〜２８７」
Ｊｏｎｅｓ 「Ｄｅｓｉｇｎ，Ｓｅｌｅｃｔｉｏｎ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ ｍｅｍｏｒｙ：ａｌｔｅｒｎａｔｉｖｅｓ ｔｏ ｔｈｅ ｕｂｉｑｕｉｔｏｕｓ ＲＡＭ，ＩＥＥＥ Ｃｏｍｐｕｔｅｒｓ ２２（１９８９）５１〜６４」
Ｋａｄｏｔａ 「Ａｎ ８−Ｋｂｉｔ ｃｏｎｔｅｎｔ−ａｄｄｒｅｓｓａｂｌｅ ａｎｄ ｒｅｅｎｔｒａｎｔ ｍｅｍｏｒｙ」，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２０（１９８５）９５１〜９５７
Ｂｅｒｇｈ 「Ａ ｆａｕｌｔ−ｔｏｌｅｒａｎｔ ａｓｓｏｃｉａｔｉｖｅ ｍｅｍｏｒｙ ｗｉｔｈ ｈｉｇｈ−ｓｐｅｅｄ ｏｐｅｒａｔｉｏｎ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ ＳＣ−２５（１９９０）９１２〜９１９」
以上の観点から、比較的低消費電力しか必要とせず、比較的高速の探索および比較動作ができて、マッチ・ラインの電圧およびビット・ラインのキャパシタンスが比較的安定しており、しかも３値の保存性能を提供するＣＡＭセル構造が必要とされることは明らかである。
（発明の概要）
本発明の目的は、改良したダイナミック連想メモリ（ＣＡＭ）セルを提供することであり、これは、２値および３値の記憶能力を有する、比較的高速で大容量のＣＡＭアレイを構築するのに適している。
本発明の目的は、改良したダイナミック連想メモリ（ＣＡＭ）セルを提供することであり、これは、２値および３値の記憶能力を有する、比較的高速で大容量のＣＡＭアレイを構築するのに適している。
本発明の他の目的は、マッチ・ラインにおいて比較的安定な電圧レベルを有するＣＡＭセルを提供することである。本発明のさらに他の目的は、ビット・ラインにおいて比較的安定なキャパシタンスを有するＣＡＭアレイを提供することである。
本発明の態様によれば、３値データを記憶し及びアクセスするためのダイナミック連想メモリセルであって、
第１のデータ・ビットを記憶するための第１の記憶装置と、
第１のデータ・ビットと無関係の値を有する第２のデータ・ビットを記憶するための第２の記憶装置と、
第１および第２のデータ・ビットを独立して第１および第２のデータ記憶装置に書き込むための、第１および第２の記憶装置に接続される第１および第２のビット・ラインと、
第１および第２の記憶装置及び第２および第１の探索ラインにそれぞれ接続される第１および第２のプルダウン回路を有する比較手段とを含み、第１および第２のプルダウン回路がマッチ・ラインとディスチャージ・ラインとの間に接続され、前記比較手段が第２および第１の探索ライン上に搬送されてくる第２および第１の探索ビットを第１および第２の記憶装置の中に記憶された第１および第２のデータ・ビットとそれぞれ比較するものであり、第１および第２の探索ビットと第１および第２のデータ・ビットとの間に不整合があった場合、および第１および第２のデータ・ビットが相補的な値を有するとき、前記比較手段がマッチ・ラインをディスチャージ・ラインに結合させることを特徴とするダイナミック連想メモリセルが提供される。
第１のデータ・ビットを記憶するための第１の記憶装置と、
第１のデータ・ビットと無関係の値を有する第２のデータ・ビットを記憶するための第２の記憶装置と、
第１および第２のデータ・ビットを独立して第１および第２のデータ記憶装置に書き込むための、第１および第２の記憶装置に接続される第１および第２のビット・ラインと、
第１および第２の記憶装置及び第２および第１の探索ラインにそれぞれ接続される第１および第２のプルダウン回路を有する比較手段とを含み、第１および第２のプルダウン回路がマッチ・ラインとディスチャージ・ラインとの間に接続され、前記比較手段が第２および第１の探索ライン上に搬送されてくる第２および第１の探索ビットを第１および第２の記憶装置の中に記憶された第１および第２のデータ・ビットとそれぞれ比較するものであり、第１および第２の探索ビットと第１および第２のデータ・ビットとの間に不整合があった場合、および第１および第２のデータ・ビットが相補的な値を有するとき、前記比較手段がマッチ・ラインをディスチャージ・ラインに結合させることを特徴とするダイナミック連想メモリセルが提供される。
第１および第２記憶装置の各々は、キャパシタを備え、第１および第２アクセス装置の各々は、ワード・ラインに結合されているゲートを有するトランジスタを備え、比較手段は、第１記憶手段と第２探索ラインに結合されているゲートを有する直列のトランジスタの第１対を有する第１プルダウン回路と、第２記憶手段と第１探索ラインに結合されているゲートを有する直列のトランジスタの第２対を有する第２プルダウン回路とを備えることが好ましい。
本発明の他の実施形態では、ディスチャージ・ラインは、選択的に、
（ａ）電源端子と接地端子の間で所定の電圧レベルを有する低電圧端子に結合されているか、
（ｂ）電源に端子に結合されているゲートを有するトランジスタで形成されていることが好ましい電流制限器を介して接地端子に結合されている。
（ａ）電源端子と接地端子の間で所定の電圧レベルを有する低電圧端子に結合されているか、
（ｂ）電源に端子に結合されているゲートを有するトランジスタで形成されていることが好ましい電流制限器を介して接地端子に結合されている。
本発明の実施形態では、各トランジスタは、ドレイン端子、ソース端子、およびゲート端子を有する、絶縁ゲート電界効果トランジスタ（ＦＥＴ）である。そのような実施形態では、記憶セルは、
ａ）少なくとも１つの高度にドープされたエリアが、各前記ＦＥＴのドレイン端子とソース端子を形成する活性領域と、
ｂ）各前記ＦＥＴのゲート端子を形成する第１ポリシリコン導電層と、
ｃ）第１および第２ビット・ラインと、前記活性領域と前記第１ポリシリコンの間の少なくとも１つの相互接続とを形成する第２ポリシリコン導電層と、
ｄ）前記活性領域の高度にドープされたエリアにおいて選択された点へのコンタクトを提供し、かつ、前記第１および第２ポリシリコン導電層の間の相互接続を提供する金属導電層と、
ｅ）各前記キャパシタの第１および第２プレートをそれぞれ形成する第３および第４ポリシリコン導電層とを備える複数の半導体層を使用して、集積回路内において製作されており、
前記活性領域が、前記第２ポリシリコン導電層と前記金属導電層によって形成された相互接続を介して、前記比較手段のゲートを形成する前記第１ポリシリコン導電層のエリアに結合されている。
ａ）少なくとも１つの高度にドープされたエリアが、各前記ＦＥＴのドレイン端子とソース端子を形成する活性領域と、
ｂ）各前記ＦＥＴのゲート端子を形成する第１ポリシリコン導電層と、
ｃ）第１および第２ビット・ラインと、前記活性領域と前記第１ポリシリコンの間の少なくとも１つの相互接続とを形成する第２ポリシリコン導電層と、
ｄ）前記活性領域の高度にドープされたエリアにおいて選択された点へのコンタクトを提供し、かつ、前記第１および第２ポリシリコン導電層の間の相互接続を提供する金属導電層と、
ｅ）各前記キャパシタの第１および第２プレートをそれぞれ形成する第３および第４ポリシリコン導電層とを備える複数の半導体層を使用して、集積回路内において製作されており、
前記活性領域が、前記第２ポリシリコン導電層と前記金属導電層によって形成された相互接続を介して、前記比較手段のゲートを形成する前記第１ポリシリコン導電層のエリアに結合されている。
記憶セルは、
ａ）少なくとも１つの高度にドープされたエリアが、各前記ＦＥＴのドレイン端子とソース端子を形成する活性領域と、
ｂ）各前記ＦＥＴのゲート端子を形成する第１ポリシリコン導電層と、
ｃ）第１および第２ビット・ラインと、前記活性領域と前記第１ポリシリコンの間の少なくとも１つの相互接続とを形成する第２ポリシリコン導電層と、
ｄ）各前記キャパシタの第１および第２プレートをそれぞれ形成する第３および第４ポリシリコン導電層とを備える複数の半導体層を使用して、集積回路内において製作されており、
前記活性領域が、前記第２ポリシリコン導電層と前記金属導電層によって形成された相互接続を介して、前記比較手段のゲートを形成する前記第１ポリシリコン導電層のエリアに結合されている。
ａ）少なくとも１つの高度にドープされたエリアが、各前記ＦＥＴのドレイン端子とソース端子を形成する活性領域と、
ｂ）各前記ＦＥＴのゲート端子を形成する第１ポリシリコン導電層と、
ｃ）第１および第２ビット・ラインと、前記活性領域と前記第１ポリシリコンの間の少なくとも１つの相互接続とを形成する第２ポリシリコン導電層と、
ｄ）各前記キャパシタの第１および第２プレートをそれぞれ形成する第３および第４ポリシリコン導電層とを備える複数の半導体層を使用して、集積回路内において製作されており、
前記活性領域が、前記第２ポリシリコン導電層と前記金属導電層によって形成された相互接続を介して、前記比較手段のゲートを形成する前記第１ポリシリコン導電層のエリアに結合されている。
第１および第２ビット・ラインの各々は、オープン・ライン構成で形成されていることが好ましい。
本発明の他の態様によれば、以下の方法が提供されている。
１．ダイナミック連想メモリセルにビット・データを書き込む方法であって、
ａ）マッチ・ラインを予め設定した事前充電電圧レベルに保つステップと、
ｂ）第１および第２探索ラインをロー・ロジック・レベルに保つステップと、
ｃ）前記ビット・データを第１および第２ビット・ライン上に配置するステップと、
ｄ）ワード・ラインをハイ・ロジック・レベルに上げるステップと、
ｅ）ワード・ラインをロー・ロジック・レベルに下げ、それにより、前記データを第１および第２記憶装置に記憶するステップとを含む方法。
２．ダイナミック連想メモリセルの中で探索データを記憶データと比較する方法であって、
ａ）ワード・ラインをロー・ロジック・レベルに保つステップと、
ｂ）マッチ・ラインを予め設定した事前充電電圧レベルに事前充電するステップと、
ｃ）前記探索データを第１および第２探索ライン上に配置するステップと、
ｄ）マッチ・ライン上の電圧変化を、探索データと記憶データの比較の結果を示すものとして検出するステップとを含む方法。
３．ダイナミック連想メモリセルから記憶データを読み出す方法であって、
ａ）マッチ・ラインを予め設定した事前充電電圧レベルに保つステップと、
ｂ）第１および第２探索ラインをロー・ロジック・レベルに保つステップと、
ｃ）第１および第２ビット・ラインが、中間電圧レベルで浮動することを可能にするステップと、
ｄ）ワード・ラインをハイ・ロジック・レベルに上げるステップと、
ｅ）読み出しデータを示すために、前記中間電圧レベルから、第１および第２ビット・ラインの各々における電圧レベルの差を感知して増幅するステップと、
ｆ）読み出しデータを第１および第２記憶装置に再記憶するステップとを含む方法。
１．ダイナミック連想メモリセルにビット・データを書き込む方法であって、
ａ）マッチ・ラインを予め設定した事前充電電圧レベルに保つステップと、
ｂ）第１および第２探索ラインをロー・ロジック・レベルに保つステップと、
ｃ）前記ビット・データを第１および第２ビット・ライン上に配置するステップと、
ｄ）ワード・ラインをハイ・ロジック・レベルに上げるステップと、
ｅ）ワード・ラインをロー・ロジック・レベルに下げ、それにより、前記データを第１および第２記憶装置に記憶するステップとを含む方法。
２．ダイナミック連想メモリセルの中で探索データを記憶データと比較する方法であって、
ａ）ワード・ラインをロー・ロジック・レベルに保つステップと、
ｂ）マッチ・ラインを予め設定した事前充電電圧レベルに事前充電するステップと、
ｃ）前記探索データを第１および第２探索ライン上に配置するステップと、
ｄ）マッチ・ライン上の電圧変化を、探索データと記憶データの比較の結果を示すものとして検出するステップとを含む方法。
３．ダイナミック連想メモリセルから記憶データを読み出す方法であって、
ａ）マッチ・ラインを予め設定した事前充電電圧レベルに保つステップと、
ｂ）第１および第２探索ラインをロー・ロジック・レベルに保つステップと、
ｃ）第１および第２ビット・ラインが、中間電圧レベルで浮動することを可能にするステップと、
ｄ）ワード・ラインをハイ・ロジック・レベルに上げるステップと、
ｅ）読み出しデータを示すために、前記中間電圧レベルから、第１および第２ビット・ラインの各々における電圧レベルの差を感知して増幅するステップと、
ｆ）読み出しデータを第１および第２記憶装置に再記憶するステップとを含む方法。
本発明の他の態様によれば、ダイナミック連想メモリセルにおいて、探索と比較のオペレーションを実施する方法が提供されており、
ａ）複数の記憶セルに結合されているマッチ・ラインを、事前充電電圧レベルまで事前充電するステップと、
ｂ）反対または同じレベルの探索データを、複数の記憶セルに結合されている第１および第２探索ライン上に配置するステップと、
ｃ）前記マッチ・ラインに結合されている前記複数の記憶セルに記憶されているデータを探索し、前記探索データと比較するステップと、
ｄ）前記複数の記憶セルの少なくとも１つが、反対のロジック位相のデータを前記探索データに記憶する場合、比較手段を介してディスチャージ・ラインに結合するステップとを含む。
ａ）複数の記憶セルに結合されているマッチ・ラインを、事前充電電圧レベルまで事前充電するステップと、
ｂ）反対または同じレベルの探索データを、複数の記憶セルに結合されている第１および第２探索ライン上に配置するステップと、
ｃ）前記マッチ・ラインに結合されている前記複数の記憶セルに記憶されているデータを探索し、前記探索データと比較するステップと、
ｄ）前記複数の記憶セルの少なくとも１つが、反対のロジック位相のデータを前記探索データに記憶する場合、比較手段を介してディスチャージ・ラインに結合するステップとを含む。
本発明の他の態様によれば、ダイナミック連想メモリセルが提供されており、
ａ）第１および第２データ・ビットをそれぞれ記憶する第１および第２記憶手段と、
ｂ）第１および第２ビット・ライン上で搬送された第１および第２探索ビットを、前記第１および第２記憶手段に記憶されている第１および第２データ・ビットと比較する比較手段であって、前記第１および第２探索ビットと前記第１および第２データ・ビットとの間で不整合が生じる場合、および前記第１および第２データ・ビットが反対のレベルを有するとき、マッチ・ラインをディスチャージ・ラインに結合する比較手段と、
ｃ）ワード・ラインによって起動されるとき、前記第１および第２記憶手段を前記第１および第２ビット・ラインにそれぞれ結合する第１および第２アクセス手段とを備える。
ａ）第１および第２データ・ビットをそれぞれ記憶する第１および第２記憶手段と、
ｂ）第１および第２ビット・ライン上で搬送された第１および第２探索ビットを、前記第１および第２記憶手段に記憶されている第１および第２データ・ビットと比較する比較手段であって、前記第１および第２探索ビットと前記第１および第２データ・ビットとの間で不整合が生じる場合、および前記第１および第２データ・ビットが反対のレベルを有するとき、マッチ・ラインをディスチャージ・ラインに結合する比較手段と、
ｃ）ワード・ラインによって起動されるとき、前記第１および第２記憶手段を前記第１および第２ビット・ラインにそれぞれ結合する第１および第２アクセス手段とを備える。
ここで、本発明の例示的な実施形態について、図面を参照してさらに記述する。
（発明の詳細な説明）
本発明の好ましい実施形態によるダイナミックＣＡＭセルを図２のトランジスタ回路構成に示す。この図に示したように、ＣＡＭセルは、キャパシタＣ１およびＣ２の形態にある、第１および第２記憶装置を含む。各記憶装置は、「１」（記憶されている電圧がＶｃｐより高い）または「０」（記憶されている電圧がＶｃｐより低い）を記憶することができる。２値の構成では、ＣＡＭセルは、Ｃ１上の「０」とＣ２上の「１」、またはＣ１上の「１」とＣ２上の「０」として、２値ビットのデジタル情報を記憶する。さらに、３値の構成では、ＣＡＭセルは、両方の記憶装置が、Ｃ１とＣ２の両方で「０」を記憶するなど、「０」を記憶するとき、追加の「ドントケア」状態を獲得する。
本発明の好ましい実施形態によるダイナミックＣＡＭセルを図２のトランジスタ回路構成に示す。この図に示したように、ＣＡＭセルは、キャパシタＣ１およびＣ２の形態にある、第１および第２記憶装置を含む。各記憶装置は、「１」（記憶されている電圧がＶｃｐより高い）または「０」（記憶されている電圧がＶｃｐより低い）を記憶することができる。２値の構成では、ＣＡＭセルは、Ｃ１上の「０」とＣ２上の「１」、またはＣ１上の「１」とＣ２上の「０」として、２値ビットのデジタル情報を記憶する。さらに、３値の構成では、ＣＡＭセルは、両方の記憶装置が、Ｃ１とＣ２の両方で「０」を記憶するなど、「０」を記憶するとき、追加の「ドントケア」状態を獲得する。
これらのキャパシタは、通常、各々７０ｆＦの値を有し、従来技術を使用して、ＣＡＭセル・アレイ全体の集積回路実装の一部として製作される。
図２に示したＣＡＭセル回路では、以下のように、いくつかの電圧端子を使用して、異なる電圧レベルを回路の異なる部分に供給する。
電源端子ＶＤＤ
接地端子ＶＳＳ
それらのＶＤＤとＶＳＳの間にある電圧レベルを有するセル・プレート電圧端子Ｖｃｐ
それらのＶＤＤとＶＳＳの間にある電圧レベルを有する低電圧端子ＶＧ、または接地ＶＳＳ
ＶＤＤ、Ｖｃｐ、およびＶＳＳの通常の値は、それぞれ、３．３Ｖ、１．６５Ｖ、および０Ｖである。
電源端子ＶＤＤ
接地端子ＶＳＳ
それらのＶＤＤとＶＳＳの間にある電圧レベルを有するセル・プレート電圧端子Ｖｃｐ
それらのＶＤＤとＶＳＳの間にある電圧レベルを有する低電圧端子ＶＧ、または接地ＶＳＳ
ＶＤＤ、Ｖｃｐ、およびＶＳＳの通常の値は、それぞれ、３．３Ｖ、１．６５Ｖ、および０Ｖである。
以下で与える記述では、図２の回路の様々な点は、接地端子ＶＳＳにレベルの近傍であるように取られているロジック・ロー・レベル（「０」レベル）と、電源端子ＶＤＤのレベルの近傍であるように取られているロジック・ハイ・レベル（「１」レベル）との間で変動する電圧を有する。
図２に示したように、第１記憶装置Ｃ１と第２記憶装置Ｃ２は、それぞれ、ＣＡＭセルに記憶されているデータに対応する信号レベル、すなわち「０」、「１」、または「ドントケア」メモリ・コンテンツを搬送する第１セルノードＮ１と第２セル・ノードＮ２を有する。これらの２つのセル・ノードＮ１およびＮ２は、それぞれ第１アクセス装置Ｔ１と第２アクセス装置Ｔ２を介して、書込みオペレーションと読取りオペレーションのためにアクセス可能である。記憶装置Ｃ１およびＣ２の残りの２つの端子は、セル・プレート電圧端子Ｖｃｐに接続されている。Ｔ１およびＴ２のソース端子は、それぞれＮ１およびＮ２に接続されており、一方、それらのドレイン端子は、それぞれ第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２に接続されている。第１アクセス装置Ｔ１と第２アクセス装置Ｔ２は、それらのゲート端子をワード・ラインＷＬに接続することによって、ＷＬに応答する。記憶装置Ｃ１およびＣ２に書き込まれるデータは、ワード・ラインＷＬ上の電圧レベルを電圧ＶＤＤより高い電圧Ｖｐｐまで上げることによって、ゲート端子を介して、第１アクセス装置Ｔ１と第２アクセス装置を起動しながら、第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２の上に配置される。このようにして書き込まれたデータは、以下でさらに説明するように、やはり第１アクセス装置Ｔ１と第２アクセス装置Ｔ２を起動することによって、第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２において、読み取ることができる。
ＣＡＭセルは、さらに、第１および第２プルダウン回路を有する比較手段を含む。第１プルダウン回路は、マッチ・ラインＭＬとディスチャージ・ラインＤＬの間で直列に接続されている第３プルダウン装置Ｔ３と第４プルダウン装置Ｔ４からなり、Ｔ３のドレイン端子は、Ｔ４のソース端子に接続されている。第３プルダウン装置Ｔ３は、そのゲートをＮ１に接続することによって、第１セル・ノードＮ１に応答し、一方、Ｔ４のゲートは、第２探索ラインＳＬ２に接続されている。同様に、第２プルダウン回路は、それぞれＭＬとＤＬの間で接続されている第５プルダウン装置Ｔ５と第６プルダウン装置Ｔ６からなり、Ｔ５のドレイン端子は、Ｔ６のソース端子に接続され、Ｔ５のゲート端子は、Ｎ２に接続され、Ｔ６のゲートは、第１探索ラインＳＬ１に接続されている。第１プルダウン回路と第２プルダウン回路の組合せは、Ｃ１とＣ２に記憶されている相補的データ・ビットと、ＳＬ１およびＳＬ２の上で搬送された相補的な探索ビットとの比較を提供する。そのような比較の結果は、以下でさらに記述するように、データの不整合が存在する場合、第１プルダウン回路または第２プルダウン回路によってディスチャージされているＭＬに反映されている。代替として、Ｔ３とＴ４およびＴ５とＴ６の直列接続は、比較オペレーションに影響を与えずに、反対にすることができる。
一実施形態では、ディスチャージ・ラインＤＬは、接地端子ＶＳＳに直接結合されている。代替実施形態では、ディスチャージ・ラインＤＬは、電源端子ＶＤＤに結合されているゲート端子を有する電流制限器トランジスタＴ７を介して、接地端子ＶＳＳに間接的に結合されている。このトランジスタは、不整合が存在する場合、ＣＡＭセルから接地に流れる電流を制限するように作用する。さらに他の実施形態では、ディスチャージ・ラインは、電力消費を節約するために、制御回路（図示せず）によって選択的に設置される電圧端子に結合されている。
ＣＡＭセル回路は、回路の異なる点において、２値信号レベル（ハイまたはロー）を課すことによって、書込み、読取り、および探索と比較のオペレーションのいずれかを行うように動作される。以下の表は、以下で記述するオペレーションの際の、様々な点における異なる信号レベルの概要を提供する。
書込み、読取り、または探索と比較のオペレーションを開始する前に、マッチ・ラインＭＬは、所定の事前充電レベルまで事前充電され、この実施形態では、ＶＤＤよりわずかに低い電圧まで事前充電される。
図３Ａ、３Ｂ、および３Ｃは、図２のダイナミックＣＡＭセルに対する３つの代替書込みシーケンスを示す。これらの図に示したように、書込みシーケンスは、以下のステップからなる。
（ａ）マッチ・ラインＭＬを所定のレベルに保ち、第１探索ラインＳＬ１と第２探索ラインＳＬ２をロー・レベルに保つ。
（ｂ）ＣＡＭセルに書き込まれるデータに対応する２値信号レベル（ロジック・ハイおよびロジック・ロー）を第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２の上に配置する。
（ｃ）ワード・ラインＷＬをＶＰＰレベル（ＶＤＤより高い）まで上げ、第１セル・ノードＮ１がＢＬ１において信号レベルを獲得するように、第１記憶キャパシタＣ１を充電し、第２セル・ノードＮ２が、ＢＬ２の上において信号レベルを獲得するように、第２記憶キャパシタＣ２を充電する。
（ｄ）次いで、ワード・ラインＷＬの信号レベルをＶＳＳまで下げ、第１ノードＮ１と第２ノードＮ２において獲得された信号レベルを、それぞれ第１キャパシタＣ１と第２キャパシタＣ２に記憶する。
（ａ）マッチ・ラインＭＬを所定のレベルに保ち、第１探索ラインＳＬ１と第２探索ラインＳＬ２をロー・レベルに保つ。
（ｂ）ＣＡＭセルに書き込まれるデータに対応する２値信号レベル（ロジック・ハイおよびロジック・ロー）を第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２の上に配置する。
（ｃ）ワード・ラインＷＬをＶＰＰレベル（ＶＤＤより高い）まで上げ、第１セル・ノードＮ１がＢＬ１において信号レベルを獲得するように、第１記憶キャパシタＣ１を充電し、第２セル・ノードＮ２が、ＢＬ２の上において信号レベルを獲得するように、第２記憶キャパシタＣ２を充電する。
（ｄ）次いで、ワード・ラインＷＬの信号レベルをＶＳＳまで下げ、第１ノードＮ１と第２ノードＮ２において獲得された信号レベルを、それぞれ第１キャパシタＣ１と第２キャパシタＣ２に記憶する。
図３Ａと３Ｂに示したシーケンスは、ＢＬ１とＢＬ２の上に配置されたロー（０）信号とハイ（１）信号の相補的な対によって表された２値ビットの書込みに関する。ＢＬ１、ＢＬ２、Ｎ１、およびＮ２に対する実線は、１つの相補的な信号の対を示し、点線は、実線によって示したものとは反対の他の相補的な対を示す。図３Ａは、ハイとローの間にある中間レベルのＢＬ１とＢＬ２で開始される書込みシーケンスに関する。中間レベルは、通常、ＶＳＳの２分の１であるＶＤＤである。
図３Ｂは、中間レベル以外の状態のＢＬ１とＢＬ２で開始される書込みシーケンスに関する。これは、例えば、所定の数のＣＡＭセルが順次書き込まれているバースト書込みオペレーション中に、ＢＬ１とＢＬ２が、中間レベルに戻るには十分な時間がない、先行する書込みシーケンスが書込みシーケンスの直前である場合などである。
図３Ｃを参照すると、３値のデータ書込み例が示されている。このシーケンスでは、ＢＬ１とＢＬ２の両方が、それぞれノードＮ１とＮ２の上にあるセルの２つの半分ずつに書き込まれる「０」を搬送する。３値データ書込みシーケンスに含まれるステップは、上述した通常の２値書込みシーケンスに含まれているステップと同じである。すなわち、
（ａ）マッチ・ラインＭＬを事前充電レベルに保ち、第１探索ラインＳＬ１と第２探索ラインＳＬ２をロー・レベルに保つ。
（ｂ）ロー・ロジック・レベル信号「０」を、それぞれＢＬ１とＢＬ２の上に配置する。
（ｃ）ワード・ラインＷＬをＶＰＰまで上げ、アクセス・トランジスタＴ１とＴ２が完全に導通して、ビット・ライン・データをそれぞれノードＮ１およびＮ２上に渡す。
（ｄ）ワード・ラインＷＬをＶＳＳまで下げ、ノードＮ１とＮ２の上の「０」データを、それぞれキャパシタＣ１とＣ２に記憶する。
（ａ）マッチ・ラインＭＬを事前充電レベルに保ち、第１探索ラインＳＬ１と第２探索ラインＳＬ２をロー・レベルに保つ。
（ｂ）ロー・ロジック・レベル信号「０」を、それぞれＢＬ１とＢＬ２の上に配置する。
（ｃ）ワード・ラインＷＬをＶＰＰまで上げ、アクセス・トランジスタＴ１とＴ２が完全に導通して、ビット・ライン・データをそれぞれノードＮ１およびＮ２上に渡す。
（ｄ）ワード・ラインＷＬをＶＳＳまで下げ、ノードＮ１とＮ２の上の「０」データを、それぞれキャパシタＣ１とＣ２に記憶する。
ノードＮ１とＮ２の両方ともロジック・ローまたは「０」なので、プルダウン・トランジスタＴ３またはＴ５のどちらもイネーブルにはならない。その結果、探索と比較のオペレーション中に、プルダウン・トランジスタＴ４とＴ６のゲートに対して提示されたあらゆる探索データは事実上無視され、マッチ・ラインＭＬとディスチャージ・ラインＤＬの間で経路を創出することができず、したがって、ノードＮ１とＮ２の両方の上に記憶されているこのデータ「０」は、ＣＡＭセルの「ドントケア」状態、すなわち、セルによって記憶することができる第３のタイプの状態を表す。
図４は、図２のダイナミックＣＡＭセルに対する探索と比較のシーケンスを示し、以下のステップからなる。
（ａ）探索と比較の全シーケンス中に、ワード・ラインＷＬをロー・レベルに保ち、一方、第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２を事前充電レベルに保つこと、または「０」あるいは「１」に駆動すること、または浮動させることが可能である、
（ｂ）マッチ・ラインＭＬが、ＶＤＤまたはＶＤＤよりわずかに低い事前充電レベルで開始される。
（ｃ）ＣＡＭセルに記憶されているデータと比較される探索データに対応する２値信号レベル（ハイおよびロー）を、この場合、ＳＬ１＝「１」、ＳＬ２＝「２」である、第１探索ラインＳＬ１と第２探索ラインＳＬ２の上に配置する。
（ｄ）探索データと記憶されているデータの比較の結果を、ＭＬ上の後続信号レベルによって示す。探索データが記憶データと同じである場合、すなわち、整合している場合、第１プルダウン回路または第２プルダウン回路のいずれも、導通しているトランジスタを有していないので、ＭＬは、事前充電レベルに留まる。探索レベルが記憶データと異なる場合、すなわち整合していない場合、両方のトランジスタとも導通しており、電流が流れ、ＭＬを事前充電レベルより低い信号レベルまで下げることが可能になるので、２つのプルダウン回路の一方が起動される。この場合、例えば、ＳＬ１＝「０」、ＳＬ２＝「１」、およびＮ１＝「１」である場合、不整合が存在し、トランジスタＴ３とＴ４は導通して、それにより、図４の点線によって示したように、事前充電からＭＬを引き離す。
（ａ）探索と比較の全シーケンス中に、ワード・ラインＷＬをロー・レベルに保ち、一方、第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２を事前充電レベルに保つこと、または「０」あるいは「１」に駆動すること、または浮動させることが可能である、
（ｂ）マッチ・ラインＭＬが、ＶＤＤまたはＶＤＤよりわずかに低い事前充電レベルで開始される。
（ｃ）ＣＡＭセルに記憶されているデータと比較される探索データに対応する２値信号レベル（ハイおよびロー）を、この場合、ＳＬ１＝「１」、ＳＬ２＝「２」である、第１探索ラインＳＬ１と第２探索ラインＳＬ２の上に配置する。
（ｄ）探索データと記憶されているデータの比較の結果を、ＭＬ上の後続信号レベルによって示す。探索データが記憶データと同じである場合、すなわち、整合している場合、第１プルダウン回路または第２プルダウン回路のいずれも、導通しているトランジスタを有していないので、ＭＬは、事前充電レベルに留まる。探索レベルが記憶データと異なる場合、すなわち整合していない場合、両方のトランジスタとも導通しており、電流が流れ、ＭＬを事前充電レベルより低い信号レベルまで下げることが可能になるので、２つのプルダウン回路の一方が起動される。この場合、例えば、ＳＬ１＝「０」、ＳＬ２＝「１」、およびＮ１＝「１」である場合、不整合が存在し、トランジスタＴ３とＴ４は導通して、それにより、図４の点線によって示したように、事前充電からＭＬを引き離す。
第１プルダウン回路と第２プルダウン回路は、第１探索ラインＳＬ１と第２探索ラインＳＬ２の上で搬送された探索データと、第１ノードＮ１と第２ノードＮ２において提示された記憶データの比較を実施することに留意されたい。整合させるには、第１プルダウン回路と第２プルダウン回路のいずれも、導通すべきではない。不整合を生じさせるためには、第１プルダウン回路と第２プルダウン回路のどちらかが、導通すべきである。図４では、実線は、探索データが記憶データと整合する場合に関し、点線は、探索データが記憶データ塗布整合する場合に関する。
図５は、図２のダイナミックＣＡＭセルに対する読取りシーケンスを示し、以下のステップからなる。
（ａ）全読取りシーケンス中、ＭＬを事前充電レベルに保ち、探索ラインＳＬ１とＳＬ２をロー・レベルに保つ。
（ｂ）ビット・ラインＢＬ１とＢＬ２が、中間レベル（ＶＤＤ／２）まで事前充電することによって開始される。
（ｃ）ワード・ラインＷＬを、ＢＬ１とＣ１の間、およびＢＬ２とＣ２の間で電荷を共有することを可能にするＶｐｐレベルまで上げ、したがって、ＢＬ１とＢＬ２の電圧レベルが、Ｃ１とＣ２に記憶されているデータを追跡するために、当初の事前充電レベルから逸脱し始める。
（ｄ）事前充電レベルから逸脱したＢＬ１とＢＬ２の信号レベルの差を感知して、第１および第２ビット・ラインのセンスアンプ（それぞれ図８でＳＡ１およびＳＡ２として示す）によって増幅し、読取りシーケンスの出力を提供する。
（ｅ）次いで、増幅した読取りシーケンスの出力を使用して、Ｃ１とＣ２を読取りシーケンス直前の状態まで再充電することによって、当初記憶されていたＣＡＭセルにデータを再記憶する。
（ａ）全読取りシーケンス中、ＭＬを事前充電レベルに保ち、探索ラインＳＬ１とＳＬ２をロー・レベルに保つ。
（ｂ）ビット・ラインＢＬ１とＢＬ２が、中間レベル（ＶＤＤ／２）まで事前充電することによって開始される。
（ｃ）ワード・ラインＷＬを、ＢＬ１とＣ１の間、およびＢＬ２とＣ２の間で電荷を共有することを可能にするＶｐｐレベルまで上げ、したがって、ＢＬ１とＢＬ２の電圧レベルが、Ｃ１とＣ２に記憶されているデータを追跡するために、当初の事前充電レベルから逸脱し始める。
（ｄ）事前充電レベルから逸脱したＢＬ１とＢＬ２の信号レベルの差を感知して、第１および第２ビット・ラインのセンスアンプ（それぞれ図８でＳＡ１およびＳＡ２として示す）によって増幅し、読取りシーケンスの出力を提供する。
（ｅ）次いで、増幅した読取りシーケンスの出力を使用して、Ｃ１とＣ２を読取りシーケンス直前の状態まで再充電することによって、当初記憶されていたＣＡＭセルにデータを再記憶する。
従来技術の回路とは異なり、上述した本発明の実施形態は、オープン・ビット・ライン・アーキテクチャを有すること、すなわち、ＢＬ１とＢＬ２は必ずしも「反対の」位相ではなく、実際別々のセンスアンプを有することに留意することが重要である。オープン・ビット・ライン・アーキテクチャは、３値のデータ記憶とアクセスを見込んでいる。
本発明の他の実施形態では、ビット・ラインは、図８に示したように、オープン・ビット・ライン構成に配置されており、それにより、ＢＬ１の右側ＢＬ１ＲとＢＬ２の右側ＢＬ２Ｒは、それぞれ、ＢＬ１の左側ＢＬ１ＬとＢＬ２の左側ＢＬ２Ｌから、比較的離れて配置されている。センスアンプの各側面上のビット・ラインは、感知中に均衡したロードを提供するように、等しい長さである。この構造により、図１に関連して上述したＣＡＭセル内における３値のデータ記憶機能が可能になる。
図６Ａと６Ｂは、図２のダイナミックＣＡＭセルに関する一実施形態の集積回路を製作するためのマスク・レイアウトと断面図を示す。ここでは、図２に示したトランジスタ装置Ｔ１〜Ｔ７の各々は、ドレイン端子、ソース端子、ゲート端子、およびドレイン端的とソース端子の間のチャネルを有する絶縁ゲート電界効果トランジスタ（ＦＥＴ）であり、記憶装置Ｃ１とＣ２の各々は、ＤＲＡＭ産業において知られているように、誘電体によって分離されている２つのポリシリコン層Ｐ３とＰ４から作成されている。図６Ａと６Ｂに示した集積回路のレイアウトは、
（ａ）ドレイン端子とソース端子、および各ＦＥＴ Ｔ１〜Ｔ７のチャネルを形成するための、高度にドープされた半導体活性（ＡＣＴ）領域、
（ｂ）各ＦＥＴのゲート端子を形成するための第１ポリシリコン層（ｐ１）、
（ｃ）第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２および局所的な相互接続を形成するための第２ポリシリコン層（Ｐ２）、
（ｄ）セル・キャパシタＣ１とＣ２の底部プレートを形成するための第３ポリシリコン層（Ｐ３）、
（ｅ）セル・キャパシタＣ１とＣ２の上部プレートを形成するための第４ポリシリコン層（Ｐ４）、
（ｆ）さらに局所的な相互接続と、ならびに、以下で記述するように、活性領域へのコンタクトを提供するための導電金属層（Ｍ１）からなる。
（ａ）ドレイン端子とソース端子、および各ＦＥＴ Ｔ１〜Ｔ７のチャネルを形成するための、高度にドープされた半導体活性（ＡＣＴ）領域、
（ｂ）各ＦＥＴのゲート端子を形成するための第１ポリシリコン層（ｐ１）、
（ｃ）第１ビット・ラインＢＬ１と第２ビット・ラインＢＬ２および局所的な相互接続を形成するための第２ポリシリコン層（Ｐ２）、
（ｄ）セル・キャパシタＣ１とＣ２の底部プレートを形成するための第３ポリシリコン層（Ｐ３）、
（ｅ）セル・キャパシタＣ１とＣ２の上部プレートを形成するための第４ポリシリコン層（Ｐ４）、
（ｆ）さらに局所的な相互接続と、ならびに、以下で記述するように、活性領域へのコンタクトを提供するための導電金属層（Ｍ１）からなる。
図６Ａと６Ｂを参照すると、本発明の一実施形態によるセル構造が、スタック化キャパシタＤＲＡＭ製作プロセスのコンテキストで記述されている。図６Ａの要素は、図２に示したＣＡＭセル全体の半分のみ、具体的にはトランジスタＴ１、Ｔ３、およびＴ４と第１キャパシタＣ１を含む、図２の左半分に対応する。図６Ａの左半分は、トランジスタＴ１とキャパシタＣ１からなるＣＡＭセルの記憶部分である。図６Ａの右半分は、トランジスタＴ３とＴ４からなるＣＡＭセルの探索部分である。Ｔ１のソース／ドレイン端子の一方は、第２ポリシリコン層（Ｐ２）の第１ビット・ラインに接続されている。「１／２セル・アウトライン」という名称の破線によって示したように、ＢＬ１コンタクトは、実際には、Ｔ１と図６Ａに示した構造の左側に隣接するセルとの間で共有されている。第１ポリシリコン層（Ｐ１）は、Ｔ１のゲートを形成する。Ｔ１の他のソース／ドレイン端子（Ｎ１）は、Ｐ３コンタクトを経てキャパシタＣ１に接続され、かつ、局所的な内部接続Ｐ２セグメントに接続されている。第１キャパシタＣ１は、図６Ａに示したＰ３とＰ４の構造によって、トランジスタＴ１の上部に形成されている（セクションＡ−Ａ’を通る断面図について図６Ｂも参照）。図６Ｂでは、Ｐ４とＰ３は、明示していないが、当業者にはよく知られている、誘電体材料によって分離されている。次いで、第１セル・ノードＮ１は、第１金属層（Ｍ１）の金属接続によって、局所的な内部接続ＰＣからＴ３のゲートに接続されている。このＭ１コンタクトは、図６Ｂに示すように、Ｐ４層のエリアの外部に配置されていなければならないが、Ｐ３を直接Ｐ１に接続する、またはＰ１を直接Ｐ２に接続するために必要な追加のプロセスのステップ（これは、以下で図７Ａと７Ｂに関して詳細に記述する好ましい実施形態である）が、利用可能でない場合、適切な接続の解決法を表している。トランジスタＴ３は、活性領域（ＡＣＴ）とＰ１ゲートによって形成され、トランジスタＴ４は、活性領域と他の隣接セルとも共有される第１探索ラインＳＬ２へのコンタクトを有する他のＰ１ゲートとによって形成される。ディスチャージ・ラインＤＬとマッチ・ラインＭＬへのＴ３とＴ４のＭ１コンタクトは、ＢＬ１コンタクトに関して記述したように、隣接セルと共有されている。
図７Ａと７Ｂに示した本発明の好ましい実施形態によれば、セル構造は、図６Ａに示したセルと比較して、かなり低減されている。図６Ａの構造に対する改良は、本質的に、マッチ・ラインＭＬとディスチャージ・ラインＤＬの位置を交換し、次いで、Ｐ２のノードＮ１からＰ１のＴ３のゲートまで、直接コンタクトを作成することからなる。その結果、図６Ａに示した以前の実施形態のＭ１コンタクトは必要でなくなり、したがって、Ｎ１からＴ３のゲートへの接続をＰ３〜Ｐ４キャパシタの下に配置することができ、セルをさらにより密に詰めることが可能になる。これは、２つのポリシリコン層を接続する追加のプロセス・ステップを必要とする。この追加のプロセス・ステップが利用可能である場合、この好ましい実施形態を使用して、より密なアレイを達成すべきである。ビット・ラインの長さが低減されているので、ビット・ライン・キャパシタンスに対するＤＲＡＭセルは低減され、それに応じて、オペレーションの速度は増大する。Ｐ３からＰ１への直接コンタクトが利用可能である場合、Ｔ３へのＮ１のコンタクトをＰ３〜Ｐ４キャパシタの下に配置することができる。そのような追加のプロセス・ステップが利用可能でない場合、図６Ａと６Ｂの実施形態を使用すべきである。
図２の回路設計は、本発明の好ましい実施形態であり、単に例示のために提示されている。
Claims (5)
- 第１の方向に伸びる複数のビット・ラインと、
前記第１の方向と直交する第２の方向に伸びる複数のワード・ラインと、
前記第２の方向に伸びる複数のマッチ・ラインと、
前記ビット・ラインとワード・ラインの交差部に位置する複数のダイナミック連想メモリセルとを備え、前記各セルが、
ワード・ラインに接続されるゲート端子およびビット・ラインに接続される第１ソース／ドレイン端子を有するアクセス・トランジスタと、
前記アクセス・トランジスタの第２ソース／ドレイン端子に接続される第１プレートを有する第１メモリセル・キャパシタと、
ポリシリコン相互接続層だけを介して前記アクセス・トランジスタの第２ソース／ドレイン端子に接続されるゲート端子を有する、マッチ・ラインの整合結果または不整合結果を示すための比較トランジスタとを含む、ダイナミック連想メモリ。 - 前記ビット・ラインが、前記ポリシリコン相互接続層で形成される請求項１記載のダイナミック連想メモリ。
- 第２プレートを有する第２メモリセル・キャパシタをさらに備え、前記第１および第２プレートが前記ポリシリコン相互接続層で形成される請求項１記載のダイナミック連想メモリ。
- ビット・ラインとワード・ラインの前記交差部に位置する連想メモリセルの対が３値連想メモリセルを構成する請求項１記載のダイナミック連想メモリ。
- 前記第１の方向に伸びる複数の探索ラインをさらに備え、前記各ダイナミック連想メモリセルが、探索ラインに接続されるゲート端子を有するプルダウン・トランジスタをさらに備え、前記プルダウン・トランジスタおよび前記比較トランジスタのソース／ドレイン端子がマッチ・ラインとディスチャージ・ライン間に直列接続される請求項１記載のダイナミック連想メモリ。
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|---|---|---|---|---|
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| CA2299991A1 (en) * | 2000-03-03 | 2001-09-03 | Mosaid Technologies Incorporated | A memory cell for embedded memories |
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| US6262907B1 (en) * | 2000-05-18 | 2001-07-17 | Integrated Device Technology, Inc. | Ternary CAM array |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
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| US6430073B1 (en) * | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| JP2002298588A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | 半導体装置及びその検査方法 |
| CA2342575A1 (en) | 2001-04-03 | 2002-10-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| US6888730B2 (en) | 2001-04-03 | 2005-05-03 | Mosaid Technologies Incorporated | Content addressable memory cell |
| US6480406B1 (en) * | 2001-08-22 | 2002-11-12 | Cypress Semiconductor Corp. | Content addressable memory cell |
| US6822886B2 (en) * | 2001-09-24 | 2004-11-23 | Micron Technology, Inc. | Reducing signal swing in a match detection circuit |
| KR100406924B1 (ko) * | 2001-10-12 | 2003-11-21 | 삼성전자주식회사 | 내용 주소화 메모리 셀 |
| US6442055B1 (en) * | 2001-12-12 | 2002-08-27 | International Business Machines Corporation | System and method for conserving power in a content addressable memory by providing an independent search line voltage |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
| US6751110B2 (en) * | 2002-03-08 | 2004-06-15 | Micron Technology, Inc. | Static content addressable memory cell |
| JP2003272386A (ja) | 2002-03-20 | 2003-09-26 | Mitsubishi Electric Corp | Ｔｃａｍセル、ｔｃａｍセルアレイ、アドレス検索メモリおよびネットワークアドレス検索装置 |
| US20040013803A1 (en) * | 2002-07-16 | 2004-01-22 | Applied Materials, Inc. | Formation of titanium nitride films using a cyclical deposition process |
| US6744654B2 (en) * | 2002-08-21 | 2004-06-01 | Micron Technology, Inc. | High density dynamic ternary-CAM memory architecture |
| US6836419B2 (en) * | 2002-08-23 | 2004-12-28 | Micron Technology, Inc. | Split word line ternary CAM architecture |
| US6760241B1 (en) | 2002-10-18 | 2004-07-06 | Netlogic Microsystems, Inc. | Dynamic random access memory (DRAM) based content addressable memory (CAM) cell |
| US6760240B2 (en) * | 2002-11-22 | 2004-07-06 | International Business Machines Corporation | CAM cell with interdigitated search and bit lines |
| JP4282319B2 (ja) * | 2002-12-13 | 2009-06-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004214512A (ja) * | 2003-01-07 | 2004-07-29 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP4149296B2 (ja) | 2003-03-26 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR100505684B1 (ko) * | 2003-04-25 | 2005-08-02 | 삼성전자주식회사 | 칼럼 결함 복구가 가능한 캠 및 캄럼 결함 복구 방법 |
| EP1471537B1 (en) * | 2003-04-25 | 2006-07-26 | Samsung Electronics Co., Ltd. | TCAM device and operating method |
| JP2004362696A (ja) * | 2003-06-05 | 2004-12-24 | Nec Electronics Corp | 半導体記憶装置 |
| JP2005032991A (ja) * | 2003-07-14 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| US6954369B2 (en) * | 2003-07-25 | 2005-10-11 | Micron Technology, Inc. | Noise reduction in a CAM memory cell |
| US7254753B2 (en) * | 2003-07-25 | 2007-08-07 | Micron Technology, Inc. | Circuit and method for configuring CAM array margin test and operation |
| US7173837B1 (en) | 2003-09-26 | 2007-02-06 | Netlogic Microsystems, Inc. | Content addressable memory (CAM) cell bit line architecture |
| US7019999B1 (en) | 2003-10-08 | 2006-03-28 | Netlogic Microsystems, Inc | Content addressable memory with latching sense amplifier |
| JPWO2005050663A1 (ja) * | 2003-11-21 | 2007-08-23 | 株式会社日立製作所 | 半導体集積回路装置 |
| US7120040B2 (en) * | 2004-06-01 | 2006-10-10 | Mosaid Technologies Incorporation | Ternary CAM cell for reduced matchline capacitance |
| US7319602B1 (en) * | 2004-07-01 | 2008-01-15 | Netlogic Microsystems, Inc | Content addressable memory with twisted data lines |
| US7324362B1 (en) * | 2005-03-01 | 2008-01-29 | Netlogic Microsystems Inc. | Content addressable memory cell configurable between multiple modes and method therefor |
| US7633784B2 (en) * | 2007-05-17 | 2009-12-15 | Dsm Solutions, Inc. | Junction field effect dynamic random access memory cell and content addressable memory cell |
| JP5372578B2 (ja) | 2009-04-09 | 2013-12-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4764493B2 (ja) * | 2009-04-22 | 2011-09-07 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそれを用いた表示装置のデータドライバ |
| US7944724B2 (en) * | 2009-04-28 | 2011-05-17 | Netlogic Microsystems, Inc. | Ternary content addressable memory having reduced leakage effects |
| FR2955195B1 (fr) | 2010-01-14 | 2012-03-09 | Soitec Silicon On Insulator | Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi |
| US7920397B1 (en) | 2010-04-30 | 2011-04-05 | Netlogic Microsystems, Inc. | Memory device having bit line leakage compensation |
| US8259518B2 (en) * | 2010-06-08 | 2012-09-04 | Sichuan Kiloway Electronics Inc. | Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET |
| US9208880B2 (en) | 2013-01-14 | 2015-12-08 | Zeno Semiconductor, Inc. | Content addressable memory device having electrically floating body transistor |
| KR20160074826A (ko) | 2014-12-18 | 2016-06-29 | 삼성전자주식회사 | 반도체 장치 |
| CN115881189A (zh) * | 2021-09-27 | 2023-03-31 | 三星电子株式会社 | 内容可寻址存储器和包括其的电子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| JPH04372795A (ja) * | 1991-06-21 | 1992-12-25 | Nissan Motor Co Ltd | 連想メモリ装置 |
| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
| JPS62118434A (ja) | 1985-11-19 | 1987-05-29 | Matsushita Electric Ind Co Ltd | 比較回路 |
| US4831585A (en) | 1985-11-27 | 1989-05-16 | Massachusetts Institute Of Technology | Four transistor cross-coupled bitline content addressable memory |
| JPS62165794A (ja) | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想記憶用メモリセル |
| JPS62195794A (ja) * | 1986-02-24 | 1987-08-28 | Hitachi Ltd | 内容呼び出しメモリ |
| US4791606A (en) * | 1987-09-01 | 1988-12-13 | Triad Semiconductors International Bv | High density CMOS dynamic CAM cell |
| JPH01307095A (ja) | 1988-06-01 | 1989-12-12 | Mitsubishi Electric Corp | 不揮発性ｃａｍ |
| JPH02187993A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | 連想メモリ装置 |
| US5146300A (en) | 1989-11-27 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having improved stacked capacitor and manufacturing method therefor |
| JP2966638B2 (ja) | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
| US5428564A (en) | 1992-08-03 | 1995-06-27 | Advanced Hardware Architectures, Inc. | Six transistor dynamic content addressable memory circuit |
| US5319590A (en) * | 1992-12-04 | 1994-06-07 | Hal Computer Systems, Inc. | Apparatus for storing "Don't Care" in a content addressable memory cell |
| US5446685A (en) | 1993-02-23 | 1995-08-29 | Intergraph Corporation | Pulsed ground circuit for CAM and PAL memories |
| US5396449A (en) | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
| US5808929A (en) * | 1995-12-06 | 1998-09-15 | Sheikholeslami; Ali | Nonvolatile content addressable memory |
| JP2836596B2 (ja) * | 1996-08-02 | 1998-12-14 | 日本電気株式会社 | 連想メモリ |
| US5859791A (en) | 1997-01-09 | 1999-01-12 | Northern Telecom Limited | Content addressable memory |
| US5949696A (en) * | 1997-06-30 | 1999-09-07 | Cypress Semiconductor Corporation | Differential dynamic content addressable memory and high speed network address filtering |
| US6044005A (en) * | 1999-02-03 | 2000-03-28 | Sibercore Technologies Incorporated | Content addressable memory storage device |
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2009
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
| JPH04372795A (ja) * | 1991-06-21 | 1992-12-25 | Nissan Motor Co Ltd | 連想メモリ装置 |
| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
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| Publication number | Publication date |
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