JP2010045363A - 電力半導体デバイスのためのメサ終端構造とメサ終端構造をもつ電力半導体デバイスを形成するための方法 - Google Patents

Abstract

【課題】デバイスのピーク電界強度が低減し、実効的降服電圧を増加させ、デバイスの歩留まりを改善すること。
【解決手段】第１の伝導型を有するドリフト層と、前記ドリフト層上にあって、前記第１の伝導型とは反対の第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、前記Ｐ−Ｎ接合の近傍の前記ドリフト層内にあって前記第２の伝導型を有する接合終端拡張領域とを含む電子デバイスを提供する。前記バッファ層は、前記接合終端拡張領域の埋め込み部分上を延びる階段部分を含む。関連する方法も開示される。
【選択図】図２Ａ

Description

本発明は、マイクロ電子デバイスに関し、より具体的には、電力半導体デバイスのための端部終端に関する。

ショットキー・ダイオードのような高電圧の炭化珪素（ＳｉＣ）のデバイスは、約６００Ｖ以上の電圧を扱うことができる。このようなダイオードは、その活性層の面積によっては約１００アンペアまたはそれ以上の電流を扱うことができる。高電圧ショットキー・ダイオードは、特に電力の調整、分配、および制御の分野で多くの重要な応用分野を持っている。ＭＯＳＦＥＴ、ＧＴＯ、ＩＧＢＴ、ＢＪＴなどの他のタイプの高電圧半導体デバイスも、炭化珪素を用いて製作されてきた。

ＳｉＣショットキー・ダイオード構造のような従来のＳｉＣパワー・デバイスは、ｎ型ＳｉＣ基板を持ち、その上にドリフト領域として機能するｎ型エピタキシャル層が形成される。該デバイスは、典型的には、該ｎ型層上に直接形成されるショットキー電極を含んでいる。ショットキー電極の周りには、典型的にはイオン注入によって形成されるｐ型ＪＴＥ（接合終端拡張）領域がある。イオン注入は、アルミニウム、ホウ素、又は他の任意の適当なｐ型ドーパントであってよい。ＪＴＥ領域の目的は、接合端部での電界集中を低減すること、および空乏領域がデバイスの表面と相互作用をするのを低減または防ぐためである。表面効果は、空乏領域を不均一に広げ、それがデバイスの降伏電圧に悪影響を及ぼす。他の終端技術は、ガード・リングおよび、表面効果によってより強く影響されるフローティング・フィールド・リングを含む。デバイスの端部への空乏領域の拡がりを低減するために、チャネル・ストップ領域が、窒素や燐のようなｎ型ドーパントをイオン注入することによって形成されてもよい。

ＳｉＣショットキー・ダイオードの従来の終端の更なる例は、非特許文献１に記載されている。ＳｉＣショットキー障壁ダイオードのためのｐ型エピタキシ・ガード・リング終端は、非特許文献２に記載されている。更に、他の終端技術は、特許文献１に記載されている。

接合終端拡張（ＪＴＥ）技術に加えて、多重フローティング・ガード・リング（ＭＦＧＲ）およびフィールド・プレート（ＦＰ）が、高電圧炭化珪素デバイスにおいてよく用いられる終端系である。他の従来の端部終端技術は、メサ（台）端部終端技術である。しかしながら、メサ終端の存在は、接合終端拡張領域またはガード・リングが存在しても、高電界をメサのコーナーで発生さる。メサをオーバー・エッチングする技術は、メサのコーナーでの電界集中の問題を悪化させる。メサのコーナーでの高電界は、それがなければ所与のドリフト層の厚さとドーピングに対して期待される降服電圧よりもはるかに低い降服電圧になってしまう。

従来のメサ終端ＰＩＮダイオードは、図１に示されている。そこに示されているように、ＰＩＮダイオード１０は、ｐ⁺層１６とｎ⁺基板１４との間にｎドリフト層１２を含む。図１は、ＰＩＮ構造の半分を示す。すなわち、該構造は、（不図示の）鏡面対称部分を含む。陽極電極２３は、ｐ⁺層１６上にあり、陰極電極２５は、ｎ⁺基板１４に接してある。ｐ⁺層１６は、ｎドリフト層１２上にメサとして形成される。複数のＪＴＥ地帯２０Ａ、２０Ｂ、２０Ｃを含んでいる接合終端拡張（ＪＴＥ）領域２０は、ｐ⁺メサ１６に隣接するｎドリフト層１２内に備えられている。ＪＴＥ地帯２０Ａ、２０Ｂ、２０Ｃは、ｐ型領域であり、その電荷の濃度レベルは、ｐ⁺メサ１６とｎドリフト層１２との間のＰ−Ｎ接合からの距離の増加とともに外側に向かって減少している。３つのＪＴＥ地帯２０Ａ、２０Ｂ、２０Ｃだけが示されているが、備えられるＪＴＥ地帯は、より多く、又はより少なくてもよい。

図１に示されるように、ｐ⁺メサ１６に隣接したｎドリフト層１２は、例えば、エッチング処理制御の困難性のために,少しオーバー・エッチングされていて、それ故にｐ⁺メサ１６の下のｎドリフト層１２の側壁１２Ａは露出している。ある場合には、オーバー・エッチングは、約３０００Å程度まで起こる。露出した側壁１２Ａを保護するために、側壁イオン注入が行われることがあり、そこではｐ型不純物が、側壁１２Ａへイオン注入されて側壁イオン注入領域２２を形成する。

図１に示したＰＩＮダイオード構造１０のような従来のメサ終端構造では、電界集中がメサのコーナー２９で、又はその近くで起こり、その結果、コーナー２９で強電界強度になる。この強電界強度は、デバイスの降服電圧を低減する可能性がある。例えば、従来のメサ終端ＰＩＮダイオード構造は、厚さと、ドリフト層のドーピングと、ＪＴＥの設計とに基づく理論的な降服電圧は１２ｋＶであるが、実効降服電圧はわずかに８ｋＶである。

ＰＣＴ特許公開出願書 第ＷＯ９、７１０、８７５４、発明の名称「電圧吸収端部を持つＰ−Ｎ接合を含むＳｉＣ半導体デバイス（ＳｉＣ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｃｏｍｐｒｉｓｉｎｇ Ａ ＰＮ Ｊｕｎｃｔｉｏｎ Ｗｉｔｈ Ａ Ｖｏｌｔａｇｅ Ａｂｓｏｒｂｉｎｇ Ｅｄｇｅ）」．

シン（Ｓｉｎｇｈ）ら、「低リーク、高歩留まりを持つ４Ｈ−ＳｉＣショットキー・ダイオードの平面終端（Ｐｌａｎａｒ Ｔｅｒｍｉｎａｔｉｏｎ ｉｎ ４Ｈ−ＳｉＣ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅｓ Ｗｉｔｈ Ｌｏｗ Ｌｅａｋａｇｅ Ａｎｄ Ｈｉｇｈ Ｙｉｅｌｄｓ）」、ＩＳＰＳＤ’９７、ページ１５７−１６０。 ウエノ（Ｕｅｎｏ）ら、「高電圧ＳｉＣショットキー障壁ダイオードのためのガード・リング終端（Ｔｈｅ Ｇｕａｒｄ−Ｒｉｎｇ Ｔｅｒｍｉｎａｔｉｏｎ ｆｏｒ Ｈｉｇｈ−Ｖｏｌｔａｇｅ ＳｉＣ Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅｓ）」，アイイーイーイー、エレクトロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、１６巻、７号、１９９５年７月、ページ３３１−３３２。

いくつかの実施形態による電子デバイスは、第１の伝導型を持つドリフト層と、該ドリフト層上にあって第１の伝導型とは反対の第２の伝導型を持つバッファ層とを含む。該バッファ層は、該ドリフト層の第１の部分上を横切って伸び、該ドリフト層とＰ−Ｎ接合を形成する第１のメサを形成し,該バッファ層は、該ドリフト層の第２の部分を露出させる。該デバイスは、該バッファ層上にあって該ドリフト層とは反対側にあり該第２の伝導型をもつ第２の層を更に含む。該第２の層は、該バッファ層の第１の部分上を横切って伸び、該ドリフト層の該露出した第２の部分の近傍の該バッファ層の第２の部分を露出させている第２のメサを形成する。接合終端領域は、該ドリフト層の該露出した第２の部分内にあって、該第２の伝導型を持つ。該第２の伝導型をもつ埋め込み接合拡張部は、該ドリフト層内にある。該埋め込み接合拡張部は、該バッファ層と直接接触していて,少なくとも１部分は該バッファ層の下に伸びている。

いくつかの実施形態では、該バッファ層は、約０．２から０．３μｍの厚さを有する。該バッファ層は、該ドリフト層の正味のドーピング濃度より大きく、および／または、該第２の層の正味のドーピング濃度より少ない正味のドーピング濃度を有する。いくつかの実施形態では、該バッファ層の該正味のドーピング濃度は、約ｌｘｌ０¹⁷ｃｍ^-3である。

該埋め込み接合拡張部は、約ｌｘｌ０¹⁶ｃｍ^-3と約ｌｘｌ０¹⁸ｃｍ^-3の間の正味のドーピング濃度を有し、該ドリフト層の中へ該バッファ層の下０．３μｍの深さまで拡がっている。該埋め込み接合拡張部は、イオン注入された領域を含んでもよい。

該第１のメサは、該ドリフト層の表面上にあり、該ドリフト層の該表面に対して該第２のメサを通り過ぎて約１０μｍまたはそれ以上の幅で横に伸びている。

接合終端領域は、複数のＪＴＥ地帯を含む接合終端拡張（ＪＴＥ）領域を含んでもよい。いくつかの実施形態は、該埋め込み接合拡張部は、該ＪＴＥ地帯の第１の地帯の横に隣接し、直接接触している。埋め込み接合拡張部と第１のＪＴＥ地帯とは、同じドーピング濃度を持ってもよい。

いくつかの実施形態では、該埋め込み接合拡張部の第１の側は、該第１のメサの側壁と垂直方向に１直線に揃い、該埋め込み接合拡張部の第2の側は、該第２のメサの側壁と垂直方向に１直線に揃っている。

該ドリフト層と該バッファ層との該Ｐ−Ｎ接合は、少なくとも約１ｋＶの逆方向電圧を維持するように構成されている。

いくつかの実施形態では、該ドリフト層と該バッファ層とは、炭化珪素の層を備える。

更なる実施形態による電力半導体デバイスは、第１の伝導型を有するドリフト層と、該ドリフト層上にあって第１の伝導型とは反対の第２の伝導型を有する第１の層とを含む。該第１の層は、該ドリフト層の表面の第１の部分を横切って伸び、該ドリフト層とＰ−Ｎ接合を形成し、該ドリフト層の該表面の第２の部分を露出させるメサを含む。該第１の層は、主要部分と、該主要部分から横方向に該ドリフト層の該表面を横切って伸び、該第１の層の該主要部分と比べて薄い厚さを持つ階段部分とを備える。該デバイスは、該ドリフト層の表面で該階段部分の下にあって、該第２の伝導型を有する埋め込み接合拡張部と、該ドリフト層の該表面にあって、該埋め込み接合拡張部から延伸している接合終端部とを更に含む。該接合終端部は、該第２の伝導型を有し、該埋め込み接合拡張部と直接接触している。

更なる実施形態による電子デバイスは、第１の伝導型を有するドリフト層と、該ドリフト層上にあって第１の伝導型とは反対の第２の伝導型を有し該ドリフト層とＰ−Ｎ接合を形成するバッファ層と、該Ｐ−Ｎ接合に隣接して該ドリフト層内に該第２の伝導型を有する接合終端拡張領域とを含む。該バッファ層は、該接合終端拡張領域の埋め込み部分上に伸びる階段部分を含む。

いくつかの実施形態による電子デバイスを形成する方法は、第２の伝導型とは反対の第１の伝導型を有するドリフト層上に第２の伝導型を有する、準備段階のバッファ層を形成するステップと、該バッファ層上にあって該第２の伝導型を有する第１の層を形成するステップと、該準備段階のバッファ層の１部分を露出させる第１のメサを形成するために該第１の層を選択的にエッチングするステップと、該ドリフト層の第１の部分を覆い、該ドリフト層の第２の部分を露出させ、該第１のメサの下から突出したメサ状階段を含む第２のメサを形成するために該準備段階のバッファ層の該露出された１部分を選択的にエッチングするステップとを含む。該方法は、該ドリフト層内に接合終端領域を形成するために、該第２のメサに隣接した該ドリフト層内へ第２の伝導型のドーパントを選択的にイオン注入するステップと、該ドリフト層内に埋め込み接合拡張部を形成するために、該メサ状階段の下の該ドリフト層の一部分に該メサ状階段を通して第２の伝導型のドーパントを選択的にイオン注入するステップとを更に含む。

本発明を更に理解を得ることを意図して、本出願書を構成する１部分に含まれている付属の図面は、本発明の或る実施形態を示すものである。図においては、

従来のメサ終端ＰＩＮダイオード構造の断面図である。 本発明のいくつかの実施形態によるメサ終端ＰＩＮダイオード構造の断面図である。 本発明のいくつかの実施形態によるメサ終端ＰＩＮダイオード構造の断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造の断面図である。 本発明のいくつかの実施形態によるメサ終端ゲート・ターン・オフ（ＧＴＯ）サイリスタ構造の断面図である。 図４のＧＴＯ構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。 図４のＧＴＯ構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。 図４のＧＴＯ構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。 図４のＧＴＯ構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。 図４のＧＴＯ構造に対するシミュレーションされたデバイス・パラメータを示すグラフである。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。 本発明のいくつかの実施形態によるメサ終端パワー半導体構造を形成する操作を示す断面図である。

本発明の実施形態は、本発明の実施形態を示している付属の図面を参照して以下により完全に記述する。本発明は、しかしながら、他の多くの形態でも実施できて、ここに言及する実施形態だけに限定されるものと思うべきではない。むしろ、この開示内容が、完璧であり完全であって、本発明の技術範囲を当業者に完全に伝達されるようにする目的で、これらの実施形態は提供されている。全体を通して、同様の参照番号は同様の要素を指している。

「第１の」、「第２の」などという順序を表す用語は、ここでは、色々な要素を記述するために用いられているが、これらの要素は、これらの用語によって制限されるべきではないと理解されたい。これらの用語は、１つの要素を他と区別するためだけに用いられている。例えば、本発明の範囲から逸脱することなしに、第１の要素は、第２の要素と呼ぶことも出来、同様に第２の要素は第１の要素と呼ぶこともできる。ここで用いられるように「および／または」という用語は、関連して列挙された事項の１つ以上の任意のまたはすべての組み合わせを含む。

ここに用いられる用語は、特定の実施形態を記述する目的のためだけであり、本発明を限定しようとするものではない。ここで用いられるように、単数形「ひとつの」「該」は、文脈から明らかにそうでないと示されている場合を除いては、複数形も含んでいるものとしている。この明細書にて用いられるときに、「を備えている」「を含んで構成されている」「含む」および／または「含んでいる」という用語は、記述された特徴物、整数、工程、操作、要素、および／または部品の存在を規定しているが、１つ以上の他の特徴物、整数、工程、操作、要素、部品および／またはそれらの集合が存在することを、或いは付加されることを排除するものではないことは、更に理解するべきである。

そうでないと規定された場合を除いては、（技術用語及び科学用語を含んで）ここで用いる全ての用語は、本発明が属する技術分野の通常の技術を持つ者が共通して理解するようなものと同じ意味を持つものである。ここで用いられる用語は、本明細書および関連技術文献における文脈と矛盾のない意味を持つものと解釈されるべきであり、ここで明確に規定されていない場合は、理想化されたり、或いは過度に公式的な意味で解釈されるべきではない、ということはさらに理解されよう。

ここである層、領域、または基板が他の要素「の上にある」または「の上に伸びている」といわれる場合は、それが他の要素の直接上に形成されている、又は直接上に伸びている場合もあれば、介在する要素が存在してもよい、ということは理解されよう。対照的に、ある要素が他の要素の直接上にある、又は直接上に伸びていると言われた場合は、介在する要素は存在しない。或る要素が他の要素に「接合している」または「結合している」と言われた場合には、他の要素に直接接合または結合されていてもよいし、介在する要素が存在してもよい、ということも理解されよう。対照的に、或る要素が他の要素に「直接接合している」または「直接結合している」と言われた場合には、介在する要素は存在しない。

「下に」、あるいは「上に」、あるいは「上部に」あるいは「より下に」あるいは「水平の」あるいは「横の」「垂直の」「の上面に」などという相対関係を表す用語は、図に示されたような１つの要素、層，あるいは領域の他の要素、層あるいは領域に対する関係を記述するためにここでは用いられる。これらの用語は、図に示された方位に加えて、デバイスの異なる方位に広げることも出来るということも意図されているものと理解されよう。

本発明の実施形態は、本発明の理想化された実施形態（及び中間構造）の概略的な図面である断面図を参照してここに記述される。図における層や領域の厚さは、明瞭に示すために誇張されている。更に、たとえば製造技術および／または公差の結果として、図示の形からの変形が起こることが予想される。このように、本発明の実施形態は、ここに図示したような領域の特定の形に制限されているものと考えるべきではなく、たとえば、製造過程の結果としての変形を含むべきものである。たとえば、長方形として示されるイオン注入領域は、通常は、注入された領域から非注入領域への階段的な変化ではなく、その端部で注入イオン濃度の丸まった、あるいは曲がった特徴および／または勾配を持っているであろう。同様に、イオン注入によって形成される埋め込み領域は、この埋め込み領域とイオン注入が行われる表面との間の領域に何がしかの注入イオンが存在するであろう。このように、図示した領域は本来、概略的であり、その形はデバイスの領域の実際の形を示そうとしているのではなく、本発明の技術範囲を制限しようとするものでもない。

本発明のいくつかの実施形態は、層および／または領域の多数キャリア濃度を指している、ｎ型またはｐ型のような伝導型を持つことを特徴とする、半導体の層および／または領域に言及しながら記述される。このように、ｎ型材料は、負の電荷をもった電子が平衡時に多数キャリア濃度となり、一方、ｐ型材料は、正の電荷をもった正孔が平衡時に多数キャリア濃度となる。或る材料は、他の層または領域に比べてより大きな（「＋」）又はより小さな（「−」）多数キャリア濃度であることを示すために、（ｎ⁺、ｎ^-、ｐ⁺、ｐ^-、ｎ⁺⁺、ｎ^--、ｐ⁺⁺、ｐ^--などのように）「＋」または「−」を付けて示される。しかしながら、このような記号は、層または領域内の多数または少数キャリアの特定の濃度が存在することを意味するものではない。

本発明のいくつかの実施形態によれば、メサ終端半導体デバイス構造は、図２Ａと２Ｂに示されるが、この図面は、それぞれのＰＩＮ構造の半分を示している。図２Ａを参照すると、いくつかの実施形態によるＰＩＮダイオード１００Ａは、ｎ⁺層１１４上にｎドリフト層１１２を含む。ドリフト層１１２は、例えば、２Ｈ、４Ｈ、６Ｈ、３Ｃおよび／または１５Ｒの多形を有し約２ｘｌ０¹⁴ｃｍ^-3から約ｌｘｌ０¹⁷ｃｍ^-3のドーパント濃度を持つｎ型炭化珪素から形成される。ｎドリフト層１１２の厚さとドーピング濃度は、所望の阻止電圧および／またはオン抵抗を実現するように選ばれる。例えば、デバイスが１０ｋＶの阻止電圧を持つためには、ｎドリフト層１１２は、厚さが約１００μｍでドーピング濃度が約２ｘｌ０¹⁴ｃｍ^-3を有する。ｎ⁺層１１４は、成長基板であってもよく、いくつかの実施形態では、２Ｈ、４Ｈ、６Ｈ、３Ｃおよび／または１５Ｒ多形で、軸ずれのない、または軸ずれを持つ炭化珪素のバルク単結晶を含んでもよい。いくつかの実施形態では、ｎドリフト層１１２は、４Ｈまたは６ＨのＳｉＣ基板のバルク単結晶を含んでもよく、ｎ⁺層１１４は、ｎドリフト層１１２上にイオン注入された領域またはエピタキシャル領域を含んでもよい。

ｐ型バッファ層１２２は、第１のメサとしてｎドリフト層１１２上に形成され、ｐ⁺層１１６は、第２のメサとしてバッファ層１２２上に形成される。バッファ層１２２は、ｎドリフト層１１２とＰ−Ｎ接合を形成する。バッファ層とｐ⁺層１１６とはどちらも、ドリフト層１１２上にメサを形成している。しかしながら、バッファ層１２２は、ｐ⁺メサ１１６の側壁１１６Ａを超えて約１０μｍの距離ｗだけ伸びるように形成され、それによってｐ⁺メサ１１６の側壁１１６Ａを超えて伸びるｐ型メサの階段１２１を区画する。バッファ層１２２は、約０．２μｍから約０．３μｍの範囲の厚さを有する。バッファ層１２２は、エピタキシャル層として形成されてもよいので、バッファ層１２２の厚さおよびドーピング濃度は、正確に制御できる。バッファ層は、約ｌｘｌ０¹⁶ｃｍ^-3から約ｌｘｌ０¹⁸ｃｍ^-3の範囲のドーピング濃度を有する。

陽極電極１２３は、ｐ⁺層１１６上にあり、陰極電極１２５は、ｎ⁺層１１４に接してある。

複数のＪＴＥ地帯１２０Ａ、１２０Ｂ、１２０Ｃを含む接合終端拡張（ＪＴＥ）領域１２０は、ｎドリフト層１１２内にあってバッファ層メサ１２２の近傍に備えられる。ＪＴＥ地帯１２０Ａ、１２０Ｂ、１２０Ｃは、ｐ型領域であって、バッファ層１２２とｎドリフト層１１２との間のＰ−Ｎ接合からの距離が外側に行くに従って減少する電荷濃度レベルを持つｐ型領域である。ＪＴＥ地帯１２０Ａ、１２０Ｂ、１２０Ｃが３つ示されているが、より多くの、又はより少ない数のＪＴＥ地帯を備えてもよい。例えば、いくつかの実施形態では、ＪＴＥ領域１２０は、バッファ層１２２とｎドリフト層１１２との間のＰ−Ｎ接合からの距離に関して単調に減少する電荷濃度レベルを有する１５個のＪＴＥ地帯を含む。いくつかの実施形態では、第１のＪＴＥ地帯１２０Ａは、約２ｘｌ０¹⁷ｃｍ^-3のドーピング濃度を持ち、ドリフト層１１２の中へ約０．５μｍだけ伸びていて、全電荷密度は約ｌｘｌ０¹³ｃｍ^-2である。

更に、ｐ型の埋め込み接合拡張部１２４は、ｎドリフト層１１２内の、バッファ層メサ１２２によって区画されたメサ階段１２１の下部に備えられる。埋め込み接合拡張部１２４は、ＪＴＥ領域１２０と接触してもよいし、第１のＪＴＥ地帯１２０Ａとおなじドーピング・レベルを有してもよい。埋め込み接合拡張部は、バッファ層メサ１２２の階段１２１を通してドーパントをイオン注入し、それ故、ｐ⁺メサ１１６の側壁１１６Ａと自己整合されるように形成されてもよい。更に、埋め込み接合拡張部１２４は、ｎ型ドリフト層１１２内へ第１のＪＴＥ地帯１２０Ａよりは短い距離だけ伸びていてもよい。例えば、埋め込み接合拡張部１２４は、ｎ型ドリフト層１１２内へ約０．３μｍ伸び、一方、第１のＪＴＥ地帯１２０Ａは、ｎ型ドリフト層１１２内へ約０．５μｍ伸びていてもよい。

バッファ層１２２によって区画されたメサ階段１２１と埋め込み接合拡張部１２４とを備えることによって、ｐ⁺メサ１１６がバッファ層１２２と出会うコーナー１２９Ａおよびバッファ層メサ１２２がドリフト層１１２と出会うコーナー１２９Ｂとは、デバイスが電圧阻止状態にあるときに、従来のメサ終端と比べて高電界に対してより保護される。従がって、本発明の実施形態によるデバイスでは、ピーク電界強度が低減し、実効的降服電圧が増加する。更に、オーバー・エッチングが、デバイスにおけるピーク電界の許容できない程度の増加をもたらすことはないので、デバイスの歩留まりは、増加する。

図２Ｂに示すように、ｎドリフト層１１２は、例えば、エッチング工程制御の困難性のために、バッファ層メサ１２２の近傍で少しオーバー・エッチングされる。約３０００Åまでのオーバー・エッチングは時々起る。オーバー・エッチングの結果、バッファ層１２２の下のｎドリフト層１１２の側壁１１２Ａは露出される。しかしながら、側壁の露出部分は、埋め込み接合拡張部１２４によって占められる領域の中にあり、それ故に、ｎドリフト層は、露出した側壁にまでは伸びない。露出した側壁１１２Ａをさらに保護するためには、ｐ型不純物が露出された側壁へイオン注入されるような任意選択の側壁イオン注入を行ってもよい。

特に炭化珪素をドライ・エッチング技術を用いてエッチングする場合は、エッチング速度はウェーハごとに変わる。しかしながら、第１のメサと第２のメサを形成するために、ｐ型層１２２、１１６をエッチングするときは、オーバー・エッチングが起こるが、そのようなオーバー・エッチングは、デバイス特性には大きな影響を及ぼすものではなく,それゆえにウェーハ上の使用可能なデバイスの歩留りは増加する。

図３Ａから３Ｅは、本発明によるいろいろな実施形態によるメサ端部終端技術を用いることができるデバイスの他のタイプを示す。それぞれの場合、デバイスは、ドリフト層と、ドリフト層上にあって階段を形成するバッファ層と、ドリフト層内にあって階段の下の埋め込み接合拡張部とを含み、バッファ層と埋め込み接合拡張部とは、ドリフト層の伝導型とは反対の伝導型を有することを特徴とする。図３Ａから３Ｅの実施形態に示すように、デバイスのドリフト層は、ｐ型またはｎ型でよく、バッファ層および埋め込み接合は、反対の伝導型（すなわちｎ型またはｐ型）をもつ。

例えば、図３Ａを参照すると、いくつかの実施形態によるＵＭＯＳＦＥＴ（Ｕ字型金属―酸化物―半導体電界効果トランジスタ)構造２００Ａは、ｎ⁺層１１４上のｎ型ドリフト層１１２を含む。ｐ型バッファ層１２２は、第１のメサとして、ｎ型ドリフト層１１２上に形成され、ｐ型ボディー層1３２とｎ⁺ソース層１３４を含む第２のメサ１３５は、バッファ層１２２上に形成される。バッファ層１２２は、ドリフト層１１２上を第２のメサ１３５の第１の側壁を通り越して伸びるメサ階段を形成し、埋め込み接合拡張部１２４は、該階段の下にある。ゲート酸化膜１３８が、第２のメサ１３５の第１の表面とは反対の第２の表面上に形成され、ゲート電極１３６がゲート酸化膜１３８上に形成される。

ｐ型ＪＴＥ地帯１２０Ａ、１２０Ｂ、１２０Ｃを含む接合終端拡張（ＪＴＥ）領域１２０が、ｎドリフト層１１２の表面に埋め込み接合拡張部１２４に隣接して形成される。ソースとドレインとのオーム性電極１３３、１３１が、それぞれのｎ⁺層１３４、１１４に接して形成される。

いくつかの実施形態によるｎ−ＩＧＢＴ（絶縁ゲート・バイポーラ・トランジスタ)構造２００Ｂが図３Ｂに示される。ｎ−ＩＧＢＴ２００Ｂは、ｎ型ドリフト層１１２がｐ⁺エミッタ層１４０に接して形成される点を除いては、図３Ａに示したＵＭＯＳＦＥＴ２００Ａと同様な構造を持つ。

いくつかの実施形態によるｐ−ＩＧＢＴ構造２００Ｃは、図３Ｃに示されている 。ｐ−ＩＧＢＴ構造は、ｎ⁺エミッタ層１４０´上にｐ型ドリフト層１１２´を含む。ｎ型バッファ層１２２´が、第１のメサとしてｐ型ドリフト層１１２´上に形成され、ｎ型層１４２´とｐ⁺層１４４´を含む第２のメサ１４５´は、バッファ層１２２´上に形成される。バッファ層１２２´は、ドリフト層１１２´上を第２のメサ１４５´の第１の側壁を超えて伸びている階段を形成し、ｎ型埋め込み接合拡張部１２４´は、階段の下にある。ゲート酸化膜１４８´が、第２のメサ１４５´の第１の表面とは反対側の第２の表面上に形成され、ゲート電極１４６´は、ゲート酸化膜１４８´上にある。

接合終端拡張領域１２０´は、埋め込み接合拡張部１２４´の近傍のｐ−ドリフト層１１２´の表面に形成される。これらの実施形態では、ＪＴＥ領域１２０´は、ｎ型ＪＴＥ地帯１２０Ａ´、１２０Ｂ´、１２０Ｃ´を含む。 オーム性電極１４３´、１４１´が、それぞれｐ⁺層１４４´およびｎ⁺層１４０´に接して形成される。

いくつかの実施形態によるｎ型ＢＪＴ（バイポーラ接合トランジスタ）２００Ｄは、図３Ｄに示されている。ｎ−ＢＪＴ２００Ｄは、ｎ⁺エミッタ層１５０上にｎ型ドリフト層１１２を含む。ｐ型バッファ層１２２は、第１のメサとしてｎ型ドリフト層１１２上に形成され、ｐ型ベース層１５２とｎ⁺コレクタ層１５４を含む第２のメサ１５５が、バッファ層１２２上に形成される。バッファ層１２２は、ドリフト層１１２上に、第２のメサ１５５の第１の側壁を超えて伸びる階段を形成する。埋め込み接合拡張部１２４は、階段の下にある。

ｐ型ＪＴＥ地帯１２０Ａ、１２０Ｂ、１２０Ｃを含む接合終端拡張（ＪＴＥ）領域１２０は、埋め込み接合拡張部１２４の近傍のｎドリフト層１１２の表面に形成される。コレクタとエミッタのオーム性電極１３１、１３３が、それぞれｎ⁺層１５０、１５４に接して形成される。

図３Ｅは、いくつかの実施形態によるｎ型ゲート・ターン・オフ（ＧＴＯ)サイリスタ２００Ｅを示す。ＧＴＯ２００Ｅは、ｎ型ドリフト層１１２がｐ⁺陰極層１５０上に形成されることを除いては、図３Ｄに示したｎ型ＢＪＴ２００Ｄと同様の層構造をもつ。

図４は、シミュレーションの目的のために用いられる、いくつかの実施形態によるｐ−ＧＴＯ構造３００の例を示す。ＧＴＯ構造３００は、厚さ６０μｍのｐ型ドリフト層３１２を含み、その上にｎ型ベース層３６２がメサとして備えられる。ドリフト層３１２は、シミュレーション用の正味ｐ型ドーピング濃度３ｘｌ０¹⁴ｃｍ^-3をもち、ｎ⁺層３１４上に備えられる。シミュレーションでは、個別のバッファ層を区画するのではなく、ｎ型ベース層３６２は、部分的にドリフト層３１２上を伸びる階段部分３３１を含むとする。ｐ⁺メサ３１６は、ｎ型ベース層３６２上にある。ｎ型埋め込み接合拡張部３２４が、ドリフト層３１２内にあってベース層３６２の階段部分３３１の下に形成される。例示のために示された最初の３つのｐ型ＪＴＥ地帯３２０Ａ、３２０Ｂ、および３２０Ｃを含む１５個の地帯をもつ接合終端拡張（ＪＴＥ）領域３２０が、埋め込み接合拡張部３２４の近傍のドリフト層３１２の表面に備えられる。第１のＪＴＥ地帯３２０Ａは、深さが約０．５μｍで全ドーズが約１ｘｌ０¹³ｃｍ^-2を有する。陽極と陰極のオーミック電極３２３、３２１が、それぞれｐ⁺層３１６およびｎ⁺層３１４に接して形成される。

ベース層３６２の階段部分３３１は、高さｈが０．２から０．３μｍであり、（ｐ⁺メサ３１６の側面から測った）横幅ｗは１０μｍより大きい。ベース層３６２は、シミュレーション用の正味のドーピング濃度１ｘｌ０¹⁷ｃｍ^-3を有し、一方、ドリフト層３１２は、シミュレーション用の正味のドーピング濃度２ｘｌ０¹⁴ｃｍ^-3を有する。図４にｄとして示したドリフト領域のオーバー・エッチング量がシミュレーション・パラメータである。

図４に示されたＧＴＯ構造３００の動作は、シミュレーションされ、ベース層から伸びている階段部分を含まない標準構造の動作特性と比較された。標準構造内の電界は、逆方向阻止条件下で、いろいろなレベルのオーバー・エッチング量に対してシミュレーションされた。結果は図５に示されている。 特に、図５は、標準構造でオーバー・エッチング量がそれぞれ０．３，０．１５および０μｍの場合を表す曲線２０２、２０４および２０６を含む。図５では、電界がｙ軸上に示され、一方、構造を横断する横方向距離がｘ軸上に示されている。そこに示されているように、標準デバイス内のピーク電界は、オーバー・エッチング量とともにかなり増加し、オーバー・エッチングなしの場合は約 １．５３ＭＶ／ｃｍであるが０．３μｍオーバー・エッチングの場合は約１．７３ＭＶ／ｃｍとなる。ピーク電界が０．１ＭＶ／ｃｍ増大することは、構造の電圧阻止能力が約１０Ｖ／μｍだけ低下することに対応する。

図６は、オーバー・エッチングなしの場合の埋め込み接合拡張部３２４のいろいろなドーピング・レベルに対するＧＴＯ構造３００のピーク電界の低減のシミュレーション結果を示す。図６では、電界がｙ軸上に示され、一方、構造を横断する横方向距離がｘ軸上に示されている。曲線２１２は、標準構造における電界を示す。曲線２１４は、埋め込み接合拡張部３２４が３ｘｌ０¹⁷ｃｍ^-3のドーピング濃度を持つ場合のＧＴＯ構造３００の電界を表す。図６に示すように、埋め込み接合拡張部３２４のドーピング・レベルが、１ｘｌ０¹⁶ｃｍ^-3から３ｘｌ０¹⁷ｃｍ^-3へ増加すると、ピーク電界は大幅に低下する。特に、埋め込み接合拡張部３２４のドーピング・レベルが３ｘｌ０¹⁷ｃｍ^-3の時には、デバイスのピーク電界は、約０．１２ＭＶ／ｃｍだけ低減することが示されている。

図７は、オーバー・エッチングが０．１５μｍである場合の、埋め込み接合拡張部３２４のいろいろなドーピング・レベルに対するＧＴＯ構造３００のピーク電界の低減を表すシミュレーション結果を示す。図７では、電界がｙ軸上に示され、一方、構造を横断する横方向距離がｘ軸上に示されている。曲線２２２は、標準構造内の電界を表す。曲線２２４は、埋め込み接合拡張部３２４のドーピング濃度が３ｘｌ０¹⁷ｃｍ^-3である場合のＧＴＯ構造３００内の電界を表す。図７に示すように、オーバー・エッチング量が０．１５μｍの時でも、埋め込み接合拡張部３２４のドーピング・レベルが、１ｘｌ０¹⁶ｃｍ^-3から３ｘｌ０¹⁷ｃｍ^-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部３２４のドーピング・レベルが３ｘｌ０¹⁷ｃｍ^-3の時は、デバイスのピーク電界は、約０．１５ＭＶ／ｃｍだけ低減することが示されている。

図８は、オーバー・エッチングが０．３μｍである場合の、埋め込み接合拡張部３２４のいろいろなドーピング・レベルに対するＧＴＯ構造３００のピーク電界の低減を表すシミュレーション結果を示す。図８では、電界がｙ軸上に示され、一方、構造を横断する横方向距離がｘ軸上に示されている。曲線２３２は、標準構造内の電界を表す。曲線２３４は、埋め込み接合拡張部３２４のドーピング濃度が３ｘｌ０¹⁷ｃｍ^-3である場合のＧＴＯ構造３００内の電界を表す。図８に示すように、オーバー・エッチング量が０．３μｍの時でも、埋め込み接合拡張部３２４のドーピング・レベルが、１ｘｌ０¹⁶ｃｍ^-3から３ｘｌ０¹⁷ｃｍ^-3へ増加すると、ピーク電界はかなり低減する。特に、埋め込み接合拡張部３２４のドーピング・レベルが３ｘｌ０¹⁷ｃｍ^-3の時は、デバイスのピーク電界は、約０．１８ＭＶ／ｃｍだけ低減することが示されている。

図９は、オーバー・エッチングがいろいろなレベルである場合の、埋め込み接合拡張部３２４のいろいろなドーピング・レベルに対するピーク電界の低減を表すシミュレーション結果を示す。図９では、ピーク電界がｙ軸上に示され、一方、埋め込み接合拡張部３２４のドーピング濃度がｘ軸上に示されている。曲線２４２は、オーバー・エッチング量が０．３μｍの時のデバイスのピーク電界を表す。曲線２４４は、オーバー・エッチング量が０．１５μｍの時のデバイスのピーク電界を表す。曲線２４６は、オーバー・エッチング量が０μｍの時のデバイスのピーク電界を表す。どの場合も、埋め込み接合拡張部３２４のドーピング・レベルが、１ｘｌ０¹⁶ｃｍ^-3から３．５ｘｌ０¹⁷ｃｍ^-3へ増加すると、デバイスのピーク電界は標準構造に比べてかなり低減することが示されている。

本発明の実施形態によるメサ終端構造の形成は、図１０Ａ−１０Ｅに示されている。そこに示されているように、ドリフト層１１２は、基板１１４上に形成される。図１０Ａ−１０Ｅに示した実施形態では、ドリフト層１１２はｎ型である。しかしながら、ドリフト層１１２は、いくつかの実施形態では、ｐ型であってもよく、構造の他の層の伝導型は、それに従がって調整される。

ｐ型の、準備段階のバッファ層１２２´は、例えば、化学気相堆積法（ＣＶＤ）を用いたエピタキシャル成長を用いて、ドリフト層１１２上に形成される。準備段階のバッファ層１２２´は、約０．２μｍから約０．３μｍの厚さを持ち、約１ｘｌ０¹⁶ｃｍ^-3から約３ｘｌ０¹⁷ｃｍ^-3のドーピング濃度を持つ。準備段階のｐ⁺層１１６´は、準備段階のバッファ層１２２´上に、例えば、化学気相堆積法（ＣＶＤ）を用いたエピタキシャル成長を用いて形成される。

図１０Ｂを参照すると、第１のエッチング・マスク４００が、準備段階のｐ⁺層１１６´上に形成され、準備段階のｐ⁺層１１６´は、ドライ・エッチングされてｐ⁺メサ１１６を形成する。図１０Ｃを参照すると、第２のエッチング・マスク４１０が、ｐ⁺メサ１１６上に形成され、一部分は、準備段階のバッファ層１２２´上に伸びている。準備段階のバッファ層１２２´は、次に、ドライ・エッチングされて、ドリフト層１１２を横切ってｐ⁺メサ１１６の側壁を通り越して横方向に伸びるメサ階段部分１２１を含むバッファ層１２２を形成する。

準備段階のｐ⁺層１１６´と準備段階のバッファ層１２２´とをエッチングするステップは、フッ素ベースのエッチング化学機構を用いる反応性イオン・エッチングのようなドライ・エッチングを用いて行われる。誘導性結合プラズマ（ＩＣＰ）のような他のドライ・エッチング技術を用いてもよい。エッチングの深さ制御は、エッチング過程でエッチング表面に探針をたてて、エッチング表面に電圧を印加して行われる。印加電圧に応じて探針を通って流れる電流のレベルが、エッチング中の層のドーピング濃度に応じて変化する。

図１０Ｅを参照すると、次に、ｐ型ドーパントが、ｐ⁺メサ１１６の近傍のドリフト層１１２の表面にイオン注入され、メサ階段１２１の下に埋め込み接合拡張部１２４を形成し、また、ドリフト層１１２の表面に接合終端拡張地帯１２０Ａ、１２０Ｂ、１２０Ｃなどを形成する。いくつかの実施形態によれば、所望のドーピング分布をもつ埋め込み接合拡張部１２４を作る目的で、多段イオン注入を行ってもよい。イオン注入に対して、ドリフト層１１２の異なる領域を選択的に露出させるために、異なるイオン注入マスクを用いてもよい。窒素をｐ型ドリフト層にイオン注入して、炭化珪素中に約１ｘｌ０¹⁷ｃｍ^-3のドーピング濃度を持ち約０．６μｍの深さで広がるドーピング分布をもつ埋め込み接合拡張部を形成するために、例えば、表１に示したドーピング計画表を用いてもよい。

本発明の実施形態は、炭化珪素ベースの電力半導体デバイスに用いられると有利である。しかしながら、 本発明は、炭化珪素に限定されるものではなく、その実施形態は、シリコン、ＳｉＧｅ、ＧａＡｓ、ＧａＮなどに基づく材料系を含む他の材料系に基づく電力半導体デバイスにも適用できる。更には、本発明の実施形態は、ドリフト層およびメサ終端を含み、ＭＯＳＦＥＴ、ＩＧＢＴ、ＧＴＯ、ＢＪＴ、ＭＣＴ（ＭＯＳ制御サイリスタ）および他のユニポーラおよび／またはバイポーラ・デバイス構造を含む任意の電力半導体構造に用いられると有利である。

図面と明細書とでは、本発明の典型的で好適なる実施形態が記述された。専門用語が用いられたが、それらは一般的で、記述の目的でのみ用いられたものであり、限定しようとする目的で用いられたものではない。本発明の範囲は、以下の請求項において述べられている。

Claims (24)

1. 第１の伝導型を持ち第１の部分と第２の部分とを含むドリフト層と、
   前記ドリフト層上にあって第２の伝導型を持ち、第３の部分と第４の部分とを有するバッファ層であって、前記バッファ層は、前記ドリフト層の前記第１の部分上にあって前記ドリフト層とＰ−Ｎ接合を形成する第１のメサを区画し、前記バッファ層は、前記ドリフト層の前記第２の部分上にはないことを特徴とするバッファ層と、
   前記バッファ層上にあって前記ドリフト層とは反対側にあり、前記第２の伝導型をもつ第２の層であって、前記第２の層は、前記バッファ層の前記第３の部分上にあって、前記ドリフト層の前記第２の部分の近傍の前記バッファ層の前記第４の部分上にはない第２のメサを区画することを特徴とする第２の層と、
   前記ドリフト層の前記第２の部分内にある接合終端領域であって、前記接合終端領域は、前記第２の伝導型を持つことを特徴とする接合終端領域と、
   前記ドリフト層の前記第１の部分内にあって、前記第２の伝導型をもち、前記バッファ層と直接接触していて、少なくとも１部分は前記バッファ層の前記第４の部分の下にある埋め込み接合拡張部と
   を備えた電子デバイス。
2. 前記バッファ層は、約０．２から０．３μｍの厚さを有することを特徴とする、請求項１に記載の電子デバイス。
3. 前記バッファ層は、前記ドリフト層の正味のドーピング濃度より大きな正味のドーピング濃度を有することを特徴とする、請求項１に記載の電子デバイス。
4. 前記バッファ層の前記正味のドーピング濃度は、前記第２の層の正味のドーピング濃度より少ないことを特徴とする、請求項３に記載の電子デバイス。
5. 前記バッファ層の前記正味のドーピング濃度は、約ｌｘｌ０¹⁷ｃｍ^-3であることを特徴とする、請求項１に記載の電子デバイス。
6. 前記埋め込み接合拡張部は、約ｌｘｌ０¹⁶ｃｍ^-3と約ｌｘｌ０¹⁸ｃｍ^-3の間の正味のドーピング濃度を有し、前記ドリフト層の中へ前記バッファ層の下へ０．３μｍの深さまで拡がっていることを特徴とする、請求項１に記載の電子デバイス。
7. 前記第１のメサは、前記ドリフト層の表面上にあり、前記第１のメサは、前記ドリフト層の前記表面に対して前記第２のメサを通り過ぎて約１０μｍまたはそれ以上の幅で横に伸びていることを特徴とする、請求項１に記載の電子デバイス。
8. 前記埋め込み接合拡張部は、イオン注入された領域を含むことを特徴とする、請求項１に記載の電子デバイス。
9. 前記接合終端領域は、複数の接合終端拡張（ＪＴＥ）地帯を含む接合終端拡張（ＪＴＥ）領域を備えることを特徴とする、請求項１に記載の電子デバイス。
10. 前記埋め込み接合拡張部は、前記ＪＴＥ地帯の第１の地帯の横に隣接し、直接接触していることを特徴とする、請求項１に記載の電子デバイス。
11. 前記埋め込み接合拡張部と前記第１のＪＴＥ地帯とは、同じドーピング濃度を有することを特徴とする、請求項１０に記載の電子デバイス。
12. 前記埋め込み接合拡張部の第１の側は、前記第１のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第２の側は、前記第２のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項１に記載の電子デバイス。
13. 前記ドリフト層と前記バッファ層との前記Ｐ−Ｎ接合は、少なくとも約１ｋＶの逆方向電圧を維持するように構成されていることを特徴とする、請求項１に記載の電子デバイス。
14. 前記ドリフト層と前記バッファ層とは、炭化珪素の層を備えることを特徴とする、請求項１に記載の電子デバイス。
15. 前記第２の伝導型は、前記第１の伝導型とは反対であることを特徴とする、請求項１に記載の電子デバイス。
16. 第１の伝導型を有するドリフト層と、
    前記ドリフト層上にあって第２の伝導型を有する第１の層であって、前記第１の層は、前記ドリフト層の表面の第１の部分を横切って伸び、前記ドリフト層とＰ−Ｎ接合を形成し、前記ドリフト層の前記表面の第２の部分を露出させるメサを含むことを特徴とし、前記第１の層は、主要部分と、前記主要部分から横方向に前記ドリフト層の前記表面を横切って伸び、前記第１の層の前記主要部分と比べて薄い厚さを持つ階段部分とを備えることを特徴とする第１の層と、
    前記ドリフト層の表面で前記階段部分の下にあって、前記第２の伝導型を有する埋め込み接合拡張部と、
    前記ドリフト層の前記表面にあって、前記埋め込み接合拡張部から延伸している接合終端部であって、前記接合終端部は、前記第２の伝導型を有し、前記埋め込み接合拡張部と直接接触していることを特徴とする接合終端部と
    を備えた電力半導体デバイス。
17. 前記第２の伝導型は、前記第１の伝導型とは反対であることを特徴とする、請求項１６に記載の電力半導体デバイス。
18. 第１の伝導型を有するドリフト層と、
    前記ドリフト層上にあって第２の伝導型を有し、前記ドリフト層とＰ−Ｎ接合を形成するバッファ層と、
    前記Ｐ−Ｎ接合に隣接して前記ドリフト層内に前記第２の伝導型を有する接合終端拡張領域と
    を備え、前記バッファ層は、前記接合終端拡張領域の埋め込み部分上に伸びる階段部分を備えることを特徴とする電子デバイス。
19. 前記第２の伝導型は、前記第１の伝導型とは反対であることを特徴とする、請求項１８に記載の電子デバイス。
20. 電子デバイスを形成する方法であって、
    第１の伝導型を有するドリフト層上に第２の伝導型を有する、準備段階のバッファ層を形成するステップと、
    前記準備段階のバッファ層上にあって前記第２の伝導型を有する第１の層を形成するステップと、
    前記準備段階のバッファ層の一部分を露出させる第１のメサを形成するために前記第１の層を選択的にエッチングするステップと、
    前記ドリフト層の第１の部分を覆い、前記ドリフト層の第２の部分を露出させ、前記第１のメサから突出したメサ状階段を含む第２のメサを形成するために、前記準備段階のバッファ層の前記露出された一部分を選択的にエッチングするステップと、
    前記ドリフト層内に接合終端領域を形成するために、前記第２のメサに隣接した前記ドリフト層内へ第２の伝導型のドーパントを選択的にイオン注入するステップと、
    前記ドリフト層内に埋め込み接合拡張部を形成するために、前記メサ状階段の下の前記ドリフト層の１部分に前記メサ状階段を通して第２の伝導型のドーパントを選択的にイオン注入するステップと
    を備えた方法。
21. 前記第２の伝導型は、前記第１の伝導型とは反対であることを特徴とする、請求項２０に記載の方法。
22. 前記バッファ層は、約０．２から０．３μｍの厚さを有し、前記埋め込み接合拡張部は、約ｌｘｌ０¹⁶ｃｍ^-3から約４ｘｌ０¹⁷ｃｍ^-3の間の正味のドーピング濃度を有しすることを特徴とする、請求項２０に記載の方法。
23. 前記埋め込み接合拡張部の第１の側は、前記第１のメサの側壁と垂直方向に一直線に揃い、前記埋め込み接合拡張部の第２の側は、前記第２のメサの側壁と垂直方向に一直線に揃っていることを特徴とする、請求項２０に記載の方法。
24. 前記埋め込み接合拡張部は、前記ドリフト層の中へ前記バッファ層の下へ０．３μｍの深さまで拡がっていることを特徴とする、請求項２０に記載の方法。

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