JP2013543648A - ベース層上に緩衝層を備える電子デバイス構造 - Google Patents

Abstract

半導体ウエハ上の不均一なエッチングを補償する電子デバイス構造およびその構造を作製する方法が開示される。一実施形態では、電子デバイスは、所望の半導体材料から形成された第１のドーピング型の半導体ベース層、これもまた所望の半導体材料から形成されたベース層上の半導体緩衝層、および緩衝層上の第２のドーピング型の１つまたは複数の接触層を含む多数の層を備える。この１つまたは複数の接触層がエッチングされ、電子デバイスの第２の接触領域を形成する。緩衝層は、電子デバイスの作製時に半導体ベース層に生じる損傷を低減する。好ましくは、半導体緩衝層の厚さは、電子デバイスが作製される半導体ウエハ上の不均一なエッチングにより生じる過剰エッチングを補償するように選択される。

Description

[0001]本開示は、半導体ウエハの上の不均一なエッチングを補償し、電子デバイスの半導体表面を保護するための緩衝層（buffer layer）を備える電子デバイス構造に関する。

[0002]炭化ケイ素（ＳｉＣ）ゲートターンオフサイリスタ（ＧＴＯ）は、高出力、高温、および高周波の用途に適したデバイスであると考えられている。ＳｉＣ ＧＴＯの加工における主要な問題の１つは、頂部トランジスタ上の電流増幅率不安定性の現象であり、これは部分的には表面再結合に起因する。より具体的には、図１Ａから１Ｃには、ＧＴＯ １０を作製するための従来のプロセスが例示されている。図１Ａに例示されているように、ＧＴＯ １０の作製は、交互供給ドーピング型（alternating doping types）を有する所望の半導体材料の多数の半導体層１４から２２を含む構造１２から始まる。半導体層１４から２２は、所望の半導体材料のエピタキシャル成長層である。より具体的には、構造１２は、高濃度にドーピングされたＮ型半導体層１４、Ｎ型半導体層１４上のＰ型半導体層１６、Ｐ型半導体層１６上にエピタキシャル成長させたＮ型ベース層１８、高濃度にドーピング（highly doped）され、Ｎ型ベース層１８上にあるＰ型半導体層２０、および非常に高濃度にドーピングされ、Ｐ型半導体層２０上にあるＰ型半導体層２２を備える。

[0003]図１Ｂに例示されているように、Ｐ型半導体層２０および２２は、エッチング後にＰ型半導体層２０および２２がＧＴＯ １０のアノードを形成するように、下のＮ型ベース層１８までエッチングされる。Ｎ型半導体層１４の底面は、ＧＴＯ １０のカソードを形成する。図示されているように、エッチングプロセスの結果、ＧＴＯ １０のアノードを形成するＰ型半導体層２０および２２の側壁表面２４とＮ型ベース層１８の表面２６の両方における結晶構造に実質的な損傷が生じている。最後に、図１Ｃに例示されているように、Ｎ＋ウェル２８がイオン注入を介して図示されているようにＮ型ベース層１８内に形成される。Ｎ＋ウェル２８は、ＧＴＯ １０のゲートを形成する。この時点で、ＧＴＯ １０の作製は完了である。

[0004]動作中、電流（Ｉ_Ｇ）がゲートに印加されると、電子がＮ型ベース層１８内に注入され、Ｎ型ベース層１８を通って、ＧＴＯ １０のアノードを形成するＰ型半導体層２０および２２内に移動する。これらの電子は、アノードを形成するＰ型半導体層２０および２２から正孔を引き寄せる。Ｐ型半導体層２０および２２は高濃度にドーピングされているため、Ｎ型ベース層１８内に注入された１個の電子がＰ型半導体層２０および２２から正孔を引き寄せる。その結果、Ｎ型ベース層１８内に注入された電子と結合しない、Ｎ型ベース層１８内に注入された電子によって引き寄せられる正孔がＧＴＯ １０のアノードからＧＴＯ １０のカソードに流れ、それにより、ＧＴＯ １０内を流れる電流が生じる。

[0005]しかし、ＧＴＯ １０のアノードを形成するエッチングプロセスのため結晶構造に損傷が生じると、その結果、Ｐ型半導体層２０および２２の側壁表面２４とＮ型ベース層１８の表面２６の両方で界面電荷、または表面トラップが生じる。この界面電荷は、表面再結合と称される現象でＮ型ベース層１８内に注入される電子を引き寄せ、トラップする。この表面再結合は、ＧＴＯ １０の頂部トランジスタのゲイン（β）を減少させる。ＧＴＯ １０の頂部トランジスタは、半導体層１６、１８、および２０によって形成されるＰＮＰトランジスタである。ＧＴＯ １０は、半導体層１４、１６、および１８によって形成されるＮＰＮトランジスタである、底部トランジスタも備える。ＧＴＯ １０の頂部トランジスタのゲイン（β）を小さくすることによって、表面再結合は、ＧＴＯ １０をオンにするためにＧＴＯ １０のゲートに必要なターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）も増大する。さらに、動作中、界面電荷、または表面トラップの量が増大し、その結果、ＧＴＯ １０の電流増幅率の不安定性が増し、したがってＧＴＯ １０のターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）も不安定になる。それに加えて表面再結合によりＧＴＯ １０のオン抵抗も増加する。そこで、表面再結合を排除するか、または少なくとも軽減するＧＴＯ構造が必要である。

[0006]作製時に生じる別の問題として、エッチングが不均一であるため歩留まりが理想値に届かないという点が上げられる。より具体的には、図２に例示されているように、多数のＧＴＯ １０が半導体ウエハ３０上に作製される。しかし、反応性イオンエッチング（ＲＩＥ）または類似のエッチングプロセスを介してＰ型半導体層２０および２２をエッチングしてＧＴＯ １０のアノードを形成する場合、エッチングの進行は、半導体ウエハ３０の中心よりも半導体ウエハ３０の外側の近くの方が速く、その結果、図３に例示されているように、半導体ウエハ３０の外側の近くでＧＴＯ １０のＮ型ベース層１８内へのＧＴＯ １０の過剰エッチングが生じる。過剰エッチングの結果、半導体ウエハ３０の外側領域３２（図２）内のＧＴＯ １０は、意図したとおりに動作せず、歩留まりが低下する。例えば、過剰エッチングにより、半導体ウエハ３０上に作製されたＧＴＯ １０の６０％〜７０％しか、使用可能でないということもありうる（つまり、歩留まりが６０％〜７０％程度でしかない）。そこで、歩留まりを高める電子デバイス構造およびそのような構造を作製するための方法が必要である。

[0007]半導体ウエハ上の不均一なエッチングを補償する電子デバイス構造およびその構造を作製する方法が開示される。一般に、電子デバイス構造は、限定はしないが、ゲートターンオフサイリスタ（ＧＴＯ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはＭＯＳ制御サイリスタ（ＭＣＴ）などのＰＮ接合ベースの電子デバイス向けに実現されたものである。一実施形態では、電子デバイスは、多数の層を備える。半導体層は、所望の半導体材料から形成された第１のドーピング型の半導体ベース層、これもまた所望の半導体材料から形成された半導体ベース層上の半導体緩衝層、および緩衝層上の第２のドーピング型の１つまたは複数の接触層を備える。この１つまたは複数の接触層がエッチングされ、電子デバイスの第２の接触領域を形成する。緩衝層は、電子デバイスの作製時に半導体ベース層に生じる損傷を低減する。

[0008]好ましくは、半導体緩衝層の厚さは、電子デバイスが作製される半導体ウエハ上の不均一なエッチングにより、１つまたは複数の接触層をエッチングして第２の接触領域を形成する際に生じる過剰エッチングを補償するように選択される。一実施形態では、半導体緩衝層の厚さは、半導体ウエハ上のエッチングが不均一であるため、１つまたは複数の接触層をエッチングして第２の接触領域を形成する際に半導体ウエハ上の過剰エッチングの最大量以上となる。一実施形態では、半導体緩衝層は、低濃度にドーピングされ（lightly doped）、これは第２のドーピング型である。別の実施形態では、半導体緩衝層は、低濃度にドーピングされ、これは第１のドーピング型であり、電子デバイスは、低濃度にドーピングされ、第２のドーピング型である半導体材料から形成された半導体レッジ層をさらに備える。

[0009]当業者なら、添付図面に関連して好ましい実施形態の以下の詳細な説明を読めば、本開示の範囲を理解し、その追加の態様があることに気づくであろう。
[0010]本明細書に組み込まれ、本明細書の一部をなす、添付図面は、本開示のさまざまな態様を例示しており、また説明と併せて、本開示の原理を説明するのに役立つ。

[0011]ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 [0012]図１Ａから１Ｃの多数のＧＴＯが従来技術により形成される半導体ウエハ上の不均一なエッチングを図形的に示す図である。 [0013]従来技術によりＧＴＯが形成される半導体ウエハ上のエッチングが不均一である結果のＧＴＯのベース層内への過剰エッチングを例示する図である。 [0014]緩衝層を備えるＰ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 緩衝層を備えるＰ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 緩衝層を備えるＰ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 [0015]本開示の第２の実施形態による緩衝層を備えるＰ型ＧＴＯを例示する図である。 [0016]本開示の第１の実施形態による緩衝層を備えるＮ型ＧＴＯを例示する図である。 [0017]本開示の第２の実施形態による緩衝層を備えるＮ型ＧＴＯを例示する図である。 [0018]緩衝層およびレッジ層を備えるＰ型ＧＴＯおよび本開示の第３の実施形態によるその作製方法を例示する図である。 緩衝層およびレッジ層を備えるＰ型ＧＴＯおよび本開示の第３の実施形態によるその作製方法を例示する図である。 緩衝層およびレッジ層を備えるＰ型ＧＴＯおよび本開示の第３の実施形態によるその作製方法を例示する図である。 緩衝層およびレッジ層を備えるＰ型ＧＴＯおよび本開示の第３の実施形態によるその作製方法を例示する図である。 [0019]本開示の第４の実施形態による緩衝層およびレッジ層を備えるＰ型ＧＴＯを例示する図である。 [0020]本開示の第３の実施形態による緩衝層およびレッジ層を備えるＮ型ＧＴＯを例示する図である。 [0021]本開示の第４の実施形態による緩衝層およびレッジ層を備えるＮ型ＧＴＯを例示する図である。

[0022]以下で述べられる実施形態は、当業者がこれらの実施形態を実践することを可能にするために必要な情報を表し、これらの実施形態を実施する最良の態様を示す。添付図面に照らして以下の説明を読めば、当業者なら、開示の概念を理解し、本明細書では特に扱われていない概念の応用を理解するであろう。これらの概念および応用事例は、本開示および付属の請求項の範囲内にあることを理解されたい。

[0023]半導体ウエハ上の不均一なエッチングを補償する電子デバイス構造およびその構造を製造する方法が開示される。一般に、ＰＮ接合ベースの電子デバイス用に電子デバイス構造が提供される。以下の説明において、ＰＮ接合ベースの電子デバイスは、主に、ゲートターンオフサイリスタ（ＧＴＯ）である。しかし、本明細書で開示されている本発明の概念は、それに限定されない。本明細書で開示されている本発明の概念は、例えば、バイポーラ接合トランジスタ（ＢＪＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、または同様のものなどの他の種類のＰＮ接合ベースの電子デバイスに等しく適用可能である。

[0024]図４Ａから４Ｃは、半導体ウエハの中心の近くおよび半導体ウエハの外縁の近くに、それぞれ、本開示の一実施形態により、作製されたＧＴＯ ３４および３４’を例示している。図示されているように、半導体ウエハの中心の近くに作製されるＧＴＯ ３４および半導体ウエハの外縁の近くに作製されるＧＴＯ ３４’の作製は両方とも、所望の半導体材料の多数の半導体層３８から４８を含む構造３６から始まる。半導体層３８から４８は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層３８から４８は、炭化ケイ素（ＳｉＣ）である。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。

[0025]構造３６は、高濃度にドーピングされたＮ型半導体層３８、Ｎ型半導体層３８上のＰ型半導体層４０、Ｐ型半導体層４０上にエピタキシャル成長させたＮ型ベース層４２、Ｎ型ベース層４２上にエピタキシャル成長し、低濃度にドーピングされたＰ型半導体層４４、Ｐ型緩衝層４４上にあり、高濃度にドーピングされたＰ型半導体層４６、およびＰ型半導体層４６上にあり、非常に高濃度にドーピングされたＰ型半導体層４８を備える。Ｐ型半導体層４６および４８は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層３８から４８のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｐ型半導体層４０は、Ｎ型半導体層３８上のＰ型の下層（例えば、絶縁層）、およびＰ型の下層上の低濃度にドーピングされたＰ型の下層（例えば、ドリフト層）を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１立方センチメートル（ｃｍ^３）当たりのキャリア（つまり、電子または正孔）数、約１×１０^１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約５×１０^１８から２×１０^２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約１×１０^１７個以下であるドーピングレベルを有する。

[0026]図４Ｂに例示されているように、Ｐ型半導体層４６および４８は、エッチング後にＰ型半導体層４６および４８がＧＴＯ ３４および３４’のアノードを形成するようにエッチングされる。Ｎ型半導体層３８は、ＧＴＯ ３４および３４’のカソードを形成することに留意されたい。一実施形態では、Ｐ型半導体層４６および４８は、反応性イオンエッチング（ＲＩＥ）を介してエッチングされる。半導体ウエハの中心の近くに作製されたＧＴＯ ３４については、Ｐ型半導体層４６および４８は所望のエッチング深さ（Ｄ_ＥＴＣＨ）までエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたＧＴＯ ３４’については、過剰エッチングが生じる。過剰エッチングの量（ＯＶＥＲ−ＥＴＣＨ）は、エッチングの種類（例えば、ＲＩＥ）と半導体ウエハ上のＧＴＯ ３４’の位置によって決まる。この説明に関して、ＧＴＯ ３４’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。

[0027]この実施形態では、Ｐ型緩衝層４４の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さ（Ｄ_ＥＴＣＨ）の２０％である場合、Ｐ型緩衝層４４の厚さは０．２×Ｄ_ＥＴＣＨである。そこで、より具体的な一例として、所望のエッチング深さ（Ｄ_ＥＴＣＨ）が１．５ミクロンである場合、Ｐ型緩衝層４４の厚さは、０．３ミクロンまたは約０．３ミクロンとすることができる。この例では、Ｐ型緩衝層４４の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、Ｐ型緩衝層４４の厚さは、過剰エッチングの最大量からＮ型ベース層４２内への過剰エッチングの所定の許容量を引いた値とすることができる。Ｎ型ベース層４２内への過剰エッチングの許容可能量は、ＧＴＯ ３４’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、Ｐ型緩衝層４４のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１６から１×１０^１７個までの範囲内であり、Ｐ型緩衝層４４の厚さは、約０．１から０．３ミクロンまでの範囲内である。対照的に、一実施形態では、Ｎ型ベース層４２のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１７から１×１０^１８個までの範囲内であり、Ｎ型緩衝層４２の厚さは、約０．５から５ミクロンまでの範囲内である。

[0028]半導体ウエハ上の不均一なエッチングを補償することに加えて、Ｐ型緩衝層４４は、特に半導体ウエハの中心の近くに作製されたＧＴＯ ３４に対する表面再結合も軽減するか、または排除する。より具体的には、図４Ｂに例示されているように、エッチングプロセスの結果、ＧＴＯ ３４のアノードを形成するＰ型半導体層４６および４８の側壁表面５０とＰ型緩衝層４４の表面５２の両方における結晶構造に実質的な損傷が生じている。同様に、ＧＴＯ ３４’に関して、（１）ＧＴＯ ３４’のアノードを形成するＰ型半導体層４６および４８ならびに過剰エッチングによるＰ型緩衝層４４の側壁表面５０’と（２）Ｎ型ベース層４２の表面５２’の両方における結晶構造に実質的な損傷が生じている。側壁表面５０および５０’ならびにＧＴＯ ３４および３４’の表面５２および５２’における結晶構造が損傷することで、それらの表面５０、５０’、５２、および５２’において界面電荷、つまり表面トラップが生じる。半導体ウエハの中心の近くに作製されたＧＴＯ ３４については、Ｐ型緩衝層４４は表面５２における界面電荷をＮ型ベース層４２から移動して離す。その結果、表面再結合が減少する（つまり、界面電荷によってトラップされる、Ｎ型ベース層４２内に注入された電子の数が、従来のＧＴＯ １０に比べて低減され（図１Ａから１Ｃ）、界面電荷は、Ｎ型ベース層１８の表面に直に付く）。表面再結合が低下することで、従来のＧＴＯ １０と比べてＧＴＯ ３４の頂部トランジスタのゲイン（β）が高くなり、これにより、次いで、従来のＧＴＯ １０と比べてＧＴＯ ３４のターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）が減少する。

[0029]次に、図４Ｃに例示されているように、Ｎ＋ウェル５４および５４’が、それぞれ、イオン注入により、ＧＴＯ ３４および３４’のＮ型ベース層４２内に形成され、Ｎ＋ウェル５４および５４’は、ＧＴＯ ３４および３４’のゲートを形成する。ＧＴＯ ３４のＮ＋ウェル５４は、Ｐ型緩衝層４４を通り抜けてＮ型ベース層４２内に入り込む。Ｐ型緩衝層４４は、低濃度にドーピングされているため、Ｐ型緩衝層４４は、ＧＴＯ ３４のアノードおよびゲートがショートしないように高い抵抗を有する。この実施形態のＧＴＯ ３４および３４’は、２つのＮ＋ウェル５４および５４’、したがって２つのゲートを備えるが、ＧＴＯ ３４および３４’は、代替的に、１つのＮ＋ウェル５４および５４’のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ３４および３４’のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。図示されていないが、パッシベーション層が、適宜、側壁表面５０および５０’ならびにＧＴＯ ３４および３４’の表面５２および５２’の上に形成されうる。パッシベーション層は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（ＳｉＮ）、または他の好適な材料とすることができる。

[0030]図５は、本開示の別の実施形態による図４Ａから４ＣのＧＴＯ ３４および３４’を例示している。この実施形態では、Ｐ型緩衝層４４の厚さは、過剰エッチングの最大量を超える。その結果、Ｐ型緩衝層４４の一部は、最大量の過剰エッチングが生じるＧＴＯ ３４’であってもＮ型ベース層４２の表面上に残る。そうすることによって、ＧＴＯ ３４’のアノードを形成するためにＰ型半導体層４６および４８のエッチングにおける結晶構造の損傷から生じる界面電荷は、Ｐ型緩衝層４４の残り部分の表面にあり、したがって、Ｎ型ベース層４２から離れる方向に移動される。そこで、この実施形態では、Ｐ型緩衝層４４は、半導体ウエハの中心の近くに作製されたＧＴＯ ３４と半導体ウエハの外縁の近くに作製されたＧＴＯ ３４’の両方に対する表面再結合を低減する。

[0031]図４Ａから４Ｃおよび図５のＧＴＯ ３４および３４’は、Ｐ型ＧＴＯであるが、図６および７に例示されているように、Ｎ型ＧＴＯ ５６および５６’にも同じ概念が適用されうる。図６に例示されているように、ＧＴＯ ５６および５６’は、所望の半導体材料の多数の半導体層５８から６８を備える。半導体層５８から６８は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層５８から６８は、ＳｉＣである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。半導体層５８から６８は、高濃度にドーピングされたＰ型半導体層５８、Ｐ型半導体層５８上のＮ型半導体層６０、Ｎ型半導体層６０上にエピタキシャル成長させたＰ型ベース層６２、Ｐ型ベース層６２上にエピタキシャル成長し、低濃度にドーピングされたＮ型半導体層６４、Ｎ型緩衝層６４上にあり、高濃度にドーピングされたＮ型半導体層６６、およびＮ型半導体層６６上にあり、非常に高濃度にドーピングされたＮ型半導体層６８を備える。Ｎ型半導体層６６および６８は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層５８から６８のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｎ型半導体層６０は、Ｐ型半導体層５８上のＮ型の下層（例えば、絶縁層）、およびＮ型の下層上の低濃度にドーピングされたＮ型の下層（例えば、ドリフト層）を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア（つまり、電子または正孔）数、約１×１０^１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約５×１０^１８から２×１０^２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約１×１０^１７個以下であるドーピングレベルを有する。

[0032]例示されているように、Ｎ型半導体層６６および６８は、エッチング後にＮ型半導体層６６および６８がＧＴＯ ５６および５６’のアノードを形成するようにエッチングされている。Ｐ型半導体層５８は、ＧＴＯ ５６および５６’のカソードを形成することに留意されたい。一実施形態では、Ｎ型半導体層６６および６８は、ＲＩＥを介してエッチングされる。半導体ウエハの中心の近くに作製されたＧＴＯ ５６については、Ｎ型半導体層６６および６８は所望のエッチング深さ（Ｄ_ＥＴＣＨ）までエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたＧＴＯ ５６’については、過剰エッチングが生じる。過剰エッチングの量（ＯＶＥＲ−ＥＴＣＨ）は、エッチングの種類（例えば、ＲＩＥ）と半導体ウエハ上のＧＴＯ ５６’の位置によって決まる。この説明に関して、ＧＴＯ ５６’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。

[0033]この実施形態では、Ｎ型緩衝層６４の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さ（Ｄ_ＥＴＣＨ）の２０％である場合、Ｎ型緩衝層６４の厚さは０．２×Ｄ_ＥＴＣＨである。そこで、より具体的な一例として、所望のエッチング深さ（Ｄ_ＥＴＣＨ）が１．５ミクロンである場合、Ｎ型緩衝層６４の厚さは、０．３ミクロンまたは約０．３ミクロンとすることができる。この例では、Ｎ型緩衝層６４の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、Ｎ型緩衝層６４の厚さは、過剰エッチングの最大量からＰ型ベース層６２内への過剰エッチングの所定の許容量を引いた値とすることができる。Ｐ型ベース層６２内への過剰エッチングの許容可能量は、ＧＴＯ ５６’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、Ｎ型緩衝層６４のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１６から１×１０^１７個までの範囲内であり、Ｎ型緩衝層６４の厚さは、約０．１から０．３ミクロンまでの範囲内である。対照的に、一実施形態では、Ｐ型ベース層６２のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１７から１×１０^１８個までの範囲内であり、Ｐ型緩衝層６２の厚さは、約０．５から５ミクロンまでの範囲内である。

[0034]半導体ウエハ上の不均一なエッチングを補償することに加えて、Ｎ型緩衝層６４は、特に半導体ウエハの中心の近くに作製されたＧＴＯ ５６に対する表面再結合も軽減するか、または排除する。より具体的には、エッチングプロセスの結果、ＧＴＯ ５６のアノードを形成するＮ型半導体層６６および６８の側壁表面とＮ型緩衝層６４の表面の両方における結晶構造に実質的な損傷が生じている。同様に、（１）ＧＴＯ ５６’のアノードを形成するＮ型半導体層６６および６８ならびに過剰エッチングによるＮ型緩衝層６４の側壁表面と（２）Ｐ型ベース層６２の表面の両方における結晶構造に実質的な損傷が生じている。ＧＴＯ ５６および５６’の表面における結晶構造が損傷することで、それらの表面において界面電荷、つまり表面トラップが生じる。半導体ウエハの中心の近くに作製されたＧＴＯ ５６については、Ｎ型緩衝層６４は界面電荷をＰ型ベース層６２から移動して離す（つまり、界面電荷は、Ｐ型ベース層６２の表面ではなくＮ型緩衝層６４の表面にある）。その結果、表面再結合が減少する（つまり、界面電荷によってトラップされる、Ｐ型ベース層６２内に注入された電子の数が、従来のＧＴＯ １０に比べて低減され（図１Ａから１Ｃ）、界面電荷は、Ｎ型ベース層１８の表面に直に付く）。表面再結合が低下することで、従来のＧＴＯ １０と比べてＧＴＯ ５６の頂部トランジスタのゲイン（β）が高くなり、これにより、次いで、従来のＧＴＯ １０と比べてＧＴＯ ５６のターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）が減少する。

[0035]最後に、Ｐ＋ウェル７０および７０’が、それぞれ、イオン注入により、ＧＴＯ ５６および５６’のＰ型ベース層６２内に形成され、Ｐ＋ウェル７０および７０’は、ＧＴＯ ５６および５６’のゲートを形成する。ＧＴＯ ５６のＰ＋ウェル７０は、Ｎ型緩衝層６４を通り抜けてＰ型ベース層６２内に入り込む。Ｎ型緩衝層６４は、低濃度にドーピングされているため、Ｎ型緩衝層６４は、ＧＴＯ ５６のアノードおよびゲートがショートしないように高い抵抗を有する。この実施形態のＧＴＯ ５６および５６’はそれぞれ、２つのＰ＋ウェル７０および７０’をそれぞれ、したがって２つのゲートを備えるが、ＧＴＯ ５６および５６’は、代替的に、１つのＰ＋ウェル７０および７０’のみと、したがって、１つのゲートとをそれぞれ備えることができることに留意されたい。ＧＴＯ ５６および５６’のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。図示されていないが、パッシベーション層が、適宜、ＧＴＯ ５６および５６’の表面の上に形成されうる。パッシベーション層は、ＳｉＯ_２、ＳｉＮ、または他の好適な材料とすることができる。

[0036]図７は、本開示の別の実施形態による図６のＧＴＯ ５６および５６’を例示している。この実施形態では、Ｎ型緩衝層６４の厚さは、過剰エッチングの最大量を超える。その結果、Ｎ型緩衝層６４の一部は、最大量の過剰エッチングが生じるＧＴＯ ５６’であってもＰ型ベース層６２の表面上に残る。そうすることによって、ＧＴＯ ５６’のアノードを形成するためにＮ型半導体層６６および６８のエッチングにおける結晶構造の損傷から生じる界面電荷は、Ｎ型緩衝層６４の残り部分の表面にあり、したがって、Ｐ型ベース層６２から離れる方向に移動される。そこで、この実施形態では、Ｎ型緩衝層６４は、半導体ウエハの中心の近くに作製されたＧＴＯ ５６と半導体ウエハの外縁の近くに作製されたＧＴＯ ５６’の両方に対する表面再結合を低減する。

[0037]図８Ａから８Ｄは、半導体ウエハの中心近くおよび半導体ウエハの外縁の近くに、それぞれ、本開示の別実施形態により、作製されたＧＴＯ ７２および７２’を例示している。一般に、ＧＴＯ ７２および７２’は、図４Ａから４ＣのＧＴＯ ３４および３４’に類似している。しかし、この実施形態では、緩衝層は、ベース層と同じであり、ＧＴＯ ７２および７２’は、以下で説明されているようにレッジ層をさらに備える。図示されているように、半導体ウエハの中心の近くに作製されるＧＴＯ ７２および半導体ウエハの外縁の近くに作製されるＧＴＯ ７２’の作製は両方とも、所望の半導体材料の多数の半導体層７６から８６を含む構造７４から始まる。半導体層７６から８６は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層７６から８６は、ＳｉＣである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。

[0038]構造７４は、高濃度にドーピングされたＮ型半導体層７６、Ｎ型半導体層７６上のＰ型半導体層７８、Ｐ型半導体層７８上にエピタキシャル成長させたＮ型ベース層８０、Ｎ型ベース層８０上にエピタキシャル成長し、低濃度にドーピングされたＮ型半導体層８２、Ｎ型緩衝層８２上にあり、高濃度にドーピングされたＰ型半導体層８４、およびＰ型半導体層８４上にあり、非常に高濃度にドーピングされたＰ型半導体層８６を備える。Ｐ型半導体層８４および８６は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層７６から８６のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｐ型半導体層７８は、Ｎ型半導体層７６上のＰ型の下層（例えば、絶縁層）、およびＰ型の下層上の低濃度にドーピングされたＰ型の下層（例えば、ドリフト層）を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア（つまり、電子または正孔）数、約１×１０^１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約５×１０^１８から２×１０^２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約１×１０^１７個以下であるドーピングレベルを有する。

[0039]図８Ｂに例示されているように、Ｐ型半導体層８４および８６は、エッチング後にＰ型半導体層８４および８６がＧＴＯ ７２および７２’のアノードを形成するようにエッチングされる。Ｎ型半導体層７６は、ＧＴＯ ７２および７２’のカソードを形成することに留意されたい。一実施形態では、Ｐ型半導体層８４および８６は、ＲＩＥを介してエッチングされる。半導体ウエハの中心の近くに作製されたＧＴＯ ７２については、Ｐ型半導体層８４および８６は所望のエッチング深さ（Ｄ_ＥＴＣＨ）までエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたＧＴＯ ７２’については、過剰エッチングが生じる。過剰エッチングの量（ＯＶＥＲ−ＥＴＣＨ）は、エッチングの種類（例えば、ＲＩＥ）と半導体ウエハ上のＧＴＯ ７２’の位置によって決まる。この説明に関して、ＧＴＯ ７２’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。

[0040]この実施形態では、Ｎ型緩衝層８２の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さ（Ｄ_ＥＴＣＨ）の２０％である場合、Ｎ型緩衝層８２の厚さは０．２×Ｄ_ＥＴＣＨである。そこで、より具体的な一例として、所望のエッチング深さ（Ｄ_ＥＴＣＨ）が１．５ミクロンである場合、Ｎ型緩衝層８２の厚さは、０．３ミクロンまたは約０．３ミクロンとすることができる。この例では、Ｎ型緩衝層８２の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、Ｎ型緩衝層８２の厚さは、過剰エッチングの最大量からＮ型ベース層８０内への過剰エッチングの所定の許容量を引いた値とすることができる。Ｎ型ベース層８０内への過剰エッチングの許容可能量は、ＧＴＯ ７２’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、Ｎ型緩衝層８２のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１６から１×１０^１７個までの範囲内であり、Ｎ型緩衝層８２の厚さは、約０．１から０．３ミクロンまでの範囲内である。対照的に、一実施形態では、Ｎ型ベース層８０のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１７から１×１０^１８個までの範囲内であり、Ｎ型緩衝層８０の厚さは、約０．５から５ミクロンまでの範囲内である。

[0041]次に、図８Ｃに例示されているように、Ｎ＋ウェル８８および８８’が、それぞれ、イオン注入により、ＧＴＯ ７２および７２’のＮ型ベース層８０内に形成され、Ｎ＋ウェル８８および８８’は、ＧＴＯ ７２および７２’のゲートを形成する。ＧＴＯ ７２のＮ＋ウェル８８は、Ｎ型緩衝層８２を通り抜けてＮ型ベース層８０内に入り込む。この実施形態のＧＴＯ ７２および７２’は、２つのＮ＋ウェル８８および８８’、したがって２つのゲートを備えるが、ＧＴＯ ７２および７２’は、代替的に、１つのＮ＋ウェル８８および８８’のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ７２および７２’のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。

[0042]図８Ｃに例示されているように、エッチングプロセスを使用してＰ型半導体層８４および８６をエッチングし、ＧＴＯ７２のアノードを形成した結果、ＧＴＯ ７２のアノードを形成するＰ型半導体層８４および８６の側壁表面９０とＮ型緩衝層８２の表面９２の両方における結晶構造に実質的な損傷が生じている。同様に、ＧＴＯ ７２’に関して、（１）ＧＴＯ ７２’のアノードを形成するＰ型半導体層８４および８６ならびに過剰エッチングによるＮ型緩衝層８２の側壁表面９０’と（２）Ｎ型ベース層８０の表面９２’の両方における結晶構造に実質的な損傷が生じている。側壁表面９０および９０’ならびにＧＴＯ ７２および７２’の表面９２および９２’における結晶構造が損傷することで、それらの表面９０、９０’、９２、および９２’において界面電荷、つまり表面トラップが生じる。

[0043]ＧＴＯ ７２および７２’の表面９０、９０’、９２、９２’における界面電荷を低減するか、または排除するために、半導体層７６から８６と同じ半導体材料のＰ型レッジ層９４が、図８Ｄに例示されているように、ＧＴＯ ７２および７２’の表面９０、９０’、９２、９２’上にエピタキシャル成長させられる。Ｐ型レッジ層９４は、低濃度にドーピングされる。一実施形態では、Ｐ型レッジ層９４は、１ｃｍ^３当たりのキャリア数、約５×１０^１５から１×１０^１７個までの範囲内のドーピングレベル、および約１０００から３０００オングストロームまでの範囲内の厚さを有する。特定の一実施形態では、Ｐ型レッジ層９４は、Ｎ型緩衝層８２と同じか、または少なくともおおよそ同じ、ドーピングレベルおよび厚さを有する。一実施形態では、半導体層７６および８６およびＰ型レッジ層９４は両方とも、ＳｉＣから形成される。さらに、Ｐ型レッジ層９４は、エピタキシャル成長層なので、Ｐ型レッジ層９４は、ＳｉＯ_２およびＳｉＮの層などの従来のパッシベーション層に比べて表面９０、９０’、９２、および９２’の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、Ｐ型レッジ層９４のエピタキシャル成長を行う際に、表面９０、９０’、９２、９２’上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてＧＴＯ ７２および７２’が加熱され、これにより、表面９０、９０’、９２、９２’の品質を改善し、表面９０、９０’、９２、９２’における界面電荷を低減することができる。Ｐ型レッジ層９４によってもたらされるパッシベーションの結果として、表面９０、９０’、９２、９２’における界面電荷は低減され、これにより、ＧＴＯ ７２および７２’の頂部トランジスタのゲイン（β）が高まり、次いで、これにより、ＧＴＯ ７２および７２’のターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）が減少する。

[0044]それに加えて、半導体ウエハの中心の近くに形成されるＧＴＯ ７２については、Ｐ型レッジ層９４およびＮ型緩衝層８２が、完全空乏領域９６を形成する。完全空乏領域９６は、高い抵抗を有する。完全空乏領域９６の高い抵抗は、ＧＴＯ ７２のＮ型ベース層８０内に注入された電子がＮ型ベース層８０からＮ型緩衝層８２の表面９２における界面電荷、つまり表面トラップに流れるのを防止、または少なくとも軽減することによってＧＴＯ ７２に対する表面再結合をさらに低減する。図示されていないが、パッシベーション層は、適宜、ＧＴＯ ７２および７２’のＰ型レッジ層９４の上に形成されうる。パッシベーション層は、ＳｉＯ_２、ＳｉＮ、または他の好適な材料とすることができる。

[0045]図９は、本開示の別の実施形態による図８Ａから８ＣのＧＴＯ ７２および７２’を例示している。この実施形態では、Ｎ型緩衝層８２の厚さは、過剰エッチングの最大量を超える。その結果、Ｎ型緩衝層８２の一部は、最大量の過剰エッチングが生じるＧＴＯ ７２’であってもＮ型ベース層８０の表面上に残る。そうすることによって、Ｐ型レッジ層９４およびＮ型緩衝層８２は、半導体ウエハの中心の近くに作製されたＧＴＯ ７２と半導体ウエハの外縁の近くに作製されたＧＴＯ ７２’の両方に対する表面再結合をさらに低減するか、または排除する完全空乏領域９６を形成する。

[0046]図８Ａから８Ｄおよび図９のＧＴＯ ７２および７２’は、Ｐ型ＧＴＯであるが、図１０および１１に例示されているように、Ｎ型ＧＴＯ ９８および９８’にも同じ概念が適用されうる。図１０に示されているように、半導体ウエハの中心の近くに作製されるＧＴＯ ９８および半導体ウエハの外縁の近くに作製されるＧＴＯ ９８’は両方とも、所望の半導体材料の多数の半導体層１００から１１０を含む。半導体層１００から１１０は、好ましくは、所望の半導体材料のエピタキシャル成長層である。好ましい実施形態において、半導体層１００から１１０は、ＳｉＣである。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。

[0047]半導体層１００から１１０は、高濃度にドーピングされたＰ型半導体層１００、Ｐ型半導体層１００上のＮ型半導体層１０２、Ｎ型半導体層１０２上にエピタキシャル成長させたＰ型ベース層１０４、Ｐ型ベース層１０４上にエピタキシャル成長し、低濃度にドーピングされたＰ型半導体層１０６、Ｐ型緩衝層１０６上にあり、高濃度にドーピングされたＮ型半導体層１０８、およびＮ型半導体層１０８上にあり、非常に高濃度にドーピングされたＮ型半導体層１１０を備える。Ｎ型半導体層１０８および１１０は、本明細書では接触層とも称されうる。ここで、図示されていないが、当業者なら、半導体層１００から１１０のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｎ型半導体層１０２は、Ｐ型半導体層１００上のＮ型の下層（例えば、絶縁層）、およびＮ型の下層上の低濃度にドーピングされたＮ型の下層（例えば、ドリフト層）を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア（つまり、電子または正孔）数、約１×１０^１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約５×１０^１８から２×１０^２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ^３当たりのキャリア数、約１×１０^１７個以下であるドーピングレベルを有する。

[0048]Ｎ型半導体層１０８および１１０は、エッチング後にＮ型半導体層１０８および１１０がＧＴＯ ９８および９８’のアノードを形成するようにエッチングされている。Ｐ型半導体層１００は、ＧＴＯ ９８および９８’のカソードを形成することに留意されたい。一実施形態では、Ｎ型半導体層１０８および１１０は、ＲＩＥを介してエッチングされる。半導体ウエハの中心の近くに作製されたＧＴＯ ９８については、Ｎ型半導体層１０８および１１０は所望のエッチング深さ（Ｄ_ＥＴＣＨ）までエッチングされる。しかし、半導体ウエハ上の不均一なエッチングのため、半導体ウエハの外縁の近くのエッチングは、半導体の中心の近くのエッチングに比べて速く進む。その結果、半導体ウエハの外縁の近くに作製されたＧＴＯ ９８’については、過剰エッチングが生じる。過剰エッチングの量（ＯＶＥＲ−ＥＴＣＨ）は、エッチングの種類（例えば、ＲＩＥ）と半導体ウエハ上のＧＴＯ ９８’の位置によって決まる。この説明に関して、ＧＴＯ ９８’は、最大量の過剰エッチングを有する半導体ウエハ上のある位置に作製される。

[0049]この実施形態では、Ｐ型緩衝層１０６の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しい。例えば、過剰エッチングの最大量が所望のエッチング深さ（Ｄ_ＥＴＣＨ）の２０％である場合、Ｐ型緩衝層１０６の厚さは０．２×Ｄ_ＥＴＣＨである。そこで、より具体的な一例として、所望のエッチング深さ（Ｄ_ＥＴＣＨ）が１．５ミクロンである場合、Ｐ型緩衝層１０６の厚さは、０．３ミクロンまたは約０．３ミクロンとすることができる。この例では、Ｐ型緩衝層１０６の厚さは、過剰エッチングの最大量に等しいか、または少なくともほぼ等しいが、本開示はそれに限定されないことに留意されたい。より具体的には、別の実施形態において、Ｐ型緩衝層１０６の厚さは、過剰エッチングの最大量からＰ型ベース層１０４内への過剰エッチングの所定の許容量を引いた値とすることができる。Ｐ型ベース層１０４内への過剰エッチングの許容可能量は、ＧＴＯ ９８’が意図したとおりの動作に失敗することなく生じうる過剰エッチングの量である。一実施形態では、Ｐ型緩衝層１０６のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１６から１×１０^１７個までの範囲内であり、Ｐ型緩衝層１０６の厚さは、約０．１から０．３ミクロンまでの範囲内である。対照的に、一実施形態では、Ｐ型ベース層１０４のドーピングレベルは、１ｃｍ^３当たりのキャリア数、約１×１０^１７から１×１０^１８個までの範囲内であり、Ｐ型緩衝層１０４の厚さは、約０．５から５ミクロンまでの範囲内である。

[0050]Ｐ＋ウェル１１２および１１２’が、それぞれ、イオン注入により、ＧＴＯ ９８および９８’のＰ型ベース層１０４内に形成され、Ｐ＋ウェル１１２および１１２’は、ＧＴＯ ９８および９８’のゲートを形成する。ＧＴＯ ９８のＰ＋ウェル１１２は、Ｐ型緩衝層１０６を通り抜けてＰ型ベース層１０４内に入り込む。この実施形態のＧＴＯ ９８および９８’は、２つのＰ＋ウェル１１２および１１２’、したがって２つのゲートを備えるが、ＧＴＯ ９８および９８’は、代替的に、１つのＰ＋ウェル１１２および１１２’のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ９８および９８’のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。

[0051]エッチングプロセスを使用してＮ型半導体層１０８および１１０をエッチングし、ＧＴＯ９８のアノードを形成した結果、ＧＴＯ ９８のアノードを形成するＮ型半導体層１０８および１１０の側壁表面とＰ型緩衝層１０６の表面の両方における結晶構造に実質的な損傷が生じている。同様に、ＧＴＯ ９８’に関して、（１）ＧＴＯ ９８’のアノードを形成するＮ型半導体層１０８および１１０ならびに過剰エッチングによるＰ型緩衝層１０６の側壁表面と（２）Ｐ型ベース層１０４の表面の両方における結晶構造に実質的な損傷が生じている。ＧＴＯ ９８および９８’の表面における結晶構造が損傷することで、それらの表面において界面電荷、つまり表面トラップが生じる。

[0052]ＧＴＯ ９８および９８’の表面における界面電荷を低減するか、または排除するために、半導体層１００から１１０と同じ半導体材料のＮ型レッジ層１１４が、ＧＴＯ ９８および９８’の表面上にエピタキシャル成長させられる。Ｎ型レッジ層１１４は、低濃度にドーピングされる。一実施形態では、Ｎ型レッジ層１１４は、１ｃｍ^３当たりのキャリア数、約５×１０^１５から１×１０^１７個までの範囲内のドーピングレベル、および約１０００から３０００オングストロームまでの範囲内の厚さを有する。特定の一実施形態では、Ｎ型レッジ層１１４は、Ｐ型緩衝層１０６と同じか、または少なくともおおよそ同じ、ドーピングレベルおよび厚さを有する。一実施形態では、半導体層１００から１１０およびＮ型レッジ層１１４は両方とも、ＳｉＣから形成される。さらに、Ｎ型レッジ層１１４は、エピタキシャル成長されるので、Ｎ型レッジ層１１４は、ＳｉＯ_２および窒化ケイ素ＳｉＮなどの従来のパッシベーション層に比べて表面の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、Ｎ型レッジ層１１４のエピタキシャル成長を行う際に、表面上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてＧＴＯ ９８および９８’が加熱され、これにより、表面の品質を改善し、表面における界面電荷を低減することができる。Ｎ型レッジ層１１４によってもたらされるパッシベーションの結果として、表面における界面電荷は低減され、これにより、ＧＴＯ ９８および９８’の頂部トランジスタのゲイン（β）が高まり、次いで、これにより、ＧＴＯ ９８および９８’のターンオン電流（Ｉ_{Ｇ，ＴＵＲＮ−ＯＮ}）が減少する。

[0053]それに加えて、半導体ウエハの中心の近くに形成されるＧＴＯ ９８については、Ｎ型レッジ層１１４およびＰ型緩衝層１０６が、完全空乏領域１１６を形成する。完全空乏領域１１６は、高い抵抗を有する。完全空乏領域１１６の高い抵抗は、ＧＴＯ ９８のＰ型ベース層１０４内に注入された電子がＮ型ベース層１０４からＰ型緩衝層１０６の表面９２における界面電荷、つまり表面トラップに流れるのを防止、または少なくとも軽減することによってＧＴＯ ９８に対する表面再結合をさらに低減する。図示されていないが、パッシベーション層は、適宜、ＧＴＯ ９８および９８’のＮ型レッジ層１１４の上に形成されうる。パッシベーション層は、ＳｉＯ_２、ＳｉＮ、または他の好適な材料とすることができる。

[0054]図１１は、本開示の別の実施形態による図１０のＧＴＯ ９８および９８’を例示している。この実施形態では、Ｐ型緩衝層１０６の厚さは、過剰エッチングの最大量を超える。その結果、Ｐ型緩衝層１０６の一部は、最大量の過剰エッチングが生じるＧＴＯ ９８’であってもＰ型ベース層１０４の表面上に残る。そうすることによって、Ｎ型レッジ層１１４およびＰ型緩衝層１０６は、半導体ウエハの中心の近くに作製されたＧＴＯ ９８と半導体ウエハの外縁の近くに作製されたＧＴＯ ９８’の両方に対する表面再結合をさらに低減するか、または排除する完全空乏領域１１６を形成する。

[0055]ここでもまた、本明細書ではＧＴＯ ３４、３４’、５６、５６’、７２、７２’、９８、および９８’を重点的に説明しているが、本明細書で開示されている概念は、例えば、ＢＪＴ、ＭＣＴ、または同様のものなどのＰＮ接合ベースの他の種類のデバイスにも等しく適用可能であることに留意されたい。例えば、図４Ａから４Ｃ、図５から７、図８から８Ｄ、および図９から図１１の構造は、それぞれ、底部半導体層３８、５８、７６、および１００を省くことによって対応するＢＪＴを形成するように容易に変更できる。そこで、図４Ｃの構造を例にとると、Ｐ型半導体層４６および４８は、対応するＰＮＰ ＢＪＴのエミッタを形成することができ、Ｎ＋ウェル５４は、ＰＮＰ ＢＪＴのベースを形成することができ、Ｐ型半導体層４０は、対応するＰＮＰ ＢＪＴのコレクタを形成することができる。同様の方法で、本明細書で開示されている概念は、ＭＣＴにも適用可能である。

[0056]当業者なら、本開示の好ましい実施形態への改善形態および修正形態を理解するであろう。そのようなすべての改善形態および修正形態は、本明細書で開示されている概念および以下の請求項の範囲内にあると考えられる。

Claims (40)

1. 複数の層を備える電子デバイスであって、
   第１のドーピング型の半導体ベース層と、
   前記半導体ベース層上の半導体緩衝層と、
   前記電子デバイスの第１の接触領域を形成し、前記第１のドーピング型と反対である第２のドーピング型である、半導体緩衝層上の１つまたは複数の接触層とを備え、
   前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に生じる過剰エッチングを補償する電子デバイス。
2. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項１に記載の電子デバイス。
3. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項１に記載の電子デバイス。
4. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項１に記載の電子デバイス。
5. 前記半導体緩衝層の前記厚さは、約０．１から０．３ミクロンまでの範囲内である請求項１に記載の電子デバイス。
6. 前記半導体緩衝層は、前記第１のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
7. 前記第１の接触領域を形成するようにエッチングされた前記１つまたは複数の接触層の側壁上の半導体レッジ層と、
   前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および
   前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる１つ層の表面とをさらに備え、
   前記半導体レッジ層は、前記第２のドーピング型である請求項６に記載の電子デバイス。
8. 前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項７に記載の電子デバイス。
9. 前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内である請求項８に記載の電子デバイス。
10. 前記低濃度にドーピングされた半導体レッジ層の厚さは、約１０００から３０００オングストロームまでの範囲内である請求項８に記載の電子デバイス。
11. 前記半導体材料は、炭化ケイ素である請求項７に記載の電子デバイス。
12. 前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
13. 前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内である請求項１２に記載の電子デバイス。
14. 前記半導体緩衝層は、前記第１のドーピング型と反対である前記第２のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
15. 前記半導体ベース層、前記半導体緩衝層、および前記１つまたは複数の接触層は、炭化ケイ素から形成される請求項１に記載の電子デバイス。
16. 高濃度にドーピングされたウェルは、前記半導体ベース層内に形成され、前記電子デバイスの第２の接触領域である請求項１に記載の電子デバイス。
17. 前記半導体ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項１６に記載の電子デバイス。
18. 前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのアノードであり、前記第２の接触領域は、前記ＧＴＯのゲートであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項１７に記載の電子デバイス。
19. 前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのエミッタであり、前記第２の接触領域は、前記ＢＪＴのベースであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項１７に記載の電子デバイス。
20. 前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項１に記載の電子デバイス。
21. 複数の層を備える電子デバイスを作製する方法であって、
    第１のドーピング型を有する半導体ベース層上に半導体緩衝層を構成するステップと、
    前記半導体緩衝層上に１つまたは複数の接触層を構成するステップであって、前記１つまたは複数の接触層は前記第１のドーピング型と反対の第２のドーピング型である、ステップと、
    前記１つまたは複数の接触層をエッチングして前記電子デバイスの第１の接触領域を形成するステップとを含み、
    前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であることにより前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に生じる過剰エッチングを補償する方法。
22. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項２１に記載の方法。
23. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項２１に記載の方法。
24. 前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項２１に記載の方法。
25. 前記半導体緩衝層の前記厚さは、約０．１から０．３ミクロンまでの範囲内である請求項２１に記載の方法。
26. 前記半導体緩衝層は、前記第１のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
27. 前記第１の接触領域を形成するようにエッチングされた前記１つまたは複数の接触層の側壁上の半導体レッジ層と、
    前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および
    前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる１つ層の表面とを形成するステップをさらに含み、
    前記半導体レッジ層は、前記第２のドーピング型である請求項２６に記載の方法。
28. 前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項２７に記載の方法。
29. 前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内である請求項２８に記載の方法。
30. 前記低濃度にドーピングされた半導体レッジ層の厚さは、約１０００から３０００オングストロームまでの範囲内である請求項２８に記載の方法。
31. 前記半導体材料は、炭化ケイ素である請求項２７に記載の方法。
32. 前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
33. 前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内である請求項３２に記載の方法。
34. 前記半導体緩衝層は、前記第１のドーピング型と反対である前記第２のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
35. 前記半導体ベース層、前記半導体緩衝層、および前記１つまたは複数の接触層は、炭化ケイ素から形成される請求項２１に記載の方法。
36. 前記電子デバイスの第２の接触領域を形成する前記半導体ベース層内に高濃度にドーピングされた領域を形成するステップをさらに含む請求項２１に記載の方法。
37. 前記複数の層は、前記半導体ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項３６に記載の方法。
38. 前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのアノードであり、前記第２の接触領域は、前記ＧＴＯのゲートであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項３７に記載の方法。
39. 前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのエミッタであり、前記第２の接触領域は、前記ＢＪＴのベースであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項３７に記載の方法。
40. 前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項２１に記載の方法。

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