JP2018107441A - ｐ＋基板、ｐ−層、ｎ−層および第３の層から成る層スタックの製造方法 - Google Patents

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Abstract

【課題】ｐ+基板、ｐ-層、ｎ-層および第３の層から成る層スタックの製造方法を提供する。
【解決手段】第１の部分スタックは、少なくとも、ｐ+基板を含んでおり、第２の部分スタックは、少なくとも、ｎ-層を含んでおり、ｐ-層は、ｐ+基板の上面における注入またはエピタキシによって、またはｎ-層におけるエピタキシによって形成され、かつｐ-層は、第１の部分スタックの上面または第２の部分スタックの上面を形成し、第３の層は、ウェハボンディングの前または後に形成され、ｎ-層は、ウェハボンディングの後に、第２の部分スタックを少なくとも部分的に形成するｎ-基板の研磨によって形成されるか、またはｎ-層は、ウェハボンディングの前に、ｎ+基板の上に形成される。
【選択図】図１

Description

本発明は、ｐ+基板、ｐ-層、ｎ-層および第３の層から成る層スタックの製造方法に関する。
Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉの「ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４から、ｎ-層およびｎ+層が液層エピタキシによって２つのｐ+基板の間に形成されている、高圧耐性のある半導体ダイオードｐ+−ｎ−ｎ+が公知である（第８頁および第９頁）。第３章、第２２頁〜第２６頁には、ｎ+基板を備えた、ＧａＡｓを含有しているエピタキシャル層構造と、ショットキーコンタクトを形成するための、ニッケルを含有している層と、を有しているショットキーダイオードが記載されている。
欧州特許出願公開第２６４５４３１号明細書（ＥＰ２６４５４３１Ａ１）からは、２つまたはそれ以上の太陽電池から成るタンデム太陽電池のための製造方法が公知であり、この製造方法においては、少なくとも１つの第１の太陽電池が、ベース基板構造の上に形成され、第２の太陽電池が、補助基板の上に形成され、２つの太陽電池が最終的にウェハボンディングを用いて素材結合によって相互に接合される。
この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。
この課題は、請求項１の特徴を備えている製造方法によって解決される。本発明の有利な構成は、従属請求項の対象である。
本発明の対象によれば、ｐ+基板、ｐ-層、ｎ-層および第３の層を含んでいる層スタックのための製造方法が提供される。
ｐ+基板は、１×１０18〜５×１０20ｃｍ-3のドーパント濃度および５０μｍ〜５００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
ｐ-層は、１０14〜１０16ｃｍ-3のドーパント濃度および０．０１μｍ〜３０μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
ｎ-層は、１０14〜１０16ｃｍ-3のドーパント濃度および１０μｍ〜２００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
第１の部分スタックおよび第２の部分スタックが形成され、第１の部分スタックの上面が、ウェハボンディングを用いて、第２の部分スタックの上面と素材結合によって接合され、それによって層スタックが形成される。
第１の部分スタックは、少なくともｐ+基板を含んでおり、その一方で、第２の部分スタックは、少なくともｎ-層を含んでいる。
ｐ-層は、エピタキシによって、例えばＬＰＥまたはＭＯＶＰＥによって、またはｐ+基板の上面における注入によって、またはｎ-層におけるエピタキシによって形成され、第１の部分スタックの上面または第２の部分スタックの上面を形成する。第３の層は、ウェハボンディングの前または後に形成される。
とりわけ、ｐ-層は、１０13Ｎ／ｃｍ-3未満のドーパント、または１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3の間のドーパントを有している。１つの実施の形態においては、ｐ+基板が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの間の厚さまで薄くされる。
第１の代替形態においては、ｎ-基板から出発して、そのｎ-基板がウェハボンディングプロセスによって第１のスタックと接合され、そのウェハボンディングの後に、第２の部分スタックを少なくとも部分的に形成しているｎ-基板が研磨されることによってｎ-層が形成される。後続のプロセスステップにおいては、ｎ-基板が、またこれによってｎ-層が所望の厚さまで薄くされる。
第２の代替形態においては、ｎ-層がウェハボンディングの前にｎ+基板の上にエピタキシャルに形成される。
とりわけ、ｎ-層の厚さは、５０μｍ〜２５０μｍまでの間の範囲にある。
とりわけ、ｎ-層のドーパントは、１０13Ｎ／ｃｍ-3〜１０15Ｎ／ｃｍ-3の間の範囲にある。
さらなるウェハボンディングを用いてｎ-層を製造することの１つの利点は、厚いｎ-層を容易に製造できるということにある。これによって、エピタキシの際の長い析出プロセスが省略される。また、さらなるウェハボンディングプロセスによって、積層欠陥の数を低減することもできる。
１つの代替的な実施の形態においては、ｎ-層が、１０10Ｎ／ｃｍ-3より高く、かつ１０13Ｎ／ｃｍ-3よりも低いドーパントを有している。ドーパントを極端に低くすることによって、ｎ-層を、真性層と解することもできる。
１つの別の発展形態においては、ｎ-基板を薄くした後に、エピタキシまたは高ドーズ注入によって、ｎ-基板の上に、１０18Ｎ／ｃｍ-3〜５×１０19Ｎ／ｃｍ-3未満の間の範囲でｎ+層が形成される。ｎ-基板を薄くすることは、とりわけＣＭＰステップを用いて、すなわち化学機械研磨を用いて行われる。
用語「ウェハボンディング」は、用語「半導体ボンディング」と同義で用いられていることを言及しておく。とりわけ、第１の部分スタックはモノリシックに形成されており、またとりわけ第２の部分スタックも同様にモノリシックに形成されている。
基板および第１の層および第２の層は、ＩＩＩ−Ｖ族半導体層であると解され、１つの発展形態においては、それらの層および基板は、それぞれ同一の格子定数を有しており、またとりわけ同一の半導体材料、特にＧａＡｓを含有している。
１つの利点は、ウェハボンディングによって、またｐ-中間層によって、形成される層スタックの結晶構造の品質が、例えばエピタキシのみによって、かつ／または中間層を含まずに形成されたスタックに比べて、他ならぬ厚い半導体層に関して高い層品質を達成できる、ということである。特に、層スタックを僅かな転位で形成することができる。これによって、特に、ｎ-層においては、キャリア寿命を著しく延ばすことができる。ｐ中間層におけるキャリアの寿命に影響を及ぼすために、ウェハボンディングの前に、ｐ中間層において、再結合中心を導入することも可能である。
ｎ-層を分離することの利点は、支持体、ないし第２の部分スタックのｎ-基板を繰り返し何度も使用できることである。
相応のことが、ｎ+基板にも当てはまる。すなわち、薄いｎ+層の分離によって、ｎ+基板を繰り返し使用することができる。とりわけ、薄いｎ+基板の分離の前に、ｎ-層もエピタキシに製造することができる。換言すれば、１つの発展形態においては、ｎ+層が、ｎ-層に直接的に接しているｎ+基板の領域として、ウェハボンディングの前に、ｎ-層と共にｎ+基板から分離される。
１つの発展形態においては、ウェハボンディングの前に形成されたｎ-層が、分離の前に、ｎ+基板におけるエピタキシによって、例えばＬＰＥまたはＭＯＶＰＥによって、またはｎ+基板内の注入によって形成される。
１つの代替的な発展形態によれば、第３の層が、少なくとも５×１０18ｃｍ-3のドーパント濃度および２０μｍ未満の層厚を備えており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ+層として形成されている。
ｎ+層を、ウェハボンディングの後に、研磨によって形成されたｎ-層におけるエピタキシによって、または研磨によって形成されたｎ-層における注入によって、形成することができる。
１つの発展形態においては、ｎ-層が不純物の注入によって、ｎ-基板から分離される。
ｎ+基板からの、ｎ-層および／またはｎ+層の分離は、１つの別の実施の形態によれば、不純物の注入によって行われる。
１つの代替的な実施の形態によれば、第３の層は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成る。
以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施の形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。
本発明による製造方法の第１の実施の形態の概略図を示す。 本発明による製造方法の第２の実施の形態の概略図を示す。 本発明による製造方法の第３の実施の形態の概略図を示す。 本発明による製造方法の第３の実施の形態の概略図を示す。 本発明による製造方法の第４の実施の形態の概略図を示す。
図１には、本発明による製造方法の第１の実施の形態が示されている。
５×１０18〜５×１０20ｃｍ-3のドーパント濃度および５０〜５００μｍの層厚を備えているｐ+基板の上に、１０14〜１０16ｃｍ-3のドーパント濃度および０．０１〜３０μｍの層厚を備えているｐ-層が形成され、この際、ｐ+基板もｐ-層も、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
ｐ+基板およびｐ-層から成る層列は、第１の部分スタックを形成しており、ここでは、ｐ-層が部分スタックの上面を形成している。
少なくとも５×１０18ｃｍ-3のドーパント濃度を備えているｎ+基板の上に、エピタキシによって、例えば液層エピタキシまたはＭＯＶＰＥによって、１０12〜１０16ｃｍ-3のドーパント濃度および１０〜３００μｍの層厚を備えているｎ-層が形成され、この際、ｎ+基板もｎ-層も、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。
続いて、ｎ-層が、このｎ-層に直接的に続く、ｎ+基板の第１の領域と共に、箇所ＡＢにおいてｎ+基板から剥離される。この剥離は、例えば、ｎ+基板に欠陥をもたらすことによって行われる。
ｎ+基板の剥離された領域は、層スタックの第３の層を形成し、かつ３０μｍ未満の層厚を有している。ｎ-層およびｎ+層から成る層列は、第２の部分スタックを形成し、ここでは、ｎ-層が部分スタックの上面を形成している。
第１の部分スタックの上面は、第２の部分スタックの上面と、ウェハボンディングを用いて素材結合によって接合される。すなわち、剥離後に存在する、ｎ-層およびｎ+層から成る層列が、ｎ-層の上面を用いてｐ-層の上面に被着され、それら２つの上面がウェハボンディングを用いて相互に素材結合によって接合される。
図２には、本発明による製造方法の第２の実施の形態が示されている。以下では、図１との相異のみを説明する。
第２の実施の形態によれば、ｐ-層が、エピタキシによって、ｎ-層の上面に形成され、かつ第２の部分スタックの上面を形成し、その一方で、第１の部分スタックは、ｐ+基板のみを含んでいる。
図３Ａおよび図３Ｂには、本発明による製造方法の第３の実施の形態が示されている。以下では、図１との相異のみを説明する。
第３の実施の形態によれば、第１の部分スタックが、第１の実施例と同様に、ｐ+基板およびｐ-層から形成される。第２の部分スタックは、ｎ-基板から形成される。ｎ-層は、第１の部分スタックと第２の部分スタックとの素材結合による接合後に、所望の層厚までｎ-基板を研磨することによって形成される。
第３の層は、研磨後に、ｎ-層の上面に被着され、かつ素材結合によって、例えばエピタキシによって、上面に接合される。代替的に、第３の層は、ｎ-層の上面へのドーパントの注入Ｉによって、ｎ-層に形成される。第３の層は、ｎ+層である。代替的に、第３の層は、金属または金属化合物から成るか、もしくは金属または金属化合物を含有している。
図４には、本発明による製造方法の第４の実施の形態が示されている。以下では、上述の図面との相異のみを説明する。
第４の実施の形態は、ｐ-層がエピタキシによってｎ-層上に形成されるという点を除き、第３の実施の形態に相当する。

Claims (8)

  1. ｐ+基板、ｐ-層、ｎ-層および第３の層から成る層スタックの製造方法において、
    前記ｐ+基板は、５×１０18〜５×１０20ｃｍ-3のドーパント濃度および５０〜９００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
    前記ｐ-層は、１０14〜１０16ｃｍ-3のドーパント濃度および０．０１〜１μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
    前記ｎ-層は、１０14〜１０16ｃｍ-3のドーパント濃度および１０〜２００μｍの層厚を有しており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成り、
    第１の部分スタックおよび第２の部分スタックを形成し、前記第１の部分スタックの上面を、ウェハボンディングを用いて、前記第２の部分スタックの上面と素材結合によって接合させることによって前記層スタックを形成し、
    前記第１の部分スタックは、少なくとも、前記ｐ+基板を含んでおり、
    前記第２の部分スタックは、少なくとも、前記ｎ-層を含んでおり、
    前記ｐ-層を、前記ｐ+基板の上面における注入またはエピタキシによって、または前記ｎ-層におけるエピタキシによって形成し、かつ前記ｐ-層によって、前記第１の部分スタックの前記上面または前記第２の部分スタックの前記上面を形成し、
    前記第３の層は、前記ウェハボンディングの前または後に形成し、
    前記ｎ-層を、第１の代替形態においては、前記ウェハボンディングの後に、前記第２の部分スタックを少なくとも部分的に形成するｎ-基板の研磨によって形成するか、または第２の代替形態においては、前記ｎ-層を、前記ウェハボンディングの前に、ｎ+基板の上に形成する、
    製造方法。
  2. 前記ウェハボンディングの前に、前記ｎ+基板の上に形成される前記ｎ-層を、エピタキシによってｎ+基板の上に形成する、
    請求項１記載の製造方法。
  3. 前記第３の層は、少なくとも１０19ｃｍ-3のドーパント濃度および３０μｍ未満の層厚を備えており、かつＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成るｎ+層として形成されている、
    請求項１または２記載の製造方法。
  4. 前記ｎ+層を、前記ウェハボンディングの後に、研磨によって形成された前記ｎ-層におけるエピタキシによって、または研磨によって形成された前記ｎ-層における注入によって、または前記ｎ+基板の分離によって形成する、
    請求項３記載の製造方法。
  5. 前記ｎ+層を、前記ｎ-層に直接的に接している、前記ｎ+基板の領域として、前記ウェハボンディングの前に、前記ｎ-層と共に、前記ｎ+基板から分離させる、
    請求項４記載の製造方法。
  6. 前記ｎ-層を、不純物の注入によって、前記ｎ-基板から分離させる、
    請求項１から５までのいずれか１項記載の製造方法。
  7. 前記ｎ-層を、不純物の注入によって、前記ｎ+基板から分離させる、かつ／または、
    前記ｎ+層を、不純物の注入によって、前記ｎ+基板から分離させる、
    請求項１から５までのいずれか１項記載の製造方法。
  8. 前記第３の層は、金属または金属化合物を含有しているか、もしくは金属または金属化合物から成る、
    請求項１または２記載の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019001459B3 (de) 2019-03-04 2020-09-03 3-5 Power Electronics GmbH Stapelförmige hochsperrende III-V-Leistungshalbleiterdiode
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DE102019003068A1 (de) 2019-04-30 2020-11-05 3-5 Power Electronics GmbH Stapelförmige hochsperrende lnGaAS-Halbleiterleistungsdiode
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DE102020001843A1 (de) 2020-03-20 2021-09-23 Azur Space Solar Power Gmbh Stapelförmige hochsperrende InGaAs-Halbleiterleistungsdiode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01259570A (ja) * 1988-04-11 1989-10-17 Toshiba Corp 半導体装置及びその製造方法
JP2001015769A (ja) * 1999-07-02 2001-01-19 Fuji Electric Co Ltd 高耐圧半導体装置
JP2010045363A (ja) * 2008-08-11 2010-02-25 Cree Inc 電力半導体デバイスのためのメサ終端構造とメサ終端構造をもつ電力半導体デバイスを形成するための方法
JP2012038932A (ja) * 2010-08-06 2012-02-23 Sumco Corp 半導体ウェーハの薄厚化方法および貼り合せウェーハの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020048900A1 (en) * 1999-11-23 2002-04-25 Nova Crystals, Inc. Method for joining wafers at a low temperature and low stress
US7960201B2 (en) * 2009-01-29 2011-06-14 Emcore Solar Power, Inc. String interconnection and fabrication of inverted metamorphic multijunction solar cells
CN101950774A (zh) * 2010-08-17 2011-01-19 中国科学院苏州纳米技术与纳米仿生研究所 四结GaInP/GaAs/InGaAsP/InGaAs太阳电池的制作方法
FR2975222A1 (fr) * 2011-05-10 2012-11-16 Soitec Silicon On Insulator Procede de fabrication d'un substrat semiconducteur
EP2645431A1 (en) 2012-03-28 2013-10-02 Soltec Manufacture of multijuntion solar cell devices
EP2645429A1 (en) * 2012-03-28 2013-10-02 Soitec Manufacture of multijunction solar cell devices
CN103700712B (zh) * 2012-09-27 2017-05-03 比亚迪股份有限公司 一种快恢复二极管的结构及其制造方法
CN103219414B (zh) * 2013-04-27 2016-12-28 中国科学院苏州纳米技术与纳米仿生研究所 GaInP/GaAs/InGaAsP/InGaAs四结级联太阳电池的制作方法
JP6176069B2 (ja) * 2013-11-13 2017-08-09 住友電気工業株式会社 Ｉｉｉ族窒化物複合基板およびその製造方法、積層ｉｉｉ族窒化物複合基板、ならびにｉｉｉ族窒化物半導体デバイスおよびその製造方法
CN104701162A (zh) * 2013-12-06 2015-06-10 江苏物联网研究发展中心 半导体器件、pin二极管和igbt的制作方法
US9425351B2 (en) * 2014-10-06 2016-08-23 Wisconsin Alumni Research Foundation Hybrid heterostructure light emitting devices
US9899556B2 (en) * 2015-09-14 2018-02-20 Wisconsin Alumni Research Foundation Hybrid tandem solar cells with improved tunnel junction structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01259570A (ja) * 1988-04-11 1989-10-17 Toshiba Corp 半導体装置及びその製造方法
JP2001015769A (ja) * 1999-07-02 2001-01-19 Fuji Electric Co Ltd 高耐圧半導体装置
JP2010045363A (ja) * 2008-08-11 2010-02-25 Cree Inc 電力半導体デバイスのためのメサ終端構造とメサ終端構造をもつ電力半導体デバイスを形成するための方法
JP2012038932A (ja) * 2010-08-06 2012-02-23 Sumco Corp 半導体ウェーハの薄厚化方法および貼り合せウェーハの製造方法

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