JP2010021523A - 積層電子部品およびその製造方法 - Google Patents

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Abstract

【課題】セラミック素体の表面に、直接めっきにより外部端子電極を形成する場合において、めっき膜を効率よく成長させることが可能で、生産性の高い積層セラミック電子部品、および、その製造方法を提供する。
【解決手段】積層されたセラミック層５０と、内部導体４１（４２）を備えたセラミック素体１０の側面２１（２２）において、該側面に露出した内部導体の露出部４１ｃ（４２ｃ）が、セラミック層の積層方向に沿って存在する接続部４１ｄにより互いに接続されており、内部導体の露出部および線上の接続部を被覆するようにして、外部端子電極が、側面上に直接めっきにより形成された下地めっき膜を含む構成とする。
接続部は、内部導体が露出した側面をブラシなどにより研磨し、内部導体の露出部を延ばすことにより形成する。
【選択図】図４

Description

本発明は、積層電子部品およびその製造方法に関し、詳しくは、内部導体と接続する外部端子電極が、セラミック素体の表面に、直接にめっきにより形成された積層電子部品およびその製造方法に関する。
近年、携帯電話、ノートパソコン、デジタルカメラ、デジタルオーディオ機器等の小型携帯電子機器の市場が拡大している。これらの携帯電子機器では、小型化が進んでいる一方で、高性能化も同時に進んでいる。これらの携帯電子機器には多数の積層セラミック電子部品が搭載されているが、これらの積層セラミック電子部品についても、小型化、高性能化が要求されており、例えば、積層セラミックコンデンサにおいては、小型・大容量化が要求されている。
積層セラミックコンデンサを小型・大容量化する手段としては、セラミック層を薄層化することが有効であり、最近では、セラミック層の厚みが３μｍ以下のコンデンサが実用化されている。そして、現在、さらなる薄層化が指向されているが、セラミック層を薄層化すればするほど、内部電極間の短絡が生じやすくなるため、品質確保が難しくなるという課題がある。
別の手段としては、内部電極の有効面積を広くすることが有効である。しかし、積層セラミックコンデンサを量産する際には、セラミックグリーンシートの積層ずれ、カットずれを考慮して、内部電極とセラミック素体側面とのサイドマージンや、内部電極とセラミック素体端面とのエンドマージンをある程度確保する必要がある。したがって、内部電極の有効面積を広げようとすると、所定のマージンを確保するために、セラミック層の面積を広くする必要がある。しかし、定められた製品の寸法規格内でセラミック層の面積を広げることには限界があり、また、外部端子電極の厚みがセラミック層の面積を広げることの妨げとなる。
従来、積層セラミックコンデンサの外部端子電極は、セラミック素体端部に導電性ペーストを塗布し、焼き付けることにより形成されてきた。導電性ペーストの塗布方法としては、ペースト槽にセラミック素体端部を浸漬して引き上げる方法が主流であるが、この方法では、導電性ペーストの粘性が影響して、セラミック素体端面中央部に導電性ペーストが厚く付着しやすい。このため、外部端子電極が部分的に厚くなり（具体的には３０μｍを超える）、その分だけセラミック層の面積を小さくせざるを得なかった。
これを受けて、外部端子電極を直接めっきにより形成する方法が提案されている。
この方法によれば、セラミック素体端面における内部電極の露出部を核としてめっき膜が析出し、めっき膜が成長することにより、隣り合う内部電極の露出部どうしが接続される。この方法によれば、従来の導電性ペーストによる方法に比べて、薄くフラットな電極膜を形成することが可能になる（特許文献1参照）。
国際公開第２００７／０４９４５６号パンフレット
しかし、セラミック素体の外表面上に、直接にめっきにより外部端子電極を形成するようにした場合、以下に説明するような問題点がある。
直接めっきにより外部端子電極を形成する場合におけるめっき成長の段階は、それぞれの内部電極の露出部を核として、主に広がり方向にめっき膜が成長する１次成長と、１次成長しためっき膜どうしが広がり方向においてつながり、連続しためっき膜を核として主に厚み方向にめっき膜が成長する２次成長の、２つの段階に分けることができる。しかし、１次成長段階においては、核となる内部電極の露出部がそれぞれ独立して隔離されているため、個々のめっき膜が広がり方向に成長してつながるまでに時間がかかるという問題がある。このため、所定の厚みのめっき膜を形成するために要する時間が長くなり、生産性が低いという問題点がある。
本発明は、上記課題を解決するものであり、セラミック素体の表面に、直接めっきにより外部端子電極を形成する場合において、めっき膜を効率よく成長させることが可能で、生産性の高い積層セラミック電子部品、および、その製造方法を提供することを目的とする。
上記課題を解決するために、本発明の積層電子部品は、
複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面を接続する複数の側面と、を有するセラミック素体と、
前記セラミック素体内部に形成され、かつ、少なくとも１つの前記側面に露出部を有する複数の内部導体と、
少なくとも１つの前記側面上に形成され、かつ、前記内部導体の前記露出部を被覆する外部端子電極と、
を備え、
前記側面上において、各前記内部導体の前記露出部は、それぞれ、前記セラミック層の積層方向に沿って隣り合うように配列されており、
少なくとも１組の隣り合う前記露出部は、前記側面上において、前記セラミック層の積層方向に沿って存在し、前記内部導体から延出された接続部により互いに接続されており、
前記接続部は、前記セラミック素体の前記側面を部分的に削り取るようにして形成された凹部に入り込んでおり、
前記外部端子電極は、各前記内部導体の前記露出部および前記接続部を被覆するようにして、少なくとも１つの前記側面上に直接めっきにより形成された下地めっき膜を含むことを特徴としている。
本発明の積層電子部品においては、前記側面に露出した前記内部導体の、隣り合う前記露出部の各組において、前記露出部どうしが、前記接続部により接続された構成とすることが望ましい。
また、前記内部導体は、電気的特性の発現に寄与する有効内部導体と、電気的特性の発現に寄与しないダミー内部導体と、を含んでいることが望ましい。
また、前記側面上において、前記有効内部導体の露出部と、前記ダミー内部導体の露出部と、が前記セラミック層の積層方向に沿って交互に配列されていることが望ましい。
また、複数の前記側面は、互いに対向する第１の側面および第２の側面と、互いに対向する第３の側面および第４の側面と、からなり、前記内部導体の前記露出部は、前記第１の側面上および前記第３の側面上に露出するように配列されていることが好ましい。
また、前記内部導体の前記露出部が、前記第１の側面から前記第３の側面にかけて連続するようにして露出している構成とすることも可能である。
また、前記内部導体の前記露出部が、前記第１の側面上、前記第３の側面上、および前記第４の側面上に露出するように配列されている構成とすることも可能である。
また、前記内部導体の前記露出部が、前記第１の側面を経由して前記第３の側面から前記第４の側面にかけて連続するようにして露出している構成とすることも可能である。
また、隣り合う前記内部導体の前記露出部が、前記セラミック層の積層方向に沿って複数列状に配列され、列状に並んだ前記露出部をそれぞれ被覆するようにして、複数の前記外部端子電極が形成されている構成とすることも可能である。
また、本発明の積層電子部品の製造方法は、複数のセラミック層が積層されてなるセラミック素体と、前記セラミック素体内部に形成され、かつ、一部が前記セラミック素体の側面に露出した露出部を有する内部導体と、前記セラミック素体の側面に、前記内部導体と導通し、かつ、前記内部導体の前記露出部を被覆するように形成された外部端子電極とを備えた積層電子部品の製造方法において、
複数の内部導体を備え、その一部がセラミック素体の所定の側面に露出するとともに、前記内部導体の露出部が、それぞれ、前記セラミック層の積層方向に沿って隣り合うように配列された構造を有するセラミック素体を形成する工程と、
前記内部導体が露出した側面を研磨することにより、前記内部導体の露出部を延出させて、前記側面に、少なくとも１組の隣り合う前記露出部を接続する接続部を形成する工程と、
前記セラミック素体に前記外部端子電極を形成する工程において、前記セラミック素体の前記側面に、前記内部導体の前記露出部および前記接続部を被覆するように、下地めっき膜を直接めっきにより形成する工程と
を備えていることを特徴としている。
本発明の積層電子部品は、内部導体の前記露出部を、セラミック素体の側面上において、それぞれ、セラミック層の積層方向に沿って隣り合うように配列するとともに、少なくとも１組の隣り合う露出部を、内部導体から延出された接続部により互いに接続させるようにしているので、直接めっきにより外部端子電極を形成する場合に、内部導体の露出部と上記接続部とがめっき膜成長の核となり、めっき膜成長の促進に寄与する核の面積を広くすることが可能になる。このため、広がり方向へのめっき膜の成長が促進され、短時間で十分な厚みを有する下地めっき膜を形成することが可能になる。したがって、直接めっきにより形成された下地めっき膜を含む外部端子電極を効率よく形成することが可能で、生産性に優れた積層電子部品を提供することが可能になる。
また、側面に露出した内部導体の、隣り合う露出部の各組において、露出部どうしが、接続部により接続された構成とすることにより、めっき成長の核となる部分を増やして、さらに効率よく外部端子電極を形成することが可能で、生産性に優れた積層電子部品を提供することが可能になる。
また、内部導体が、電気的特性の発現に寄与する有効内部導体と、電気的特性の発現に寄与しないダミー内部導体とを備えた構成とすることにより、製造工程において、セラミック層や内部導体の積みずれが生じにくく、特性の良好な積層電子部品を提供することができる。
側面上において、有効内部導体の露出部と、ダミー内部導体の露出部と、がセラミック層の積層方向に沿って交互に配列された構成とすることにより、めっき成長の核となる露出部の間隔を小さくして、めっき膜成長をさらに促進することが可能になるとともに、製造工程における、セラミック層や内部導体の積みずれをより生じにくくして、特性のさらに良好な積層電子部品を提供することが可能になる。
また、複数の側面が、互いに対向する第１の側面および第２の側面と、互いに対向する第３の側面および第４の側面からなる構成とし、かつ、内部導体の露出部が、第１の側面上および第３の側面上に露出するように配列された構成とした場合、例えば、一般的なチップ型積層セラミックコンデンサのように、両端部に、一方側の内部導体と他方側の内部導体に導通する外部端子電極を備えた積層電子部品を得ることができる。
また、内部導体の前記露出部が、第１の側面から第３の側面にかけて連続するようにして露出した構成、内部導体の前記露出部が、第１の側面上、第３の側面上、および第４の側面上に露出するように配列されている構成とすることも可能であり、さらには、内部導体の前記露出部が、第１の側面を経由して第３の側面から第４の側面にかけて連続するようにして露出している構成とすることも可能である。上述のように構成した場合、複数の面に下地めっき膜を有する外部端子電極を効率よく形成することが可能で、信頼性の高い積層電子部品を提供することができる。
また、隣り合う前記内部導体の前記露出部が、前記セラミック層の積層方向に沿って複数列状に配列され、列状に並んだ前記露出部をそれぞれ被覆するようにして、複数の前記外部端子電極が形成されている構成とした場合にも、外部端子電極をめっきにより効率よく形成することが可能で、生産性に優れた積層電子部品を提供することができる。
また、本発明の積層電子部品の製造方法は、複数の内部導体を備え、その一部がセラミック素体の所定の側面に露出するとともに、内部導体の露出部が、それぞれ、セラミック層の積層方向に沿って隣り合うように配列された構造を有するセラミック素体を形成し、内部導体が露出した側面を研磨することにより、内部導体の露出部を延ばして、側面に、少なくとも１組の隣り合う露出部を接続する接続部を形成するようにしているので、内部導体の露出部どうしがつながるとともに、めっき膜成長の核となる部分の面積が広くなる。このため、広がり方向へのめっき膜の成長が促進され、短時間で十分な厚みの下地めっき膜を形成することが可能になる。その結果、直接めっきにより形成された下地めっき膜を含む外部端子電極を備えた積層電子部品を効率よく製造することが可能になる。
本発明の実施形態１にかかる積層電子部品の外観構成を示す斜視図である。 図１のＡ−Ａ線断面図である。 本発明の実施形態１にかかる積層電子部品の内部導体パターンを説明する図である。 本発明の実施形態１にかかる積層電子部品の側面における内部導体の露出態様、該内部導体を接続する接続部などを示す図である。 本発明の実施形態１にかかる積層電子部品の要部構成を拡大して示す図である。 本発明の実施形態２にかかる積層電子部品の要部構成を拡大して示す図である。 本発明の実施形態２にかかる積層電子部品の側面における内部導体の露出態様、該内部導体を接続する接続部などを示す図である。 本発明の実施形態３にかかる積層電子部品の構成を示す断面図である。 本発明の実施形態４にかかる積層電子部品の構成を示す断面図である。 本発明の実施形態５にかかるアレイタイプの積層セラミックコンデンサ（コンデンサアレイ）の外観構成を示す斜視図である。 本発明の実施形態５にかかるアレイタイプの積層セラミックコンデンサの、複数の内部導体の配設パターンを説明する図である。 本発明の実施形態６にかかる、多端子タイプの低ＥＳＬ型積層セラミックコンデンサを示す図である。 本発明の実施形態７にかかる、多端子タイプの低ＥＳＬ型積層セラミックコンデンサを示す図である。
以下に本発明の実施の形態を示して、本発明の特徴とするところをさらに詳しく説明する。
［実施形態１］
図１は、本実施形態１に係る積層電子部品を示す斜視図であり、図２は、図１のＡ−Ａ線断面図である。また、図３は、図１の分解平面図、図４は、外部端子電極が形成される前の積層電子部品（セラミック素体）の第１の側面を示す模式図である。さらに、図５は、図２の部分拡大図であり、第１の外部端子電極の膜構造を示している。
図１および図２に示すように、この積層電子部品は、互いに対向する第１の主面１１および第２の主面１２と、それらを接続する第１の側面２１，第２の側面２２，第３の側面３１，第４の側面３２を有する直方体形状のセラミック素体１０を備えており、セラミック素体１０は、積層された複数のセラミック層５０を備えている。
なお、第１の側面２１および第２の側面２２は互いに対向し、第３の側面３１および第４の側面３２は互いに対向している。
また、第１の側面２１には第１の外部端子電極１が形成され、第２の側面２２には第２の外部端子電極２が形成されている。第１の外部端子電極１および第２の外部端子電極２は、電気的に絶縁されている。
また、第１の主面１１および第２の主面１２上には、第１の表面導体１３および第２の表面導体１４が形成されており、第１の表面導体１３は第１の外部端子電極１の折返し部分を補助し、第２の表面導体１４は第２の外部端子電極２の折返し部分を補助する。第１，第２の表面導体１３，１４は、第１，第２の側面２１，２２にも形成され得る。第１，第２の外部端子電極１，２の折返し部分を長くする必要がない場合は、第１，第２の表面導体１３，１４が形成される必要はない。
セラミック素体１０の内部には、第１の有効内部導体４１および第２の有効内部導体４２が配置されている。第１の有効内部導体４１は第１の側面２１まで引出され第１の外部端子電極１と電気的に接続されている。第２の有効内部導体４２は第２の側面２２まで引出され第２の外部端子電極２と電気的に接続されている。
図３に示すように、第１の有効内部導体４１は、第１の有効部４１ａと、第１の有効部４１ａから第１の側面２１まで引出された第１の引出し部４１ｂとを備えている。また、第２の有効内部導体４２は、第２の有効部４２ａと、第２の有効部４２ａから第２の側面２２まで引出された第２の引出し部４２ｂとを備えている。そして、第１の有効部４１ａと第２の有効部４２ａとがセラミック層５０を挟んで対向する部分において、所定の電気的特性が発現される。
また、図４に示すように、第１の側面２１上において、各第１の有効内部導体４１の露出部４１ｃは、セラミック層５０の積層方向に沿って隣り合うように配置されている。そして、第１の側面２１には、セラミック層５０の積層方向に沿って、互いに隣り合う第１の有効内部導体４１の露出部４１ｃどうしを接続する線状の微小な接続部４１ｄが存在している。特に図示しないが、第２の側面上においても、互いに隣り合う第２の有効内部導体の露出部どうしを接続する線状の接続部が存在している。
図５に示すように、第１の外部端子電極１は、下地めっき膜１ａと上層めっき膜５とを有している。下地めっき膜１ａは、各第１の有効内部導体４１の露出部４１ｃおよび接続部（図５には示さず）を被覆するように、第１の側面２１上に直接めっきにより形成されている。
また、上層めっき膜５は、下地めっき膜１ａを被覆するようにして形成された第１上層めっき膜５ａと、第１上層めっき膜５ａを被覆するようにして形成された第２上層めっき膜５ｂとを有している。図示しないが、第２の外部端子電極２も同じ膜構造を有する。
このように、接続部により内部導体の露出部どうしが接続されることにより、めっき膜成長の核となる露出部がつながるとともに、露出部の面積が広くなる。このため、広がり方向へのめっき膜の成長速度が促進され、短時間で十分な厚みの下地めっき膜を形成することが可能になる。特に、電解めっきにより下地めっき膜を形成する場合、スチールボールなどの導電性メディアとの接触面積が増大することになるため、めっき膜成長が促進されやすくなる。
なお、隣り合う内部導体の露出部の組のうち、半数以上の組が接続部により接続されていることが好ましく、各組が接続部により接続されていることがさらに好ましい。これにより、さらに多くの露出部をつなぐことが可能になるとともに、めっき膜成長の核となる部分の面積をさらに広くすることができる。なお、接続部は、必ずしもセラミック層５０の積層方向に沿って真っ直ぐ延びている必要はなく、積層方向に対して斜めに延びていてもよい。
また、接続部は、内部導体から延出されたものであり、その厚み（第１の側面２１および第２の側面２２を結ぶ方向の寸法）は薄く、例えば、０．１〜１．０μｍ程度である。さらに、接続部は、セラミック素体の前記側面を部分的に削り取るようにして形成された凹部に入り込んでいる。このため、接続部が外部端子電極の薄膜化を阻害することはない。
また、接続部を構成する金属とセラミック素体を構成するセラミックとは化学的に結合せず、物理的に接触している。例えば、焼成反応により金属とセラミックとが接合する場合、焼成収縮割合の違いにより、金属およびセラミックに引っ張り応力や圧縮応力が加わったりしてクラック等の原因となることがあるが、本発明ではそのおそれがない。
また、セラミック層の厚みをｔ1、内部導体の厚みをｔ2、とした場合、ｔ1／ｔ2≦４であることが好ましい。ｔ1／ｔ2＞４である場合、側面における内部導体の露出部の占める割合が小さくなり、接続部により露出部どうしを接続しにくくなることがある。
以下、各構成の詳細について説明する。
＜セラミック層＞
セラミック層としては、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＣａＺｒＯ3などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。そのほか、ＰＺＴ系セラミックなどの圧電体セラミック、スピネル系セラミックなどの半導体セラミックなどを用いることもできる。誘電体セラミックを用いた場合はコンデンサとして機能し、圧電体セラミックを用いた場合は圧電部品として機能し、半導体セラミックを用いた場合はサーミスタとして機能する。
セラミック層の厚みは、０．１〜１０μｍであることが好ましい。焼成によりセラミック層が形成される場合には、上記厚みは焼成後の厚みを指す。
＜内部導体＞
内部導体の構成材料としては、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕ、またはそれらの合金などを用いることができる。
内部導体の厚みは０．１〜２．０μｍであることが好ましい。焼成により内部導体が形成される場合には、上記厚みは焼成後の厚みを指す。
＜接続部＞
接続部は、内部導体と実質的に同一の組成からなり得る。
また、接続部は、その幅が、内部導体の厚みすなわち露出部の厚みと同等程度あれば足りるが、場合によっては、露出部の厚みより大きくてもよく、また、小さくてもよい。また、接続部の幅は、通常、露出部の幅よりも小さい。また、接続部の幅は、０．５〜５μｍであることが好ましい。
＜外部端子電極＞
下地めっき膜および上層めっき膜は、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉおよびＺｎからなる群から選ばれる１種の金属または当該金属を含む合金のめっきからなることが好ましい。
例えば、内部導体としてＮｉを用いた場合、下地めっき膜としては、Ｎｉと接合性のよいＣｕを用いることが好ましい。また、上層めっき膜第２層としては、はんだ濡れ性のよいＳｎやＡｕを用いることが好ましく、第１層としては、はんだバリア性能を有するＮｉを用いることが好ましい。
また、上層めっき膜は必要に応じて形成されるものであり、外部端子電極は下地めっき膜１層から構成されていてもよい。
各めっき膜１層あたりの厚みは、１〜１５μｍであることが好ましい。
次に、上記積層電子部品の製造方法の一例について説明する。
(１)セラミックグリーンシート、内部導体用の導電性ペーストを準備する。
セラミックグリーンシートや導電性ペーストにはバインダ、溶剤などが含まれるが、これらとしては、公知の有機バインダや有機溶剤を用いることができる。
(２)セラミックグリーンシート上に、例えば、スクリーン印刷などにより所定のパターンで導電性ペーストを印刷し、内部導体パターンを形成する。
(３)内部導体パターンが印刷されたセラミックグリーンシートを所定枚数積層し、その上下に内部導体パターンが印刷されていない外層用セラミックグリーンシートを所定枚数積層し、生のマザー積層体を作製する。マザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。なお、セラミックグリーンシートの具体的な積層順序などに特別の制約はない。
(４)生のマザー積層体を所定のサイズにカットし、生チップを切り出す。
(５)それから、生チップを焼成する。焼成温度は、セラミックグリーンシートや内部導体用の導電ペーストの材料にもよるが、９００〜１３００℃であることが好ましい。
(６)焼成後のチップ（セラミック素体）の内部導体が露出した側面を、例えば、ブラシによる研磨などの方法により研磨処理する。なお、ブラシは、鋼線からなるワイヤブラシなどを用いることができる。これにより、セラミック素体の側面の内部導体の露出部がたたかれて延ばされ、内部導体の露出部どうしを接続する接続部が形成される。
(７)それから、必要に応じて、バレル研磨などの方法により、チップの稜部や角部に丸みを付ける。
(８)次に、めっき処理を施し、内部導体の露出部上に下地めっき膜を形成する。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよいが、無電解めっきはめっき析出速度を向上させるために、触媒などによる前処理が必要となり、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを用いることが好ましい。
なお、第１，第２の表面導体１３，１４（図２参照）を形成する場合は、あらかじめ最外層のセラミックグリーンシート上に表面導体パターンを印刷して、セラミック素体と同時焼成してもよく、また、焼成後のセラミック素体の主面上に表面導体を印刷してから焼き付けてもよい。
(９)それから、必要に応じて、下地めっき膜上に１層以上の上層めっき膜を形成する。
これにより、図１〜４に示すような構造を有する積層電子部品を得ることができる。
［実施形態２］
図６は本発明の実施形態２にかかる積層電子部品を示す図である。この実施形態２の積層電子部品は、セラミック素体１０が、第１の側面２１に露出部を有する第１のダミー内部導体Ｄ1と、第２の側面２２に露出部を有する第２のダミー内部導体Ｄ2とをさらに備えていることを除いて、上記実施形態１の積層電子部品と実質的に同様に構成されている。図６において、図２、図４と同一符号を付した部分は同一部分または相当する部分を示している。
第１、第２のダミー内部導体Ｄ1，Ｄ2は、いずれも電気的特性の発現に寄与しない電極である。
第１のダミー内部導体Ｄ1は、第２の有効内部導体４２と同一平面上に形成されている。第２のダミー内部導体Ｄ2は、第１の有効内部導体４１と同一平面上に形成されている。
また、図７に示すように、第１の側面２１上において、第１の有効内部導体４１（図６）の露出部４１ｃと、第１のダミー内部導体Ｄ1の露出部Ｄ1aとはセラミック層５０の積層方向に沿って交互に配列されている。少なくとも１組の、互いに隣り合う第１の有効内部導体４１の露出部４１ｃと第１のダミー内部導体Ｄ1の露出部Ｄ1aとにおいて、セラミック層５０の積層方向に沿って露出部４１ｃどうしを接続する接続部４１ｄが存在している。特に図示しないが、第２の側面２２上においても、同様の構成を備えている。
ダミー内部導体を設けることにより、側面上における内部導体の露出部どうしの間隔を短くすることができるため、接続部が形成されやすくなる。
また、ダミー内部導体は、有効内部導体と同じ厚みを有していることが好ましい。有効内部導体およびダミー内部導体の厚みと、セラミック層の厚みの関係は、セラミック層の厚みをｔ1、有効内部導体およびダミー内部導体の厚みをｔ2、とした場合、ｔ1／ｔ2≦４であることが好ましい。ｔ1／ｔ2＞４である場合、側面における内部導体の露出部の占める割合が小さくなり、接続部により露出部どうしを接続しにくくなることがある。
［実施形態３］
図８は本発明の実施形態３にかかる積層電子部品を示す図である。この実施形態３の積層電子部品においては、第１、第２のダミー内部導体Ｄ1，Ｄ2が、第１、第２の有効内部導体が存在しない外層部にも配置されている。外層部では、第１、第２のダミー内部導体Ｄ1，Ｄ2は、同一平面上に配置されている。図８において、図２と同一符号を付した部分は同一部分または相当する部分を示している。
この実施形態３の構成の場合にも、ダミー内部導体を設けることにより、側面上における内部導体の露出部どうしの間隔を短くすることができるため、接続部が形成されやすくなる。
［実施形態４］
図９は本発明の実施形態４にかかる積層電子部品を示す図である。この実施形態４の積層電子部品においては、第１の有効内部導体４１がＴ字形状を有しており、第１の有効内部導体４１の露出部４１ｃが第１の側面２１上、第３の側面３１上、および第４の側面３２上に露出するように配列されている。また、第１の有効内部導体４１の露出部４１ｃは、第１の側面２１を経由して第３の側面３１から第４の側面３２にかけて連続するように露出している。
また、第２の有効内部導体４２もＴ字形状を有しており、第２の有効内部導体４２の露出部４２ｃが第２の側面２２上、第３の側面３１上、および第４の側面３２上に露出するように配列されている。また、第２の有効内部導体４２の露出部４２ｃは、第２の側面２２を経由して第３の側面３１から第４の側面３２にかけて連続するように露出している。
なお、隣り合う内部導体の露出部どうしを接続する接続部は、第１および第２の側面はもちろん、第３の側面および第４の側面においても存在し得る。
なお、本実施形態の積層電子部品は、有効内部導体が実装基板に対して垂直になる、言い換えれば、第４の側面３２が実装面として実装基板に実装することを想定したものである。
［実施形態５］
図１０は、本発明の実施形態５にかかるアレイタイプの積層電子部品（コンデンサアレイ）を示す図、図１１は内部導体の配設パターンを説明する図である。この実施形態５のアレイタイプの積層電子部品は、互いに対向する第１および第２の主面１１，１２と、互いに対向する第１および第２の側面２１，２２と、互いに対向する第３および第４の側面３１，３２と、を有する直方体形状のコンデンサアレイ本体１０Ａを備えている。
そして、コンデンサアレイ本体１０Ａの第１の側面２１には複数の第１の外部端子電極１０１が形成され、第２の側面２２には複数の第２の外部端子電極１０２が形成されている。なお、第１の外部端子電極１０１と第２の外部端子電極１０２とは、電気的に絶縁されている。
また、コンデンサアレイ本体１０Ａの内部には、図１１に示すように、セラミック層（誘電体層）５０を介して互いに対向するように、複数の第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ、および、複数の第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄが配置されている。すなわち、第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ、および、第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄは、同一平面についてみると、コンデンサアレイ本体１０Ａの長手方向に沿って交互に形成されており、積層方向についてみると、第１の有効内部導体（１４１ａ〜１４１ｄ）と第２の有効内部導体（１４２ａ〜１４２ｄ）がセラミック層５０を介して対向するように配設されている。そして、図１１に示すように、各第１の有効内部導体１４１ａ，１４１ｂ，１４１ｃ，１４１ｄは第１の側面２１まで引出されて、第１の外部端子電極１０１（図１０）と電気的に接続され、各第２の有効内部導体１４２ａ，１４２ｂ，１４２ｃ，１４２ｄは第２の側面２２まで引出され第２の外部端子電極１０２（図１０）と電気的に接続されている。
さらに、第１および第２の有効内部導体の、第１および第２の側面に引き出された方とは逆側には、それぞれダミー内部導体Ｄ1，Ｄ2が配設されている。
この実施形態５のアレイタイプの積層セラミックコンデンサにおいては、各第１の有効内部導体１４１ａ〜１４１ｄと各第２の有効内部導体１４２ａ〜１４２ｄとがセラミック層５０を挟んで対向することにより形成される４つのコンデンサ部Ｃ１，Ｃ２，Ｃ３，Ｃ４が、コンデンサアレイ本体１０Ａの長手方向に沿って形成されている。
この実施形態５のような多端子型の積層電子部品では、外部端子電極が帯状であり、内部導体の露出部の面積が小さいため、実施形態１のような２端子の積層電子部品に比べて、直接めっきにより下地めっき膜を形成するのに時間がかかるが、このような多端子型の積層電子部品においても本発明を適用して、有効内部導体の露出部を接続する接続部を設けた後、めっき処理を施すことにより、下地めっき膜を含む外部端子電極を効率よく形成することができる。
したがって、本発明は、このような多端子型の積層電子部品において、特に有意義である。
［実施形態６］
図１２は本発明の実施形態６にかかる、多端子タイプの、低ＥＳＬ型積層セラミックコンデンサの内部導体パターンを示す図である。
この実施形態６の積層セラミックコンデンサにおいて、第１の有効内部導体４１は複数（この実施形態６では４個）の引出し部２４１ａ，２４１ｂ，２４１ｃ，２４１ｄを有し、第２の有効内部導体４２も複数（この実施形態６では４個）の引出し部２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ）を有している。
なお、第１の側面２１、第２の側面２２それぞれにおいて、第１の有効内部導体４１の引出し部２４１ａ，２４１ｂ，２４１ｃ，２４１ｄと第２の有効内部導体４２の引出し部２４２ａ，２４２ｂ，２４２ｃ，２４２ｄは、図１２に示すように、互いに噛み合うような態様、すなわち、平面的にみると、
(ａ)第１の有効内部導体４１の一つの引出し部２４１ｂが、第２の有効内部導体４２の引出し部２４２ａ，２４２ｂの間に位置し、
(ｂ)第１の有効内部導体４１の他の一つの引出し部２４１ｃが、第２の有効内部導体４２の引出し部２４２ｃ，２４２ｄの間に位置し、
(ｃ)第２の有効内部導体４２の一つの引出し部２４２ａが、第１の有効内部導体４１の引出し部２４１ａ，２４１ｂの間に位置し、
(ｄ)第２の有効内部導体４２の他の一つの引出し部２４２ｄが、第１の有効内部導体４１の引出し部２４１ｃ，２４１ｄの間に位置するような態様で配置されている。
また、第１および第２の有効内部導体が配設された平面には、第１の側面２１、第２の側面２２側に露出するように、ダミー内部導体Ｄ1，Ｄ2がそれぞれ配設されている。
この積層セラミックコンデンサにおいても、外部端子電極はコンデンサ本体の側面に露出した、第１および第２の有効内部導体の引出し部（露出部）およびダミー電極の露出部を覆うように形成されることになる。
この実施形態６のような多端子型の積層電子部品でも、本発明を適用して、内部導体の露出部を接続する接続部を設けた後、めっき処理を施すことにより、下地めっき膜を効率よく形成することが可能になり、結果的に、下地めっき膜を含む外部端子電極を備えた積層電子部品を効率よく形成することが可能になる。
［実施形態７］
図１３は、上記実施形態６の変形例である多端子タイプの、低ＥＳＬ型積層セラミックコンデンサの内部導体パターンなどを示す図である。
この低ＥＳＬ型積層セラミックコンデンサにおいては、第１の側面２１に偏って、第１の外部端子電極１および第２の外部端子電極２が形成されている。
なお、この実施形態７の低ＥＳＬ型積層セラミックコンデンサの構成を示す、図１３（平面図）においては、下側に位置している側面を第１の側面２１，上側に位置している側面を第２の側面２２としている。
第１の有効内部導体４１は２つの引出し部（露出部）２４１ａ，２４１ｂを有し、一方の露出部２４１ａは、第１の側面２１から第３の側面３１にかけて連続するように露出している。
また、第２の有効内部導体４２も２つの露出部２４２ａ，２４２ｂを有し、一方の露出部２４２ａは、第１の側面２１から第４の側面３２にかけて連続するように露出している。
この低ＥＳＬ型積層セラミックコンデンサにおいても、特に図示しないが、外部端子電極１，２はセラミック素体１０の側面に露出した、第１の有効内部導体４１の露出部２４１ａ，２４１ｂおよび第２の有効内部導体４２の露出部２４２ａ，２４２ｂを覆うように形成されることになる。
この実施形態７のような多端子型の積層電子部品でも、本発明を適用して、内部導体の露出部を接続する接続部を設けた後、めっき処理を施すことにより、下地めっき膜を効率よく形成することが可能になり、結果的に、下地めっき膜を含む外部端子電極を備えた積層電子部品を効率よく形成することが可能になる。
［実験例］
上記実施形態５のタイプの積層コンデンサアレイ本体（下地めっき膜形成前のセラミック素体）として、下記の条件のセラミック素体を準備した。
(１)寸法
長さ ：Ｌ＝１．０ｍｍ
幅 ：Ｗ＝０．５ｍｍ
高さ ：Ｔ＝０．５ｍｍ
(２)セラミック層
構成材料： ＢａＴｉＯ3系誘電体セラミック
厚み ：１．５μｍ
積層枚数 ：１５０枚
有効層積層枚数：１００枚
(３)内部導体（ダミー内部導体含む）
構成材料： Ｎｉ
厚み ：１．０μｍ
次に、このセラミック素体の、内部導体の露出面に対して、ブラシ研磨処理を行った。ブラシ研磨処理を行った試料について顕微鏡で観察したところ、内部導体の露出部どうしを接続する接続部が形成されていることが確認された。
そして、上記ブラシ研磨処理を行った試料、および、ブラシ研磨処理を行っていない試料について、Ｃｕめっきを実施することにより下地めっき膜を形成した。めっき条件は下記の通りである。
めっき金属 ：Ｃｕ
めっき浴成分 ：上村工業社製ピロプライトプロセス
ｐＨ ：８．６
温度 ：５５℃
めっき工法 ：水平回転バレルめっき
バレル周期 ：２．６ｍ／ｍｉｎ
スチールボール寸法：直径１．３ｍｍ
電流密度×時間：０．３Ａ／ｄｍ2×１５０ｍｉｎ，３００ｍｉｎ、および４５０ｍｉｎ
次に、各試料について、めっき時間と下地めっき膜の厚みの関係を調べた。結果を表１に示す。なお、Ｃｕめっき膜の厚みは、蛍光Ｘ線分析装置（理学電機工業社製ＺＳＸ１００ｅ）により測定した。
Figure 2010021523
表１に示すように、ブラシによる研磨処理を行って内部導体の露出部を接続する接続部を形成した場合、ブラシ研磨処理を行わない場合に比べて、同じめっき時間におけるめっき膜の厚みが厚くなることが確認された。すなわち、ブラシ研磨処理を行って接続部を形成するようにした場合、短時間で十分な厚みの下地めっき膜を形成できることが確認された。
なお、上記実施形態の一部および実験例では、積層セラミックコンデンサを例にとって説明したが、本発明は、積層セラミックコンデンサに限られるものではなく、積層チップインダクタ、積層チップサーミスタなど、セラミック素体内に内部導体が配設され、この内部導体と導通するように、セラミック素体の表面に外部端子電極が配設された構造を有する種々の積層電子部品に適用することが可能である。
また、上記実施形態および実験例では、セラミック素体を構成する材料が誘電体セラミックである場合を例にとって説明したが、セラミック素体を構成する材料は、誘電体セラミックに限らず、圧電体セラミック、半導体セラミック、磁性体セラミックなどであってもよい。
本発明は、さらにその他の点においても上記実施形態や実験例に限定されるものではなく、内部導体や外部端子電極の構成材料、内部導体の露出部を接続する接続部の形状や形成方法、外部端子電極の形成方法などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
上述のように、本発明によれば、内部導体を備えたセラミック素体の表面に直接めっきにより形成された下地めっき膜を含む外部端子電極を有する積層電子部品を効率よく製造することができる。
したがって、本発明は、セラミック素体内に内部導体が配設され、この内部導体と導通するように、セラミック素体の表面に直接めっきにより外部端子電極が配設された構造を有する種々の積層電子部品に広く適用することができる。
１ 第１の外部端子電極
２ 第２の外部端子電極
１ａ 下地めっき膜
５ａ 上層第１めっき膜
５ｂ 上層第２めっき膜
１０ セラミック素体
１０Ａ コンデンサアレイ本体
１１ 第１の主面
１２ 第２の主面
１３ 第１の表面導体
１４ 第２の表面導体
２１ 第１の側面
２２ 第２の側面
３１ 第３の側面
３２ 第４の側面
４１ 第１の有効内部導体
４２ 第２の有効内部導体
４１ａ 第１の有効部
４１ｂ 第１の引出し部
４１ｃ 第１の有効内部導体の露出部
４１ｄ 接続部
４２ａ 第２の有効部
４２ｂ 第２の引出し部
４２ｃ 第２の有効内部導体の露出部
５０ セラミック層
１０１ 第１の外部端子電極
１０２ 第２の外部端子電極
１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ 第１の有効内部導体
１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ 第２の有効内部導体
２４１ａ，２４１ｂ，２４１ｃ，２４１ｄ 第１の有効内部導体の引出し部
２４２ａ，２４２ｂ，２４２ｃ，２４２ｄ 第２の有効内部導体の引出し部
Ｃ１，Ｃ２，Ｃ３，Ｃ４， コンデンサ部
Ｄ1 第１のダミー内部導体
Ｄ2 第２のダミー内部導体
Ｄ1a 第１のダミー内部導体の露出部

Claims (10)

  1. 複数のセラミック層が積層されてなり、互いに対向する第１の主面および第２の主面と、前記第１の主面および前記第２の主面を接続する複数の側面と、を有するセラミック素体と、
    前記セラミック素体内部に形成され、かつ、少なくとも１つの前記側面に露出部を有する複数の内部導体と、
    少なくとも１つの前記側面上に形成され、かつ、前記内部導体の前記露出部を被覆する外部端子電極と、
    を備え、
    前記側面上において、各前記内部導体の前記露出部は、それぞれ、前記セラミック層の積層方向に沿って隣り合うように配列されており、
    少なくとも１組の隣り合う前記露出部は、前記側面上において、前記セラミック層の積層方向に沿って存在し、前記内部導体から延出された接続部により互いに接続されており、
    前記接続部は、前記セラミック素体の前記側面を部分的に削り取るようにして形成された凹部に入り込んでおり、
    前記外部端子電極は、各前記内部導体の前記露出部および前記接続部を被覆するようにして、少なくとも１つの前記側面上に直接めっきにより形成された下地めっき膜を含むことを特徴とする、積層電子部品。
  2. 前記側面に露出した前記内部導体の、隣り合う前記露出部の各組において、前記露出部どうしが、前記接続部により接続されていることを特徴とする、請求項１に記載の積層電子部品。
  3. 前記内部導体は、電気的特性の発現に寄与する有効内部導体と、電気的特性の発現に寄与しないダミー内部導体と、を含むことを特徴とする、請求項１または請求項２に記載の積層電子部品。
  4. 前記側面上において、前記有効内部導体の露出部と、前記ダミー内部導体の露出部と、が前記セラミック層の積層方向に沿って交互に配列されていることを特徴とする、請求項３に記載の積層電子部品。
  5. 複数の前記側面は、互いに対向する第１の側面および第２の側面と、互いに対向する第３の側面および第４の側面と、からなり、
    前記内部導体の前記露出部は、前記第１の側面上および前記第３の側面上に露出するように配列されていることを特徴とする、請求項１から請求項４のいずれかに記載の積層電子部品。
  6. 前記内部導体の前記露出部は、前記第１の側面から前記第３の側面にかけて連続するようにして露出していることを特徴とする、請求項５に記載の積層電子部品。
  7. 前記内部導体の前記露出部は、前記第１の側面上、前記第３の側面上、および前記第４の側面上に露出するように配列されていることを特徴とする、請求項１から請求項４のいずれかに記載の積層電子部品。
  8. 前記内部導体の前記露出部は、前記第１の側面を経由して前記第３の側面から前記第４の側面にかけて連続するようにして露出していることを特徴とする、請求項７に記載の積層電子部品。
  9. 隣り合う前記内部導体の前記露出部が、前記セラミック層の積層方向に沿って複数列状に配列され、列状に並んだ前記露出部をそれぞれ被覆するようにして、複数の前記外部端子電極が形成されていることを特徴とする、請求項１から請求項４のいずれかに記載の積層電子部品。
  10. 複数のセラミック層が積層されてなるセラミック素体と、前記セラミック素体内部に形成され、かつ、一部が前記セラミック素体の側面に露出した露出部を有する内部導体と、前記セラミック素体の側面に、前記内部導体と導通し、かつ、前記内部導体の前記露出部を被覆するように形成された外部端子電極とを備えた積層電子部品の製造方法において、
    複数の内部導体を備え、その一部がセラミック素体の所定の側面に露出するとともに、前記内部導体の露出部が、それぞれ、前記セラミック層の積層方向に沿って隣り合うように配列された構造を有するセラミック素体を形成する工程と、
    前記内部導体が露出した側面を研磨することにより、前記内部導体の露出部を延ばして、前記側面に、少なくとも１組の隣り合う前記露出部を接続する接続部を形成する工程と、
    前記セラミック素体に前記外部端子電極を形成する工程において、前記セラミック素体の前記側面に、前記内部導体の前記露出部および前記接続部を被覆するように、下地めっき膜を直接めっきにより形成する工程と
    を備えていることを特徴とする、積層電子部品の製造方法。
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