KR101933413B1 - 적층형 커패시터 및 그 제조 방법 - Google Patents

적층형 커패시터 및 그 제조 방법 Download PDF

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KR101933413B1
KR101933413B1 KR1020160135457A KR20160135457A KR101933413B1 KR 101933413 B1 KR101933413 B1 KR 101933413B1 KR 1020160135457 A KR1020160135457 A KR 1020160135457A KR 20160135457 A KR20160135457 A KR 20160135457A KR 101933413 B1 KR101933413 B1 KR 101933413B1
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Abstract

본 발명은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극이 도금층으로 형성되는 적층형 커패시터를 제공하며, 내부 전극, 더미 전극 및 유전체층을 포함하는 적층 시트를 복수 개 마련하는 단계; 상기 복수의 적층 시트와 상기 적층 시트의 상하 부에 커버를 일괄 적층하고 경화하여 경화물을 마련하는 단계; 상기 경화물을 커패시터의 크기에 맞게 절단하여 내부 전극과 더미 전극의 일부가 노출된 바디를 마련하는 단계; 및 상기 바디의 외부에 상기 더미 전극을 시드로 하여 도금 공법으로 외부 전극을 형성하는 단계; 를 포함하는 제조될 수 있다.

Description

적층형 커패시터 및 그 제조 방법{Multi-layered capacitor and manufacturing method thereof}
본 발명은 적층형 커패시터 및 그 제조 방법에 관한 것이다.
적층형 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다.
상기 적층형 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트 폰 및 휴대폰 등의 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
최근의 기판은 PAM 모듈의 집적화 증가로 인해 실장 간격이 협소해지는 추세이고, 이에 적층형 커패시터의 소형화가 요구된다.
또한, 전자 제품의 주파수 밴드(band) 증가로 인해 적층형 커패시터와의 임피던스 매칭이 어려워지고, High-Q(Quality Factor) 및 협편차를 가지는 적층형 커패시터의 요구가 증가하고 있다.
여기서, 협편차품은 편차가 ±0.1pF 이내(이하 'B편차'라고 함)인 제품을 얘기하는 것으로 전체 시장의 2/3 이상을 차지하며 일반 편차품 대비 높은 가격을 가진다.
종래의 적층형 커패시터는 인쇄 공법을 이용하여 내부 전극을 형성한다.
그러나, 인쇄 공정에서 발생하는 내부 전극의 두께 편차 및 인쇄 정합도 편차에 의해 커패시터의 커패시턴스(capacitance)를 협편차로 구현하기 어렵다.
예를 들어, 제품의 편차를 B편차(±0.1pF) 이내로 구현하기 위해서는 완성된 적층형 커패시터의 용량을 측정한 후 편차가 ±0.1pF 이내의 용량 값을 갖는 제품만을 선별하여 출하하기 때문에, 수율이 0402(㎜) 제품의 B편차를 기준으로 50% 미만이 된다.
이로 인해, 제품의 가격 경쟁력이 떨어질 뿐 아니라, 5pF 이하의 저용량 커패시터로서 고주파 적층형 커패시터에서 요구되는 0.1pF 간격으로는 라인-업(Line-up) 대응이 어려운 상황이다.
또한, 종래의 적층형 커패시터는 외부 전극을 솔더 페이스트(Solder Paste) 인쇄로 형성하는데, 예컨대 제품의 크기가 0402(㎜)에서 0201(㎜)로 소형화되면 외부 전극을 형성하기 더 어려워져 솔더 페이스트의 오인쇄로 인해 표면실장(SMT)시 쇼트(short) 문제가 발생할 수 있다.
일본특허공개공보 2002-184638호 국내특허등록공보 10-1640534호 국내특허공개공보 10-1640534호
본 발명의 목적은 종래의 적층형 커패시터 대비 유전체 면적 및 두께 산포 관리가 용이하여 커패시턴스를 협편차로 구현할 수 있고, 표면실장시 쇼트 문제를 개선할 수 있는 적층형 커패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 내부 전극이 도금층으로 형성되는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 바디는 상기 유전체층과 상기 제1 및 제2 내부 전극을 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 도금층으로 형성될 수 있다.
본 발명의 일 실시 예는, 상기 바디의 내부에, 상기 바디의 적어도 일면을 통해 노출되며 상기 제1 및 제2 외부 전극과 각각 접속되도록 형성되는 복수의 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 최외곽에 배치된 커버를 포함하고, 상기 커버의 내부에, 상기 바디의 적어도 일면을 통해 노출되며 상기 제1 및 제2 외부 전극과 각각 접속되도록 형성되는 복수의 더미 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부와 상기 제5 및 제6 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고, 상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부와 상기 제5 및 제6 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 유전체층에 상기 제4, 제5 및 제6 면 중 적어도 한 면을 통해 노출되도록 형성되는 제1 더미 전극; 상기 제1 내부 전극이 배치된 유전체층에 상기 제3 또는 제5 면을 통해 노출되도록 형성되는 제3 더미 전극; 상기 제1 내부 전극이 배치된 유전체층에 상기 제3 또는 제6 면을 통해 노출되도록 형성되는 제4 더미 전극; 상기 제2 내부 전극이 배치된 유전체층에 상기 제3, 제5 및 제6 면 중 적어도 한 면을 통해 노출되도록 형성되는 제2 더미 전극; 상기 제2 내부 전극이 배치된 유전체층에 상기 제4 또는 제5 면을 통해 노출되도록 형성되는 제5 더미 전극; 및 상기 제2 내부 전극이 배치된 유전체층에 상기 제4 또는 제6 면을 통해 노출되도록 형성되는 제6 더미 전극; 을 더 포함할 수 있다.
본 발명의 다른 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고, 상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 유전체층에 상기 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및 상기 제2 내부 전극이 배치된 유전체층에 상기 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극은 상기 제1 및 제3 면을 통해 노출되는 제1 리드부를 가지고, 상기 제2 내부 전극은 상기 제1 및 제4 면을 통해 노출되는 제2 리드부를 가지고, 상기 제1 외부 전극은 상기 제1 면에서 상기 제3 면의 일부까지 연장되게 형성되며, 상기 제1 리드부와 접속되고, 상기 제2 외부 전극은 상기 제1 외부 전극과 이격되고, 상기 제1 면에서 상기 제4 면의 일부까지 연장되게 형성되며, 상기 제2 리드부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 유전체층에 상기 제1 및 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및 상기 제2 내부 전극이 배치된 유전체층에 상기 제1 및 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함할 수 있다.
본 발명의 다른 측면은, 복수의 적층 시트 및 상기 적층 시트의 상부 및 하부 중 적어도 하나에 배치된 커버를 포함하는 바디; 및 상기 바디의 외부에 형성된 외부 전극; 을 포함하며, 상기 적층 시트가 유전체층 및 도금층으로 이루어진 내부 전극을 포함하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 바디는 복수의 적층 시트와 커버를 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극이 도금층으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 적층 시트는 상기 유전체층을 사이에 두고 상기 내부 전극과 이격되게 배치되는 복수의 더미 전극을 더 포함하며, 상기 더미 전극은, 도금층으로 형성되며, 상기 바디의 적어도 일면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 커버는 도금층으로 형성된 복수의 더미 전극을 더 포함하며, 상기 더미 전극은, 상기 바디의 적어도 일면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 각각 접속될 수 있다.
본 발명의 일 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부와 상기 제5 및 제6 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고, 상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부와 상기 제5 및 제6 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 적층 시트에 상기 제4, 제5 및 제6 면 중 적어도 한 면을 통해 노출되도록 형성되는 제1 더미 전극; 상기 제1 내부 전극이 배치된 적층 시트에 상기 제3 또는 제5 면을 통해 노출되도록 형성되는 제3 더미 전극; 상기 제1 내부 전극이 배치된 적층 시트에 상기 제3 또는 제6 면을 통해 노출되도록 형성되는 제4 더미 전극; 상기 제2 내부 전극이 배치된 적층 시트에 상기 제3, 제5 및 제6 면 중 적어도 한 면을 통해 노출되도록 형성되는 제2 더미 전극; 상기 제2 내부 전극이 배치된 적층 시트에 상기 제4 또는 제5 면을 통해 노출되도록 형성되는 제5 더미 전극; 및 상기 제2 내부 전극이 배치된 적층 시트에 상기 제4 또는 제6 면을 통해 노출되도록 형성되는 제6 더미 전극; 을 더 포함할 수 있다.
본 발명의 다른 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고, 상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고, 상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 적층 시트에 상기 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및 상기 제2 내부 전극이 배치된 적층 시트에 상기 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함할 수 있다.
본 발명의 또 다른 실시 예에서, 상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 내부 전극은 상기 제1 및 제3 면을 통해 노출되는 제1 리드부를 가지고, 상기 제2 내부 전극은 상기 제1 및 제4 면을 통해 노출되는 제2 리드부를 가지고, 상기 제1 외부 전극은 상기 제1 면에서 상기 제3 면의 일부까지 연장되게 형성되며, 상기 제1 리드부와 접속되고, 상기 제2 외부 전극은 상기 제1 외부 전극과 이격되고, 상기 제1 면에서 상기 제4 면의 일부까지 연장되게 형성되며, 상기 제2 리드부와 접속될 수 있다.
이때, 상기 적층형 커패시터는, 상기 제1 내부 전극이 배치된 적층 시트에 상기 제1 및 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및 상기 제2 내부 전극이 배치된 적층 시트에 상기 제1 및 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함할 수 있다.
본 발명의 또 다른 측면은, 내부 전극, 더미 전극 및 유전체층을 포함하는 적층 시트를 복수 개 마련하는 단계; 상기 복수의 적층 시트와 상기 적층 시트의 상하 부에 커버를 일괄 적층하고 경화하여 경화물을 마련하는 단계; 상기 경화물을 커패시터의 크기에 맞게 절단하여 내부 전극과 더미 전극의 일부가 노출된 바디를 마련하는 단계; 및 상기 바디의 외부에 상기 더미 전극을 시드로 하여 도금 공법으로 외부 전극을 형성하는 단계; 를 포함하는 적층형 커패시터의 제조 방법을 제공한다.
이때, 상기 적층 시트를 마련하는 단계는, 구리포일 표면에 리쏘(litho) 공법 및 도금 공법으로 내부 전극 및 더미 전극을 패터닝하는 단계; 상기 내부 전극 및 더미 전극을 덮도록 유전체층을 형성하는 단계; 및 구리포일을 제거하는 단계; 를 포함할 수 있다.
또한, 상기 적층 시트를 마련하는 단계는, 유전체층 형성 단계 이후에, 유전체층의 점도를 제어하는 단계를 더 포함할 수 있다.
또한, 상기 적층 시트를 마련하는 단계는, 구리포일 제거 단계 이전에, 유전체층을 덮도록 마스크층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 종래의 인쇄 공법을 이용하여 내부 전극을 형성하는 적층형 커패시터에 비해 유전체 면적 및 두께 산포를 용이하게 관리하여 커패시턴스를 협편차로 구현할 수 있으며, 외부 전극이 도금으로 형성되어 표면실장(SMT)시 쇼트 문제를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 2a는 도 1의 I-I’선 단면도이다.
도 2b는 도 2a에 제3 및 제4 더미 전극이 더 추가된 상태를 도시한 단면도이다.
도 3a 내지 도 3c는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
도 4a 및 도 4b는 종래의 스크린 인쇄 방식으로 형성된 내부 전극을 갖는 적층형 커패시터의 단면 사진이다.
도 4c는 도 4a의 A부분을 확대하여 나타낸 사진이다.
도 4d는 도 4a의 B부분을 확대하여 나타낸 사진이다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 내부 전극을 도시한 단면 사진이다.
도 5c는 도 5a의 C부분을 확대하여 나타낸 사진이다.
도 5d는 도 5a의 D부분을 확대하여 나타낸 사진이다.
도 6 내지 도 14는 본 발명의 적층형 커패시터를 제조하는 하나의 방법을 순서대로 도시한 단면도이다.
도 15는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 16a 내지 도 16c는 도 15의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
도 17은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이다.
도 18a 내지 도 18c는 도 17의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
도 19 및 도 20은 본 발명의 일 실시 예와 다른 실시 예에 따른 적층형 커패시터를 기판에 실장한 상태를 각각 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
그리고, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다.
나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 ‘포함’한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 실시 형태를 명확하게 설명하기 위해, 바디(110)의 방향을 정의하면, 도면 상에 표시된 X, Y 및 Z는 각각 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층과 내부 전극이 적층되는 방향과 동일한 개념으로 사용될 수 있다.
적층형 커패시터
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 2a는 도 1의 I-I’선 단면도이고, 도 3a 내지 도 3c는 도 1의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
도 1 내지 도 3c를 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 일괄 적층 공법을 활용하여 형성할 수 있으며, Z방향으로 적층되는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브 영역과 상기 액티브 영역의 상하에 배치되는 커버(112, 113)를 포함한다.
이러한 바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 Z방향으로 적층하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적으로 육면체 형상을 가질 수 있다.
이에, 바디(110)는 Z방향으로 서로 대향하는 제1 및 제2 면(1, 2), 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다.
이하, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 바디(110)의 제1 면으로 정의하여 함께 설명하기로 한다.
유전체층(111)은 경화된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 유전체층은 Dk(유전율)가 3~50이고, Df(유전손실)이 0.01~0.001의 특성을 가질 수 있고, 유전체층의 두께 산포는 std 0.65㎛ 수준일 수 있다. 이러한 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말 또는 티탄산 마그네슘, CaZrO3, (Ca,Sr)(Ti,Zr)O3, BaO-TiO2-Nd2O3, CaTiO3-MgTiO3 등과 레진(resin)을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
상기 레진은 에폭시(Epoxy), 액티브 에스테르(Active Ester), Cyanate Ester, Acrylate 등을 사용할 수 있다
커버(112, 113)는 바디(110)의 Z방향의 마진으로서 액티브 영역의 Z방향의 양쪽 최외곽에 각각 배치될 수 있다.
커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있으며, 필요시 유전체층(111)과 상이한 재질 및 구성으로 이루어질 수 있다.
이러한 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 바디(110)의 Z방향의 양쪽 최외곽에 각각 적층하여 마련할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행한다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 바디(110) 내부에 서로 대향되게 배치되며, 단부가 X방향으로 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
적층형 커패시터(100)의 유전 특성은 상하로 배치된 제1 및 제2 내부 전극(121, 122)이 서로 오버랩되는 면적(AA)에 의해 형성된다.
본 실시 예에서는, 제1 및 제2 내부 전극(121, 122)의 층간 얼라인(Align)을 ±10㎛ 이내가 되도록 하기 위해, 제2 내부 전극(122) 대비 제1 내부 전극(121)을 편측으로 10㎛ 더 크게 형성할 수 있다. 이에, 바디(110)의 전층의 층간 얼라인이 ±10㎛ 이내가 됨으로써 적층형 커패시터(100)의 커패시턴스 편차를 ±1.7%로 관리할 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 구리(Cu)로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 예에서 제1 및 제2 내부 전극(121, 122)은 유전체층(111) 상에 리쏘 및 도금(Litho & Plating) 공법으로 구리를 부착하여 형성할 수 있다.
이에 종래의 인쇄 공법을 이용한 내부 전극에 비해 제1 및 제2 내부 전극(121, 122)의 윤곽을 보다 명확히 나타낼(define) 수 있으며, 내부 전극의 면적 산포 및 커버리지(coverage) 측면에서 우수한 특성을 가질 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 X방향의 제3 및 제4 면(3, 4)에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 단부와 각각 접촉되어 전기적으로 접속된다.
또한, 제1 및 제2 외부 전극(131, 132)은 필요시 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 제1 및 제2 도전층(131a, 132a)과 제1 및 제2 도전층(131a, 132a) 상에 각각 형성되는 제1 및 제2 도금층을 포함할 수 있다.
상기 제1 및 제2 도금층은 니켈(Ni) 도금층(131b, 132b)과 니켈(Ni) 도금층(131b, 132b) 상에 형성되는 주석(Sn) 도금층(131c, 132c)을 포함할 수 있다.
또한, 본 실시 예에서, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제3 및 4 면(3, 4)에 형성되는 접속부와, 상기 접속부에서 바디(110)의 Y방향의 제5 및 제6 면(5, 6)의 일부와 Z방향의 제1 및 제2 면(1, 2)의 일부까지 각각 연장되는 제1 및 제2 밴드부를 포함할 수 있다.
본 실시 예에서, 제1 및 제2 도전층(131a, 132a)은 전해 도금으로 형성할 수 있다. 이때, 제1 및 제2 도전층(131a, 132a)은 구리(Cu)로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이렇게 제1 및 제2 도전층(131a, 132a)을 전해 도금으로 형성하기 위해서는 시드가 필요하다.
본 실시 예에서는, 제1 및 제2 내부 전극(121, 122)이 배치된 유전체층(111) 상에 제1 및 제2 더미 전극(123, 124)이 각각 배치된다.
제1 및 제2 더미 전극(123, 124)은 제1 및 제2 내부 전극(121, 122)과 각각 이격되게 배치되고, 제1 및 제2 내부 전극(121, 122)이 노출된 것과 대향되는 바디(110)의 제4 및 제3 면(4, 3)을 통해 노출되게 각각 배치된다.
이에, 제1 및 제2 더미 전극(123, 124)은 제1 및 제2 도전층(131a, 132a)을 전해 도금하기 위한 시드층의 역할을 하게 된다.
이때, 제1 및 제2 더미 전극(123, 124)은 바디(110)의 제4 및 제3 면(4, 3)에서 제5 및 제6 면(5, 6)의 일부까지 각각 연장되게 형성될 수 있다.
이러한 제1 및 제2 더미 전극(123, 124)은 내부 전극 패터닝시 함께 형성될 수 있다.
또한, 시드간 거리, 즉 제1 및 제2 더미 전극(123, 124)과 상하로 인접한 제 및 제2 내부 전극(121, 122) 사이의 간격은 전해 도금시 번짐이 발생하는 현상을 고려하여 10㎛ 이하로 형성할 수 있다. 즉, 유전체층(110)의 두께가 10㎛ 이하가 될 수 있다.
한편, 제1 및 제2 내부 전극(121, 122)이 배치된 유전체층(111) 상에서 제1 및 제2 내부 전극(121, 122)이 노출되는 방향으로 폭 방향의 양쪽 마진에 한 쌍의 제3 및 제4 더미 전극(1230, 1240)이 각각 더 배치될 수 있다.
제3 및 제4 더미 전극(1230, 1240)은 바디(110)의 제3 및 제4 면을 통해 노출되도록 형성되고, 필요시 바디(110)의 제5 및 제6 면(5, 6)의 일부로도 노출되게 형성될 수 있다.
또한, 도 2b에 도시된 것과 같이, 커버(112, 113)에 제5 및 제6 더미 전극(125, 126)이 더 배치될 수 있다. 제5 및 제6 더미 전극(125, 126)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있으며, 필요시 바디(110)의 제5 및 제6 면(5, 6)의 일부로도 노출되게 형성될 수 있다.
도 4a 및 도 4b는 종래의 스크린 인쇄 방식으로 형성된 내부 전극을 갖는 적층형 커패시터의 단면 사진이고, 도 4c는 도 4a의 A부분을 확대하여 나타낸 사진이고, 도 4d는 도 4a의 B부분을 확대하여 나타낸 사진이다.
도 4a 내지 도 4d를 참조하면, 종래의 스크린 인쇄 방식으로 내부 전극을 형성한 적층형 커패시터는, 내부 전극과 유전체층에 각각 공극(defect; Df1, Df2)이 발생할 수 있으며, 스크린 인쇄시 페이스트의 두께와 모양을 조절하여 내부 전극의 두께와 형상을 조절하지만 인쇄 오차 및 압착/소성 고정에 의해 내부 전극의 테두리 번짐이 발생할 수 있다.
이에 내부 전극과 유전체층의 두께 산포는 std 0.95㎛ 수준이 될 수 있다. 일반적으로 스크린 인쇄 공법을 사용하여 내부 전극을 형성한 적층형 커패시터에서 내부 전극의 공극(defect)의 직경은 평균 5.6, 최소 3.1, 최대 9.4㎛ 수준이 된다. 또한, 이때 내부 전극의 조도(Ra)는 0.15㎛ 이상이 될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시 예에 따른 적층형 커패시터의 내부 전극을 도시한 단면사진이고, 도 5c는 도 5a의 C부분을 확대하여 나타낸 사진이고, 도 5d는 도 5a의 D부분을 확대하여 나타낸 사진이다.
도 5a 내지 5d를 참조하면, 본 실시 예의 적층형 커패시터는 전해 도금으로 내부 전극이 형성되므로 내부 전극과 유전체층에 공극이 발생되지 않고, 내부 전극의 테두리 번짐이 발생하지 않는다.
이에 노광기 해상력 ±1㎛ 이내로 내부 전극의 형성이 가능하여, 내부 전극과 유전체층의 두께 산포가 std 0.65㎛ 수준으로 적층형 커패시터의 커패시턴스를 ±7% 이내로 관리할 수 있다. 또한, 이때 내부 전극의 조도(Ra)는 0.05㎛ 이하가 될 수 있다. 즉, 본 실시 예에 따르면 내부 전극의 표면이 종래의 비교 예에 비해 평탄해지는 것을 알 수 있다.
또한, 본 실시 예의 적층형 커패시터는 각 층을 한번에 적층하는 일괄 적층 공법으로 형성하므로, 순차 적층에 의한 누적 변형이 없고, 층수에 관계없이 전층의 얼라인(align)이 ±10㎛ 이내로 형성될 수 있다.
유전 특성은 제1 및 제2 내부 전극의 오버랩된 면적에 의해 형성되므로 층간 얼라인 공정 능력에 의한 영향을 받으며, 본 실시 예와 같이 정합도(alignment)에 의한 영향으로 전층 얼라인이 ±10㎛ 이내로 틀어지면 적층형 커패시터의 커패시턴스는 최대 ±1.7% 정도로 관리할 수 있다.
또한, 층간 얼라인 방식은 내부 전극과 정렬 패턴 마크를 동시에 형성하기 때문에 정렬 패턴 마크가 내부 전극을 100% 대변할 수 있다.
더불어, 본 실시 예에서와 같이 외부 전극이 전해 도금에 의해 형성되면 칩의 사이즈를 줄일 수 있으므로, 소형 칩의 외부 전극을 형성하는데 용이한 이점이 있다.
변형 예
한편, 본 실시 예는 바디의 길이 방향의 양단에 외부 전극이 각각 캡(cap)형으로 형성된 2단자 적층형 커패시터를 도시하여 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 15는 본 발명의 다른 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 16a 내지 도 16c는 도 15의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
본 실시 예의 적층형 커패시터(200)는 제1 및 제2 내부 전극(221, 22)이 유전체층을 사이에 두고 폭 방향으로 번갈아 배치되어 바디(210)를 이루게 되고, 제1 및 제2 외부 전극(231, 232)은 바디(210)의 길이 방향의 양단에 ㄷ자형으로 형성된다.
제1 및 제2 외부 전극(231, 232)을 ㄷ자형으로 형성하기 위해, 제1 및 제2 내부 전극(221, 222)이 배치된 유전체층 상에 제1 및 제2 내부 전극(221, 222)과 각각 이격되되 제1 및 제2 내부 전극(221, 222)이 노출된 것과 대향되는 바디(210)의 길이 방향의 일면을 통해 노출되게 제1 및 제2 더미 전극(223, 224)이 각각 배치되며, 제1 및 제2 더미 전극(223, 224)이 제1 및 제2 외부 전극(231, 232)을 형성하기 위한 시드층의 역할을 각각 하게 된다.
본 실시 예에서, 제1 및 제2 내부 전극(221, 222)과 제1 및 제2 더미 전극(223, 224)은 바디(210)의 폭 방향의 양면으로는 노출되지 않는다.
도 17은 본 발명의 또 다른 실시 예에 따른 적층형 커패시터를 개략적으로 도시한 사시도이고, 도 18a 내지 도 18c는 도 17의 적층형 커패시터에서 제1 및 제2 내부 전극과 제1 및 제2 더미 전극의 구조를 나타낸 평면도이다.
도 17 및 도 18c를 참조하면, 본 실시 예의 적층형 커패시터(300)는 제1 및 제2 외부 전극(331, 332)이 L자형 외부 전극으로 형성될 수 있다.
L자형 제1 및 제2 외부 전극(331, 332)은 바디(310)의 길이 방향의 일면 중 적어도 일부에서 실장 면으로서 바디(310)의 두께 방향의 일면 중 적어도 일부까지 연장되게 형성될 수 있다.
제1 및 제2 내부 전극(321, 322)은 바디(310)의 실장 면과 길이 방향의 일면과 대응되는 모서리로 노출되도록 제1 및 제2 리드부(321a, 322a)를 각각 가질 수 있다.
그리고, 제1 및 제2 더미 전극(323, 324)은 제1 및 제2 리드부(321a, 322a)와 길이 방향으로 대향되는 위치의 모서리에 제1 및 제2 내부 전극(321, 322)과 각각 접촉되지 않게 형성된다.
도 19 및 도 20을 참조하면, 위와 같이 외부 전극이 ㄷ자형 또는 L자형으로 형성되면, 외부 전극이 바디의 폭 방향의 양면에는 형성되지 않게 되므로, 기판의 전극 패드(pad)의 면적을 감소시켜 커패시터의 실장 면적을 감소시킴으로써 부품의 간격을 줄여 부품의 고집적화가 가능하도록 하고, 커패시터를 기판에 실장시 솔더의 오인쇄에 의해 발생하는 쇼트의 발생률을 감소시킬 수 있다.
적층형 커패시터의 제조 방법
도 6 내지 도 14는 본 발명의 적층형 커패시터를 제조하는 하나의 방법을 순서대로 도시한 단면도이다.
이하, 도 6 내지 도 14를 참조하여 상술한 구조를 갖는 본 발명의 실시 예에 따른 적층형 커패시터를 제조하는 방법의 일 예를 설명한다.
본 실시 예의 적층형 커패시터는 내부 전극을 일괄 적층하는 방법으로 제조될 수 있다.
먼저 도 6에 도시된 형태와 같은 구리포일Copper Foil)을 사용하여 내부 전극을 패터닝(patterning)한다.
이때, 구리포일(10)은 수지층(11), 수지층(11)의 일면에 배치된 캐리어층(12) 및 캐리어(carrier)층(12)의 일면에 배치된 시드(seed)층(13)을 포함할 수 있다.
여기서, 수지층(11)은 폴리프로필렌글리콜(PPG; polypropylene glycol) 등으로 이루어질 수 있고, 캐리어층(12) 및 시드층(13)은 구리로 형성될 수 있다.
또한, 일 예로, 캐리어층(12)의 두께는 약 18㎛일 수 있고, 시드층(13)의 두께는 캐리어층(12) 보다 얇게 약 5㎛일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
한편, 구리포일(10)은 필요시 수지층(11)의 타면에 캐리어층(12’) 및 시드층(13’)이 더 배치된 이중구리포일 구조로 구성하여, 수지층(11)을 상하로 절단한 후 양면으로 내부 전극의 패터닝 공정을 진행할 수 있다.
위와 같이 내부 전극 패터닝 공정을 이중구리포일을 사용하여 양면 공정으로 진행하면 L/T(Lead Time) 및 단위 면적당 비용을 감소시킬 수 있다.
구체적으로, 도 7 및 도 8을 참조하면, 내부 전극을 패터닝하는 공정은, 시드층(13) 위에 감광성 필름(14)을 라미네이션(Lamination)하는 단계, 라미네이션된 감광성 필름(14)을 노광하여 이미징(Imaging)을 형성하는 단계, 현상(Development)하는 단계, 시드층(13) 위에 금속층(15)을 도금(Plating)하는 단계 및 감광성 필름(14)을 박리(Strip)하는 단계를 포함한다.
본 실시 예의 내부 전극 패터닝에 사용되는 리쏘(Litho) 공법은 노광기 해상력 ±1㎛ 이내로 내부전극 형성이 가능하므로, 이러한 이러한 리쏘(Litho) 및 도금(Plating) 공법으로 내부 전극을 형성하면 종래의 인쇄공법을 이용한 내부 전극에 비해 전극의 형상을 정확히 디파인(define) 할 수 있고, 인쇄 면적 산포 및 커버리지(Coverage)를 개선할 수 있다.
상기 노광은 컨택트(Contact) 노광기, LDI(Laser Direct Imaging), 프로젝션(Projection) 및 노광기(Stepper) 등을 사용하여 실시할 수 있다.
또한, 상기 도금은 전기동도금 또는 무전해동도금 등으로 이루어질 수 있으며, 필요시 구리 이외의 다른 금속을 사용한 도금을 실시할 수 있다.
적층형 커패시터의 유전 특성은 상하로 배치된 제1 및 제2 내부 전극이 서로 오버랩되는 면적에 의해 형성된다.
본 실시 예에서는, 제1 및 제2 내부 전극의 층간 얼라인(Align)을 ±10㎛ 이내가 되도록 하기 위해, 제1 내부 전극 대비 제2 내부 전극을 편측으로 10㎛ 더 크게 형성할 수 있다.
이에, 커패시터 바디의 전층의 층간 얼라인이 ±10㎛ 이내가 됨으로써 적층형 커패시터의 커패시턴스 편차를 ±1.7%로 관리할 수 있다.
한편, 본 실시 예에서는, 더미 전극이 외부 전극을 형성하기 위한 시드로 사용되기 때문에 외부 전극의 형상에 따라 내부 전극의 패터닝되는 이미지는 변경될 수 있다.
다음으로, 도 9에 도시된 형태와 같이, 내부 전극 패터닝 공정에 의해 내부 전극(15)이 형성된 시드층(13) 위에 유전체 필름을 라미네이션하여 유전체층(16)을 형성한다.
이하, 내부 전극은 앞서 내부 전극 패터닝 공정에서 사용된 금속층에 의해 형성되는 것이므로 동일한 도면부호 15로 지시한다.
상기 유전체 필름은 레진(resin)과 자성체 필러(filler)로 이뤄진 복합 재료일 수 있다.
또한, 상기 레진은 에폭시(Epoxy), 액티브 에스테르(Active Ester), Cyanate Ester 및 Acrylate 등을 사용할 수 있다.
또한, 상기 필러는 CaZrO3, BaTiO3, (Ca,Sr)(Ti,Zr)O3, BaO-TiO2-Nd2O3 및 CaTiO3-MgTiO3 등을 사용할 수 있다.
이때, 유전체 필름의 특성은 Dk 3~50, Df 0.01~0.001이다.
이러한 유전체 필름은 예컨대 진공 라미네이터(Vacuum Laminator)를 이용하여 라미네이션될 수 있다.
이때 유전체층(16)의 두께 산포는 std 0.65㎛ 수준이 될 수 있다.
한편, 이와 같이 유전체층(16)을 형성한 후, 유전체층(16)의 점도(Viscosity) 제어를 더 실시할 수 있다.
상기 점도 (Viscosity) 제어는 레진의 경화 반응성에 따라 다양한 방법으로 조절할 수 있다.
예컨대, 광반응성 레진이 함유된 유전체 필름의 경우에는 UV Cure 공정을 실시할 수 있고, 열에 반응하는 레진이 함유된 유전체 필름의 경우에는 Heat Cure 공정을 실시할 수 있다.
이때, 상기 UV Cure 또는 Heat Cure 공정은, 점도 (Viscosity) 제어 스펙이 104 Pa.s 이상이 유지될 수 있도록 실시할 수 있다.
이와 같은 공정에 의해 점도가 조절된 유전체 필름은 약 50% 수준의 경화도를 가지며, 이 정도 수준의 경화도를 갖는 유전체 필름의 상태를 반경화 상태라 명칭한다.
이렇게 유전체 필름의 점도가 조절되면 종래의 압착/소정에 의한 유전체층의 두께 산포를 개선할 수 있고, 레진 플로우(resin flow) 심화에 의한 유전체층의 두께 편차를 제어할 수 있다.
종래의 인쇄 공법을 이용한 적층형 커패시터의 경우 유전체층의 두께 편차는 std 0.95㎛ 수준이지만, 본 실시 예에 따른 적층형 커패시터의 경우 유전체층의 두께 편차가 std 0.65㎛ 수준이고, 이렇게 유전체층 두께 편차를 줄임으로써 적층형 커패시터의 커패시턴스를 ±7% 이내로 관리할 수 있게 된다.
내부 전극과 유전체층의 형성이 완료되면, 도 11a 및 도 11b에 도시된 형태와 같이, 구리포일(10)로부터 탈착하여 수지층(11), 캐리어층(12) 및 시드층(13)을 제거하게 된다.
이렇게 형성된 내부 전극(15)과 유전체층(16)의 결합체를 적층 시트라 명칭하며, 이때 적층 시트의 두께는 제품에 따라 1 내지 50㎛의 범위에서 형성될 수 있다.
그러나, 적층 시트는 구리포일(10)로부터 탈착되거나 또는 시드층이 제거될 때 파손의 위험성이 있다. 이에 도 10에 도시된 형태와 같이, 적층 시트의 유전체층(16) 위에 마스크층(17)을 먼저 형성하며, 마스크층(17)은 적층 시트로부터 구리포일(10)을 탈착하거나 시드층을 제거할 때 발생하는 파손을 방지하는 역할을 할 수 있다.
이러한 마스크층을 형성하기 위해 백 마스크(back mask)를 덧붙이는 공정은 진공 라미네이터 또는 롤 라미네이터(Roll laminator)를 사용하여 실시할 수 있다.
또한, 백 마스크의 구조는 예컨대 이형필름, 점착필름 및 지지필름(Carrier)의 3중 구조로 제작될 수 있다.
여기서, 이형필름은 PET(PolyEthylene Terephthalate), BOPP(Biaxially Oriented PolyPropylene) 및 PE(PolyEthylene) 등이 사용될 수 있다.
연신필름은 Para film, EVA (Ethylene Vinyl Acetate) 또는 TPU(Thermoplastic Polyurethane) 등이 사용될 수 있다.
한편, 시드층(13)을 제거하는 공정으로 예컨대 과수황산 타입의 습식 에칭(Wet etching)을 실시할 수 있다.
다음으로, 도 12 및 도 13에 도시된 형태와 같이, 복수의 적층 시트를 일괄 적층한다.
도 12에서는 도 11에서 마스크층을 제거한 적층 시트를 사용하지만, 내부 전극과 유전체층의 두께는 앞서 도 2의 형태와 대응되도록 조정하여 도시된다.
이때, 도 11의 도면부호 15는 도 12의 도면부호 121, 122와 도면부호 123, 124와 대응되고, 도 11의 도면부호 16은 도 12의 도면부호 111과 대응된다.
추가로, 적층형 커패시터의 상하 최외곽에 내부 전극(121, 122), 더미 전극(123, 124) 및 유전체층(111)을 보호하기 위해 커버(112, 113)를 더 도입할 수 있다.
이러한 커버(112, 113)는 커버 필름을 진공 라미네이터를 이용하여 형성할 수 있다. 또한, 커버에는 필요시 더미 전극(125, 126)이 형성될 수 있다.
이때, 커버 필름은 레진(resin)과 무기 필러로 이뤄진 복합 물질로 커패시터 바디의 강성을 보강해준다.
또한, 커버(112, 113)의 두께 산포는 유전체층(111)의 두꼐 산포와 동등한 수준일 수 있다.
커버 필름의 재료는 유전체층과 동일한 성분이거나 필요시 유전체층과 상이한 재료로 구성할 수 있으며, 커버 필름의 경화물 특성은 모듈러스(Modulus) 3GPa 이상일 수 있다.
이러한 일괄 적층 공정은 층간 얼라인(align)을 위해 정합 적층을 실시하며, 반경화 상태의 복수의 적층 시트(20)를 완전 경화하기 위해 진공 프레스(V-PRESS) 설비를 사용하여 경화를 실시할 수 있다.
진공 프레스 설비는 레진 경화시 발생하는 휘발 성분을 제거하기 위해 진공 분위기하에서 실시되며, 층간 압착 및 완전 경화를 위해 압력과 온도를 제어할 수 있다.
이때, 진공은 50torr 이하에서 실시하며, 압력의 범위는 10~150kgf/cm2이고, 온도의 범위는 유전체층의 레진 경화 특성에 따라 다르지만 일반적으로 100~300℃ 범위에서 실시할 수 있다
이때, 층간 얼라인은 내부 전극과 정렬 패턴 마크를 동시에 형성하기 때문에 패턴 마크가 내부 전극을 100% 대변할 수 있다.
정합 적층 설비의 공정 능력은 얼라인 ±5㎛ 이내이며, 적층 시트의 변형까지 고려한다면 내부 전극의 전층 얼라인을 ±10㎛ 이내로 하여 커패시터를 제작할 수 있다.
이렇게 커패시터 바디의 전층의 층간 얼라인이 ±10㎛ 이내가 됨으로써 적층형 커패시터의 커패시턴스 편차를 ±1.7%로 관리할 수 있다.
다음으로, 일괄 적층된 경화물을 수동부품의 크기에 맞게 절단(Dicing) 및 연마한다.
이때, 절단 공정의 위치 인식 마크도 내부 전극과 정렬 패턴 마크를 동시에 형성하기 때문에 내부 전극을 100% 대변할 수 있다.
또한, 패턴 마크 사용에 따라 절단(Dicing) 공정 능력은 설비의 기계적 오차 및 압착품의 층간 얼라인을 고려하여 절단 마진 ±10㎛ 이내로 제작할 수 있다.
이렇게 절단한 칩은 내부 전극과 외부 전극의 접촉을 원활하게 하고, 모서리의 깨짐(Chipping)을 방지하고자 면 및 모서리 부분을 연마하는 공정을 더 실시할 수 있다.
이때, 연마 공정은 일반적인 적층형 커패시터의 공정과 동일하게 실시할 수 있다.
다음으로, 도 14에 도시된 형태와 같이, 바디(110)에 외부 전극(131, 132)을 형성한다.
이때, 외부 전극(131, 132)은 전해 도금을 실시하여 형성할 수 있으며, 전해 도금은 구리(Cu)/니켈(Ni)/주석(Sn) 전해 도금을 실시할 수 있다.
상기 구리 도금은 번짐 도금 방식이며, 번짐 도금을 위한 시드는 내부 전극 패터닝시 함께 형성된 더미 전극(123, 124)을 사용한다.
또한, 번짐 전해도금의 공정능력을 고려하여 시드 간 거리는 10㎛ 이하로 제작할 수 있다.
본 실시 예에서는, 외부 전극 형성시 내부 전극 패터닝시 함께 형성된 시드 전극을 사용하므로, 별도의 시드층을 형성해야 하는 번거로움이 없으며, 소형화가 가능하여 소형 커패시터를 제조하는데 용이한 이점이 있다.
이때, 외부 전극의 형상은, 외부전극 번짐도금용 시드인 더미 전극의 형성된 위치에 따라 본 실시 예에서와 같이 2단자 적층형 커패시터와 동일한 캡(Cap)형 외부 전극으로 형성되거나, 변형 예에서와 같이, ㄷ자형 외부 전극 또는 L자형 외부 전극으로 형성될 수 있다.
외부 전극을 L자형으로 형성하면, 기존의 폭 방향에 배치되던 외부 전극이 생략되어 기판의 패드의 면적이 감소하게 됨으로써, 실장 면적 감소 및 패키지시 솔더의 오인쇄에 의한 쇼트 개선이 가능하여 초소형 부품의 고집적화가 가능하게 된다.
본 실시 예에 따라 리쏘 & 도금 공법 및 일괄 적층 공법으로 제작한 적층형 커패시터의 경우, 종래의 인쇄 공법을 이용하여 내부 전극을 형성하는 적층형 커패시터에 비해 유전체 면적 및 두께 산포를 용이하게 관리하여 커패시턴스를 협편차로 구현할 수 있으며, B편차(±0.1pF 이내) 기준 93%의 수율을 확인할 수 있다. 또한, 외부 전극이 도금으로 형성되어 표면실장시 쇼트 문제를 개선할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구 범위에 의해 한정하고자 한다.
따라서, 청구 범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 적층형 커패시터
110, 210, 310: 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
123, 124: 제1 및 제2 더미 전극
131, 132: 제1 및 제2 외부 전극

Claims (28)

  1. 유전체층과 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 내부 전극이 도금층으로 형성되고,
    상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고,
    상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속되고,
    상기 바디의 코너 및 엣지가 노출되는 적층형 커패시터.
  2. 제1항에 있어서,
    상기 바디는 상기 유전체층과 상기 제1 및 제2 내부 전극을 일괄 적층하여 형성되는 적층형 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 외부 전극이 도금층으로 형성되는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 바디의 내부에, 상기 바디의 적어도 일면을 통해 노출되며 상기 제1 및 제2 외부 전극과 각각 접속되도록 형성되는 복수의 더미 전극을 더 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 바디는 제1 및 제2 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 최외곽에 배치된 커버를 포함하고,
    상기 커버의 내부에, 상기 바디의 적어도 일면을 통해 노출되며 상기 제1 및 제2 외부 전극과 각각 접속되도록 형성되는 복수의 더미 전극을 더 포함하는 적층형 커패시터.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 내부 전극이 배치된 유전체층에 상기 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및
    상기 제2 내부 전극이 배치된 유전체층에 상기 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함하는 적층형 커패시터.
  10. 유전체층과 상기 유전체층을 사이에 두고 폭 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 내부 전극이 도금층으로 형성되고,
    상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 내부 전극은 상기 제1 및 제3 면을 통해 노출되는 제1 리드부를 가지고,
    상기 제2 내부 전극은 상기 제1 및 제4 면을 통해 노출되는 제2 리드부를 가지고,
    상기 제1 외부 전극은 상기 제1 면에서 상기 제3 면의 일부까지 연장되게 형성되며, 상기 제1 리드부와 접속되고,
    상기 제2 외부 전극은 상기 제1 외부 전극과 이격되고, 상기 제1 면에서 상기 제4 면의 일부까지 연장되게 형성되며, 상기 제2 리드부와 접속되는 적층형 커패시터.
  11. 제10항에 있어서,
    상기 제1 내부 전극이 배치된 유전체층에 상기 제1 및 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및
    상기 제2 내부 전극이 배치된 유전체층에 상기 제1 및 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함하는 적층형 커패시터.
  12. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 조도(Ra)가 0.05㎛ 이하인 적층형 커패시터.
  13. 복수의 적층 시트 및 상기 적층 시트의 상부 및 하부 중 적어도 하나에 배치된 커버를 포함하는 바디; 및
    상기 바디의 외부에 형성된 외부 전극; 을 포함하며,
    상기 적층 시트가 유전체층 및 도금층으로 이루어진 내부 전극을 포함하고,
    상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 및 제2 내부 전극의 양단이 상기 제3 및 제4 면을 통해 각각 노출되고,
    상기 제1 외부 전극은 상기 제3 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제1 내부 전극의 노출된 단부와 접속되고,
    상기 제2 외부 전극은 상기 제4 면에서 상기 제1 및 제2 면의 일부까지 연장되게 형성되며, 상기 제2 내부 전극의 노출된 단부와 접속되고,
    상기 바디의 코너 및 엣지가 노출되는 적층형 커패시터.
  14. 제13항에 있어서,
    상기 바디는 복수의 적층 시트와 커버를 일괄 적층하여 형성되는 적층형 커패시터.
  15. 제13항에 있어서,
    상기 제1 및 제2 외부 전극이 도금층으로 형성되는 적층형 커패시터.
  16. 제13항에 있어서,
    상기 적층 시트는 상기 유전체층을 사이에 두고 상기 내부 전극과 이격되게 배치되는 복수의 더미 전극을 더 포함하며,
    상기 더미 전극은, 도금층으로 형성되며, 상기 바디의 적어도 일면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 적층형 커패시터.
  17. 제13항에 있어서,
    상기 커버는 도금층으로 형성된 복수의 더미 전극을 더 포함하며,
    상기 더미 전극은, 상기 바디의 적어도 일면을 통해 노출되고, 상기 제1 및 제2 외부 전극과 각각 접속되는 적층형 커패시터.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제13항에 있어서,
    상기 제1 내부 전극이 배치된 적층 시트에 상기 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및
    상기 제2 내부 전극이 배치된 적층 시트에 상기 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함하는 적층형 커패시터.
  22. 복수의 적층 시트 및 상기 적층 시트의 상부 및 하부 중 적어도 하나에 배치된 커버를 포함하는 바디; 및
    상기 바디의 외부에 형성된 외부 전극; 을 포함하며,
    상기 적층 시트가 유전체층 및 도금층으로 이루어진 내부 전극을 포함하고,
    상기 유전체층 및 내부 전극이 상기 바디의 폭 방향으로 배치되고,
    상기 바디는 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되며 서로 대향하는 제5 및 제6 면을 포함하며,
    상기 제1 내부 전극은 상기 제1 및 제3 면을 통해 노출되는 제1 리드부를 가지고,
    상기 제2 내부 전극은 상기 제1 및 제4 면을 통해 노출되는 제2 리드부를 가지고,
    상기 제1 외부 전극은 상기 제1 면에서 상기 제3 면의 일부까지 연장되게 형성되며, 상기 제1 리드부와 접속되고,
    상기 제2 외부 전극은 상기 제1 외부 전극과 이격되고, 상기 제1 면에서 상기 제4 면의 일부까지 연장되게 형성되며, 상기 제2 리드부와 접속되는 적층형 커패시터.
  23. 제22항에 있어서,
    상기 제1 내부 전극이 배치된 적층 시트에 상기 제1 및 제4 면을 통해 노출되도록 형성되는 제1 더미 전극; 및
    상기 제2 내부 전극이 배치된 적층 시트에 상기 제1 및 제3 면을 통해 노출되도록 형성되는 제2 더미 전극; 을 더 포함하는 적층형 커패시터.
  24. 제13항에 있어서,
    상기 제1 및 제2 내부 전극의 조도(Ra)가 0.05㎛ 이하인 적층형 커패시터.
  25. 내부 전극, 더미 전극 및 유전체층을 포함하는 적층 시트를 복수 개 마련하는 단계;
    상기 복수의 적층 시트와 상기 적층 시트의 상하 부에 커버를 일괄 적층하고 경화하여 경화물을 마련하는 단계;
    상기 경화물을 커패시터의 크기에 맞게 절단하여 내부 전극과 더미 전극의 일부가 노출된 바디를 마련하는 단계; 및
    상기 바디의 외부에 상기 더미 전극을 시드로 하여 도금 공법으로 외부 전극을 형성하는 단계; 를 포함하고,
    상기 적층 시트를 마련하는 단계는,
    구리포일 표면에 리쏘(litho) 공법 및 도금 공법으로 내부 전극 및 더미 전극을 패터닝하는 단계;
    상기 내부 전극 및 더미 전극을 덮도록 유전체층을 형성하는 단계; 및
    구리포일을 제거하는 단계; 를 포함하는 적층형 커패시터의 제조 방법.
  26. 삭제
  27. 제25항에 있어서,
    상기 적층 시트를 마련하는 단계는, 유전체층 형성 단계 이후에, 유전체층의 점도를 제어하는 단계를 더 포함하는 적층형 커패시터의 제조 방법.
  28. 제25항에 있어서,
    상기 적층 시트를 마련하는 단계는, 구리포일 제거 단계 이전에, 유전체층을 덮도록 마스크층을 형성하는 단계를 더 포함하는 적층형 커패시터의 제조 방법.
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