JP2009539257A - 照射アニールを用いて作製されたセミコンダクタ・オン・インシュレータ構造 - Google Patents

照射アニールを用いて作製されたセミコンダクタ・オン・インシュレータ構造 Download PDF

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Abstract

少なくとも１つの未完成表面に、レーザアニールプロセスを施すことを含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造のシステム、方法および製品。ＳＯＩ構造の製造には、さらに、ドナー半導体ウェハの注入表面にイオン注入プロセスを施して、ドナー半導体ウェハに剥離層を作成し、剥離層の注入表面を、絶縁基板に接合し、剥離層を、ドナー半導体ウェハから分離して、少なくとも１つの劈開面を露出し、少なくとも１つの劈開面に、レーザアニールプロセスを施す各工程を有してなる。

Description

本発明は、半導体層を仕上げるための照射アニール、特に、レーザアニールを含む改善されたプロセスを用いる、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造を製造するシステム、方法および製品に関する。
これまで、セミコンダクタ・オン・インシュレータ構造に最も一般的に用いられてきた半導体材料は、シリコンである。かかる構造は、文献では、シリコン・オン・インシュレータ構造と呼ばれており、「ＳＯＩ」という略記がかかる構造に適用されてきた。ＳＯＩ技術は、高性能薄膜トランジスタ、太陽電池、イメージセンサ、およびアクティブマトリックスディスプレイ等のディスプレイに、ますます重要になってきている。ＳＯＩ構造は、絶縁材料上に、実質的に単結晶シリコン（厚さがほぼ０．０５〜０．３マイクロメートル（５０〜３００ｎｍ）、場合によっては、２０マイクロメートル（２００００ｎｍ）と厚いが）の薄層を含む。
説明し易いように、以下では、時折、ＳＯＩ構造に関して述べる。この特定の種類のＳＯＩ構造の参照は、本発明の説明を容易にするものであり、本発明の範囲を決して限定するためでも、そのように解釈されるものでもない。ＳＯＩという略記は、ここでは、限定されるものではないが、概して、シリコン・オン・インシュレータ構造をはじめとするセミコンダクタ・オン・インシュレータ構造を指すのに用いられる。同様に、ＳｉＯＧという略記は、限定されるものではないが、シリコン・オン・ガラス構造をはじめとするセミコンダクタ・オン・ガラス構造を、概して、指すのに用いられる。ＳｉＯＧという用語はまた、限定されるものではないが、シリコン・オン・ガラスセラミック構造をはじめとするセミコンダクタ・オン・ガラスセラミック構造も含むものとする。ＳＯＩという略記には、ＳｉＯＧ構造が包含される。
ＳＯＩ構造ウェハを得る様々なやり方としては、（１）シリコン（Ｓｉ）の格子適合基板でのエピタキシャル成長、（２）単結晶シリコンウェハを他のシリコンウェハへ接合して、ＳｉＯ２の酸化物層が成長した後、上部ウェハを、例えば、０．０５〜０．３マイクロメートル（５０〜３００ｎｍ）の単結晶シリコン層まで研磨またはエッチングするもの、および（３）水素か酸素イオンを注入するイオン注入法であって、酸素イオン注入の場合には、Ｓｉが上部にあるシリコンウェハに、埋め込み酸化物層を形成する、または水素イオン注入の場合には、薄いＳｉ層を、１つのシリコンウェハから分離（剥離）して、酸化物層のある他のＳｉウェハに接合するイオン注入法が挙げられる。
前者の２つの方法、エピタキシャル成長とウェハ−ウェハ接合では、コストおよび／または接合強度そして耐久性の点で、満足いく構造が得られない。イオン注入が包含される後者の方法は、相当着目されており、必要な注入エネルギーは、典型的に、酸素イオン注入の５０％未満であり、必要な線量が２桁以上少ないため、特に、水素イオン注入は有利であると考えられている。
特許文献１には、サーマルプロセスを用いて、単結晶シリコン膜を基板上に得るプロセスが開示されている。平面を有するシリコンウェハに、次の工程を行う。（ｉ）シリコンウェハの面に、イオンを衝突させる注入によって、ガス状マイクロバブルの層を形成して、シリコンウェハの下部領域と、シリコン薄膜を構成する上部領域とを画定し、（ｉｉ）シリコンウェハの平面を、剛性材料層（絶縁酸化物材料等）と接触させ、（ｉｉｉ）シリコンウェハと絶縁材料のアセンブリを、イオン衝突がなされるより高い温度で熱処理する第３の段階を行う。第３の段階では、シリコン薄膜と絶縁材料を一緒に接合するのに十分な温度を用いて、マイクロバブル中に圧力効果を形成して、シリコン薄膜とシリコンウェハの残りの部分との間を分離させる（高温工程のため、このプロセスは、低コストのガラス基板やガラスセラミック基板では使えない）。
特許文献２には、ＳｉＯＧ構造を製造するプロセスが開示されている。工程には、（ｉ）シリコンウェハ表面を、水素イオン注入に露出して、接合表面を作製し、（ｉｉ）ウェハの接合表面をガラス基板と接触させ、（ｉｉｉ）圧力、温度および電圧をウェハおよびガラス基板に加えて、その間の接合を促し、（ｉｖ）構造を冷却して、ガラス基板とシリコン薄層のシリコンウェハからの分離を促すことが含まれる。
剥離直後に得られるＳＯＩ構造は、過剰な表面粗さ（例えば、約１０ｎｍ以上）、過剰なシリコン層厚さ（たとえ、層が「薄い」と考えられても）、望ましくない水素イオンおよびシリコン結晶層への注入損傷（例えば、アモルファス化シリコン層の形成による）を呈す。ＳｉＯＧ材料の主な利点の１つが、膜の単結晶性にあるため、この格子欠陥は、直すか、除去しなければならない。第２に、注入物からの水素イオンが、接合プロセス中に完全に除去されない。水素原子は、電気的に活性であるため、安定なデバイス操作を確保するには、膜から排除しなければならない。最後に、シリコン層を劈開すると、粗い表面となり、トランジスタ操作の質が低下することが分かっており、表面粗さは、デバイス製造前、好ましくは、１ｎｍＲＡ未満まで減じなければならない。
これらの問題は別個に扱われる。例えば、厚い（５００ｎｍ）のシリコン膜は、最初、ガラスに移動する。研磨によって、上部の４２０ｎｍが除去されて、表面仕上げを修復し、シリコンの損傷した上部領域を排除する。残りのシリコン膜を、炉中、８時間まで、６００℃でアニールして、残渣水素を拡散する。
シリコン薄膜を、シリコン材料ウェハから剥離した後、化学機械研磨（ＣＭＰ）を用いて、ＳＯＩ構造をさらに処理することも示唆されている。しかしながら、ＣＭＰプロセスには、研磨中、シリコン薄膜の表面全体に材料を均一に除去しないという不利な点がある。典型的な表面不均一性（標準偏差／平均除去厚さ）は、半導体膜について３〜５％の範囲である。シリコンの膜の厚さ以上に除去されると、膜厚さの変動が、これに応じて悪化する。
ＣＭＰプロセスの上記の欠点は、いくつかのシリコン・オン・ガラス用途にとって特に問題である。場合によっては、所望のシリコン膜厚さを得るのに、約３００〜４００ｎｍという多くの材料を除去する必要があるからである。例えば、薄膜トランジスタ（ＴＦＴ）製造プロセスでは、１００ｎｍ範囲以下のシリコン膜厚さが望ましい。加えて、ＴＦＴ構造においては、表面粗さも低いのが望ましい。
ＣＭＰプロセスでの他の問題は、矩形ＳＯＩ構造（例えば、尖った隅部を有するもの）を研磨すると、特に悪い結果を示すということである。従って、上述の表面不均一性は、その中央に比べ、ＳＯＩ構造の隅部で増幅する。さらに、大きなＳＯＩ構造が想定されるとき（例えば、光起電用途）、最終的な矩形ＳＯＩ構造は、典型的なＣＭＰ機器（通常、３００ｍｍの標準ウェハサイズ用に設計されている）に対して大きすぎる。コストもまた、ＳＯＩ構造の商業的用途とって、重要な検討材料である。しかしながら、ＣＭＰプロセスは、時間もコストも両方かかる。コストの問題は、大きなＳＯＩ構造サイズを収容するのに通常のものでないＣＭＰ機が必要とされる場合、非常に深刻である。
加えて、炉アニール（ＦＡ）を用いて、残渣水素を除去する。しかしながら、高温アニールは、低コストのガラス基板やガラスセラミック基板に使えない。低温アニール（７００℃未満）だと、残渣水素を除去するのに長い時間を要し、注入により生じた結晶損傷を直すのに効率的でない。さらに、ＣＭＰと炉アニールは両方とも、コストを増大し、製造収率を下げる。このように、アニール前に水素が少なくとも部分的に除去されて、アニール工程の持続時間を減じるのが望ましい。
米国特許第５，３７４，５６４号明細書 米国特許出願公開第２００４／０２２９４４４号明細書
従って、炉アニールと組み合わせられることもある、ＣＭＰに匹敵する、またはそれより良い結果が、ＣＭＰおよび炉アニール、そしてそれに関連する欠点なしで、得られるのが望ましい。
本発明の１つ以上の実施形態によれば、セミコンダクタ・オン・インシュレータ構造を製造するシステム、方法および装置は、セミコンダクタ・オン・インシュレータ構造の少なくとも１つの未完成の表面に、照射アニールプロセスを施すことを含む。一実施形態によれば、照射アニールプロセスには、レーザアニールプロセスが含まれる。他の実施形態によれば、照射アニールプロセスには、マイクロ波アニールプロセスが含まれる。
本発明の１つ以上の実施形態において、セミコンダクタ・オン・インシュレータ構造を製造するシステム、方法および装置は、結晶ドナー半導体ウェハの注入表面にイオン注入プロセスを施して、ドナー半導体ウェハに剥離層を作成し、剥離層の注入表面を絶縁基板に接合し、剥離層を、ドナー半導体ウェハから分離して、少なくとも１つの劈開面を露出し、かつ少なくとも１つの劈開面に、照射アニールプロセスを施すことを含む。
照射アニールプロセスは、シリコン層の少なくとも一部を、その融点近傍または、それを超える温度に加熱して、トラップされた水素の少なくとも一部を逃して、材料が冷却される際に、結晶格子の損傷を直す。さらに、高温での増大した原子移動度か、材料を液体状態まで加熱した場合の表面張力による、元の表面の粗さを減じる。このように、炉アニール（ＦＡ）と組み合わせたＣＭＰの上述の欠点に関して、エキシマレーザアニール（ＥＬＡ）を用いる等、本発明による照射アニールを用いると、ＣＭＰの欠点を解決し、水素ガス放出に必要なアニール時間を減じる可能性がある。
少なくとも１つの劈開面は、結晶ドナー半導体ウェハの第１の劈開面と、剥離層の第２の劈開面とを含む。レーザアニールプロセスは、剥離層の第２の劈開面および／またはドナー半導体ウェハの第１の劈開面に適用してよい。
レーザアニールプロセスでは、少なくとも１つの劈開面をエキシマレーザにあてる。一例として、エキシマレーザは、利得媒質として、実際に励起したダイマーか、エキシプレックス、例えば、塩化キセノンＸｅＣｌのいずれかを含む。放射線源およびその他利得媒質のレーザを、放射線源またはレーザが、所望の効果を与えるのに十分な出力を出すものであれば、エキシマレーザの代わりに用いてもよい。好ましくは、パルスまたは露光当たりの放射線エネルギー密度は、半導体層の一部を溶融するのに十分大きくなければならないが、半導体層を完全に溶融してはならない。本発明のプロセスの特定の実施形態によれば、処理表面に、まず、第１のレーザ放射線の後、第１のレーザ放射線より強度の低い第２のレーザ放射線をあてる。
放射線の波長は、半導体層を部分的に溶融するものを選択する。しかしながら、結晶相の下部は溶融しないのが望ましい。従って、半導体材料への光の浸入深さは、半導体層の厚さに比べて深すぎてはならない。例示のデータを参照して後述するとおり、結晶シリコン半導体層の厚さが約５００ｎｍのとき、約３０８ｎｍ（ＸｅＣｌレーザ）の波長で、約８００ｍＪ／ｃｍ２の閾値を超えるパルス当たりのエネルギー密度によって、表面粗さと結晶化度品質に、観察できる改善がなされた。半導体組成と厚さの各組み合わせは、所望の効果が達成されるエネルギー閾値をそれぞれ有するものと考えられる。従って、これより薄いシリコンの半導体層の用いるときは、他のパラメータは一定に保持しながら、エネルギー閾値を、８００ｍＪ／ｃｍ２よりも低く下げなければならない。
半導体材料の好適な侵入深さを有し、最低出力閾値に適合する放射線源およびレーザを選択し、かつ、半導体層を破損したり、完全に溶融するのを防ぐのに十分に低い出力レベルでレーザを操作することは、放射線およびレーザ業界の当業者の能力の範囲内である。同様に、得策とは思えないが、恐らくは異なる利得媒質の、複数の放射線源またはレーザを、組み合わせたり、並べて用いて、所望の結果を得ることも考えられる。
ドナー半導体ウェハは、実質的に単結晶ドナー半導体ウェハを含み、任意で、ドナー半導体ウェハに配置されたエピタキシャル半導体層を含む構造の一部であってよいことに留意する。剥離層（例えば、絶縁基板に接合され、ドナー半導体構造からは分離された層）は、このように、単結晶ドナー半導体ウェハ材料から実質的に形成される。あるいは、剥離層は、エピタキシャル半導体層から実質的に形成されてもよい（そして、単結晶ドナー半導体ウェハ材料もある程度含んでいてよい）。
上述したレーザアニールプロセスは、単結晶ドナー半導体ウェハ材料から、またはエピタキシャル半導体層から実質的に形成されるかに関わらず、剥離層に適用される。
１つ以上の実施形態において、接合工程は、絶縁基板およびドナー半導体ウェハのうち少なくとも１つを加熱し、絶縁基板を、ドナー半導体ウェハの剥離層と直接または間接的に接触させ、絶縁基板とドナー半導体ウェハ間に電位を印加して、接合を生じさせることを含む。絶縁基板および半導体ウェハの温度は、絶縁基板のひずみ点の約１５０℃以内まで昇温してもよい。絶縁基板と半導体ウェハの温度は、異なるレベルまで上げてもよい。絶縁基板と半導体ウェハ間の電位は、約１００〜１００００ボルトである。応力を生じさせて、破砕が、剥離層で実質的に起こるようにしてもよい。熱、および水素欠陥相対周囲のウェハの熱膨張係数の差によって、剥離層が、水素欠陥相で劈開する。その結果、シリコン薄膜が絶縁体に接合される。
本発明の利点は、既存のＳｉＯＧプロセスとの関連で、詳細な技術的な説明を読めばよく理解されるが、本発明の１つ以上の実施形態の主な利点を挙げると次のとおりである。より薄いシリコン膜の移動、高結晶品質を備えたより均一なシリコン膜、早い製造処理速度、改善された製造収率、減じた汚染および大きな基板のスケーラビリティ。
厚いシリコン膜の場合には、絶縁基板に移動して、研磨して損傷した表面を除去する。このプロセスの制御は、非常に薄い膜では難しい。本発明で記載するプロセスにおいては、材料は除去されないため、シリコン薄膜は直接移動できる。
均一な膜は非常に望ましい。ここでも、プロセス中に材料は除去されないため、シリコン膜の厚さ均一性は、イオン注入により決まる。これは極めて均一で、標準偏差は約１ｎｍである。対照的に、研磨だと、典型的に、除去された量の５％の膜厚さの偏差となる。
製造収率の改善もまた、廃棄物およびコストの削減に重要である。２つのプロセス工程を１つに置き換えることによって、全体の製造収率が改善されることが期待される。これは、予測されるとおり、この研磨プロセスが低工程収率である場合に特に当てはまる。アモルファスシリコン膜のエキシマレーザ結晶化は、低収率であることが分かっているが、シリコンの単結晶性のために、この特別な場合においては、反対のことが当てはまる。プロセスウィンドウは、膜の結晶性のために大きくなると予測されるため、収率が高くなることが予測される。
半導体の感度のために、汚染は性能に悪影響を及ぼす恐れがある。従って、汚染を減じることが極めて望ましい。これを考慮に入れると、レーザプロセスは、研磨スラリーによる研磨より清浄である。さらに、長いサーマルアニールプロセスに比べ、短時間のレーザパルスでは、汚染物質の拡散が減じられる。電子デバイスの製造時には、これは重要な検討事項である。
本プロセスは、広い面積にスケーラブルである。エキシマレーザアニールは、ディスプレイ製造業者により、７３０ｍｍ×９２０ｍｍ（Ｇｅｎ４）までの基板に現在適用されている。基板は、レーザビーム下で走査されるので、基板サイズを容易に大きくすることができる。カスタマーの基板サイズ要件が増大するのに伴い、このスケーラビリティによって、製品寿命が延びる可能性がある。これとは対照的に、表面研磨および炉アニールは、大きな基板サイズについては、益々困難になる。
その他態様、構成、利点等は、本発明の説明を、添付の図面と組み合わせると、当業者であれば明白となるであろう。
本発明の様々な態様を示す目的で、現在好ましい、簡略化した形態で図面に示す。しかしながら、本発明は、示された正確な構成および手段に限定されず、提示の特許請求の範囲によってのみ限定されるものと考えられる。
本発明の１つ以上の実施形態による、ＳＯＩデバイスの構造を示すブロック図である。 図１のＳＯＩ構造を製造するのに実施されるプロセス工程を示すフロー図である。 図２のプロセスを用いて形成された中間構造を示すブロック図である。 図２のプロセスを用いて形成された中間構造を示すブロック図である。 図２のプロセスを用いて形成された中間構造を示すブロック図である。 図２のプロセスを用いて形成された最終構造を示すブロック図である。 レーザアニール後のＳＯＩ構造を示すブロック図である。 セミコンダクタ・オン・インシュレータ構造の形成のためのプロセス工程を示すフロー図を示す。 レーザアニール前の、未完成の例示の半導体層の原子間力顕微鏡画像である。 レーザアニール後の、図９の同じ半導体層の原子間力顕微鏡画像である。 ＡおよびＢはアニール前およびアニール後のそれぞれの例示の半導体層の透過型電子顕微鏡（ＴＥＭ）断面画像を示す。 ＡおよびＢはアニール前およびアニール後のそれぞれの例示の半導体層の走査型電子顕微鏡（ＳＥＭ）断面画像を示す。 本発明による、レーザアニール前の試料の光反射率データ対レーザアニール後の試料の光反射率データのグラフである。
特に断りのない限り、明細書および特許請求の範囲で用いる成分の重量パーセント、寸法および特定の物理特性の値を表すような数値は全て、全ての場合において、「約」という用語により修正されるものと考えられる。また、明細書および特許請求の範囲で用いる正確な数値は、本発明の追加の実施形態を形成すると考えるものとする。実施例で開示された数値の正確さが確かなものとなるよう努めたが、測定された数値には、各測定技術で生じる標準偏差によるある程度の誤差は元々含まれる。
「結晶半導体材料」とは、意図的に、または意図せずに導入された欠陥および／またはドーパントを含む、または含まない、完全な結晶または実質的に結晶である材料のことを意味する。このように、（ｉ）前駆体材料、半導体または半導体特性を有する材料を形成するそれ自体は非半導体のもの、および（ｉｉ）例えば、前駆体材料をドーピングすることにより形成されるそれ自体は半導体の材料が含まれるものとする。結晶半導体材料は、単結晶または多結晶であってよい。実際、半導体材料は、通常、元々有する、または故意に加えられた、少なくともいくつかの内部または表面欠陥、例えば、格子欠陥および粒界を含んでいる。「実質的に結晶」という用語はまた、特定のドーパントが、半導体材料の結晶構造を変形する、またはその他影響を及ぼす、という事実を反映している。
図面を参照すると、同じ数字は、同じ要素を示し、図１に、本発明の１つ以上の実施形態によるＳＯＩ構造１００が示されている。図面に関して、ＳＯＩ構造１００は、ＳｉＯＧ構造として例示されている。ＳｉＯＧ構造１００は、ガラス基板１０２および半導体層１０４を含む。ＳｉＯＧ構造１００は、例えば、有機発光ダイオード（ＯＬＥＤ）ディスプレイおよび液晶ディスプレイ（ＬＣＤ）をはじめとするディプレイ用途で、薄膜トランジスタ（ＴＦＴ）、集積回路、光起電デバイス等の製造に関して好適な用途がある。
説明のために、半導体層１０４は、シリコンから形成されていると仮定する。しかしながら、半導体材料は、シリコン系半導体またはその他の種類の半導体、例えば、ＩＩＩ−Ｖ、ＩＩ−ＩＶ等の部類の半導体であってもよい。これらの材料としては、シリコン（Ｓｉ）、ゲルマニウム−シリコン（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）およびリン化インジウムが例示される。
ガラス基板１０２は、酸化物ガラスまたは酸化物ガラスセラミックから形成される。必要ではないが、本明細書に記載した実施形態は、約１，０００℃未満のひずみ点を示す酸化物ガラスまたはガラスセラミックを含む。ガラス製造業界では通常のことであるが、ひずみ点は、ガラスまたはガラスセラミックの粘度が１０１４．６ポアズ（１０１３．６Ｐａ．ｓ）となる温度である。酸化物ガラスと酸化物ガラスセラミックのどちらが良いかといえば、ガラスには、製造が容易で、広く利用でき、安価であるという利点がある。
例を挙げると、ガラス基板１０２は、アルカリ土類イオンを含有するガラス基板、例えば、ガラス番号１７３７およびＥａｇｌｅ ２０００（商標）（両方共、米国、ニューヨーク、コーニングのコーニングインコーポレーティッド（Ｃｏｒｎｉｎｇ Ｉｎｃｏｒｐｏｒａｔｅｄ）より入手可能）でできた基板から形成される。これらのガラス材料は、他の用途、特に、例えば、液晶ディスプレイの製造に用いられる。
ガラス基板の厚さは、約０．１ｍｍ〜約１０ｍｍ、例えば、約０．５ｍｍ〜約３ｍｍの範囲である。ＳＯＩ構造の中には、約１マイクロメートル以上の厚さの絶縁層が望ましいものがあり、例えば、シリコン／二酸化シリコン／シリコン構成を有する標準ＳＯＩ構造が、高周波で動作するときに生じる寄生容量効果を排除するためである。以前は、かかる厚さにするのは難しかった。本発明によれば、約１マイクロメートルより厚い絶縁層を有するＳＯＩ構造は、約１マイクロメートル以上の厚さを有するガラス基板１０２を単に用いるだけで容易に得られる。ガラス基板１０２の厚さの下限は、約１マイクロメートル、すなわち、１０００ｎｍである。それでも、高機械強度の最終構造を得るには、基板の厚さは１０μｍを超えるのが望ましい。特定の実施形態において、ガラス基板の厚さは３０μｍを超えるのが望ましい（例えば、商業的な入手し易さという理由から）。
通常、ガラス基板１０２は、接合プロセス工程および光起電ＳｉＯＧ構造１００に行われる後の処理により、半導体層１０４を支持するのに十分に厚くなければならない。ガラス基板１０２の厚さに理論的な上限はないが、支持機能に必要とされる、または最終光起電ＳｉＯＧ構造１００に望ましいのを超える厚さに利点はない。ガラス基板１０２の厚さが厚くなればなるほど、ＳｉＯＧ構造１００を形成するプロセス工程の少なくともいくつかを行うことがより難しくなるからである。
酸化物ガラスまたは酸化物ガラスセラミック基板１０２は、シリカ系であってよい。このように、酸化物ガラスまたは酸化物ガラスセラミック中のＳｉＯ２のモルパーセントは、３０モルパーセントを超え、４０モルパーセントを超えてもよい。ガラスセラミックの場合には、結晶相は、ムライト、コージエライト、灰長石、スピネルまたはガラスセラミックの業界で知られたその他結晶相とすることができる。シリカ系でないガラスおよびガラスセラミックを、本発明の１つ以上の実施形態の実施に用いてよいが、通常、あまり利点がない。コストが高く、および／または性能特性が劣るためである。
同様に、ある用途については、例えば、シリコン系でない半導体材料を用いるＳＯＩ構造については、酸化物系でないガラス基板、例えば、非酸化物ガラスが望ましいが、コストが高いため、通常は利点がない。詳細は後述するが、１つ以上の実施形態において、ガラスまたはガラスセラミック基板１０２は、接合された層１０４の１つ以上の半導体材料（例えば、シリコン、ゲルマニウム等）の熱膨張係数（ＣＴＥ）に適合するように設計されている。ＣＴＥ適合によって、例えば、堆積工程をはじめとする後のプロセス工程の加熱サイクル中、望ましい機械的特性が確保される。
特定の用途、例えば、ディスプレイ用途や太陽電池用途については、ガラスまたはガラスセラミック１０２は、可視、近ＵＶおよび／またはＩＲ波長範囲で透明である。すなわち、ガラスまたはガラスセラミック１０２は、３５０ｎｍ〜２マイクロメートルの波長範囲において透明である。
ガラス基板１０２は、単一ガラスまたはガラスセラミック層で構成されているが、所望であれば、ラミネート構造を用いてもよい。ラミネート構造を用いると、半導体層１０４に最も近いラミネートの層は、単一ガラスまたはガラスセラミックで構成されたガラス基板１０２についてここで述べた特性を有している。半導体層１０４から離れた層もこれらの特性を有しているが、半導体層１０４と直接相互作用しないため、穏やかな特性を有している。後者の場合、ガラス基板１０２は、ガラス基板１０２について指定された特性をもう満足しないと、そこで最後と考えられる。
図２〜６を参照する。図２は、図１のＳｉＯＧ構造１００（および／または本明細書に開示された他の実施形態）を製造するために実施されるプロセス工程を示す。図３〜６は、図２のプロセスを実行する際に形成される中間構造を示す。図３において、矢印は、注入されているイオン（水素イオン等）の流れとその大体の方向を示している。図２において、参照番号の意味は次のとおりである。
２０２：ドナー半導体ウェハの表面を前処理する
２０４：ドナー半導体ウェハに、イオン注入プロセスを施す
２０６：剥離層に、温和な酸化を施す
２０８：剥離層とガラスとの間に陽極接合を形成する
２１０：ガラス層／剥離層を、ドナー半導体ウェハから分離する
２１２：ドナー半導体ウェハまたは剥離層に、アニールプロセスを施す
まず、図２および３を参照すると、ドナー半導体ウェハ１２０の注入表面１２１を、例えば、研磨、クリーニング等の前処理をして、ガラスまたはガラスセラミック基板１０２に接合させるのに好適な比較的平坦で均一な注入表面１２１を作製する。注入表面１２１は、半導体層１０４の下側を形成する。説明のために、半導体ウェハ１２０は、実質的に単結晶Ｓｉウェハである。ただし、上述したとおり、他の好適な半導体材料を用いてもよい。
動作２０４で、剥離層１２２は、注入表面１２１に、１つ以上のイオン注入プロセスを施して、ドナー半導体ウェハ１２０の注入表面１２１下に脆弱領域を作成することにより作成される。本発明の実施形態は、剥離層１２２を形成する特定の方法に限定されるものではないが、１つの好適な方法は、ドナー半導体ウェハ１２０の注入表面１２１に、水素イオン注入プロセスを施して、ドナー半導体ウェハ１２０における剥離層１２２の作成を少なくとも開始するものである。
注入エネルギーを、従来の技術を用いて調整して、剥離層１２２のおおよその厚さを得る。例をあげると、水素イオン注入を用いる。ただし、他のイオンまたはその組み合わせ、例えば、ホウ素＋水素、ヘリウム＋水素または剥離について文献で公知のその他イオンを用いてよい。ここでも、剥離層１２２を形成するのに好適なその他公知の、または後の開発された技術を、本発明の精神および範囲から逸脱することなく、用いることができる。例えば、単一イオン種または多数イオン種を用いることを含む、単一ビームイオン注入、プラズマ浸漬イオン注入（ＰＩＩＩ）およびイオンシャワーを用いてもよい。
例示のデータ部分で後述する実験において、剥離層１２２の厚さは、約５００ｎｍであるが、除去するのとは対照的に、レーザアニールで、塊が再分配されるため、剥離層１２２は、所望および／／または実行可能な限り薄くしてよい。さらに、レーザアニールを必要とする半導体層を有するＳＯＩで始める場合には（例えば、所望より厚い）、塊除去の公知の方法、例えば、ＣＭＰや研磨を用いて、レーザアニールで表面を仕上げる前に、層の厚さを減じる。しかしながら、レーザアニールを避けて、塊除去工程を用いると、全体の製造プロセスに時間と費用がかかる。
動作２０６で、ドナー半導体ウェハ１２０を処理して、例えば、注入表面１２１の水素イオン濃度を減じる。例えば、ドナー半導体ウェハ１２０を洗浄およびクリーニングして、剥離層１２２の注入ドナー表面１２１に温和な酸化を施す。温和な酸化処理には、酸素プラズマにおける処理、オゾン処理、過酸化水素、過酸化水素およびアンモニア、過酸化水素および酸による処理、またはこれらのプロセスの組み合わせが挙げられる。これらの処理中、水素末端表面基が、ヒドロキシル基を酸化し、シリコンウェハの表面を親水性にもする。処理は、酸素プラズマについては室温で、アンモニアまたは酸処理については２５〜１５０℃の温度で実施する。
図２および４における動作２０８で、ガラス基板１０２は、剥離層１２２に接合される。好適な接合プロセスは、その全開示内容が、ここに参考文献として援用される米国特許出願公開第２００４／０２２９４４４号明細書に記載されている。このプロセスの一部、陽極接合について述べる。陽極接合プロセスにおいて、ガラス基板１０２（および剥離層１２２、済んでいない場合には）の適切な表面クリーニングを実施する。その後、中間構造を、直接または間接的に接触させて、図４に概略を示す構成を得る。
接触前または後、ドナー半導体ウェハ１２０、剥離層１２２およびガラス基板１０２を含む構造は、異なる温度勾配下で加熱される。ガラス基板１０２は、ドナー半導体ウェハ１２０および剥離層１２２より高い温度まで加熱される。例を挙げると、ガラス基板１０２とドナー半導体ウェハ１２０（および剥離層１２２）との間の温度差は、少なくとも１℃である。ただし、差は約１００〜約１５０℃と高くてもよい。この温度差は、ドナー半導体ウェハ１２０（例えば、シリコンのＣＴＥに適合する）と適合する熱膨張率（ＣＴＥ）を有するガラスに望ましい。剥離層１２２を、熱応力により、半導体ウェハ１２０から後に分離するのを容易にするからである。ガラス基板１０２およびドナー半導体ウェハ１２０は、ガラス基板１０２のひずみ点の約１５０℃以内の温度までである。
ガラス基板１０２とドナー半導体ウェハ１２０との間の温度差が安定したら、機械的な圧力を中間アセンブリに印加する。圧力範囲は、約１〜約５０ｐｓｉの間である。高い圧力、例えば、１００ｐｓｉを超える圧力を印加すると、ガラス基板１０２を損傷する恐れがある。
次に、電圧を、中間アセンブリに印加し、例えば、ドナー半導体ウェハ１２０は、正電極で、ガラス基板１０２は負電極とする。電位の印加によって、ガラス基板１０２中のアルカリまたはアルカリ土類イオンが、半導体／ガラス界面から移動して離れて、さらに、ガラス基板１０２へ移動する。これによって、次の２つの機能が果たされる。（ｉ）アルカリまたはアルカリ土類イオン自由界面が作成され、（ｉｉ）ガラス基板１０２が、非常に反応性となって、ドナー半導体ウェハ１２０の剥離層１２２に強固に接合される。
図２および５を参照すると、動作２１０で、中間アセンブリを、上記の条件にある時間（例えば、約１時間以下）保持した後、電圧の印加を止め、中間アセンブリを室温まで冷やす。ドナー半導体ウェハ１２０およびガラス基板１０２を分離する。それらが、まだ完全に自由になっていない場合には、剥離を行って、ドナー半導体層１２０の半導体材料で形成された比較的薄い剥離層１２２が接合されたガラス基板１０２が得られる。分離は、熱応力による剥離層１２２の破砕によりなされる。あるいは、またはこれに加えて、機械的応力、例えば、ウォータジェットカット、または化学エッチングを用いて、分離を促進してもよい。
図５に示すとおり、分離後、得られる構造は、ガラス基板１０２およびそこに接合された半導体材料の剥離層１２２を含む。剥離直後のＳＯＩ構造の劈開面１２３は、過剰な表面粗さ（図５に抽象的に描かれた）、恐らく過剰なシリコン層、およびシリコン層の注入損傷１２２Ａ（例えば、水素イオンおよびアモルファス化シリコン層の形成による）を示す。しかしながら、図１３で確認されたとおり、剥離層１２２は、レーザアニールを用いると、初期よりはるかに薄くなる。１２２Ａの損傷した材料が除去される必要がなく、代わりに、損傷は、レーザアニールプロセスにより直されるからである。
説明のために、半導体層１０４の最終厚さは、１マイクロメートル（すなわち、１０００ｎｍ）未満、例えば、約２００ｎｍ未満、８０ｎｍ以下等とするものと仮定する。従って、適切な所望の厚さを有する適切に薄い剥離層１２２を作成する。歴史的に、アモルファス化シリコン層は、厚さが約５０〜１５０ｎｍであり、注入エネルギーおよび注入時間によって、剥離層１２２の厚さは約３００〜５００ｎｍとなる。しかしながら、レーザアニールだと、薄めの剥離層１２２が作成され、アモルファス化シリコン層も必然的に薄くなる。
従って、図２の動作２１２および図６を参照すると、劈開面１２３に、後処理を施し、劈開面１２３に、レーザアニールプロセスを施す。バルクシリコンによる実験によれば、レーザ照射により、シリコン表面をその融点（１６８５Ｋ）より高く、数十ナノ秒で加熱することが示されている。ＳｉＯＧの場合には、ピーク温度が１６８５Ｋを超える場合、非溶融の結晶シードが膜中に残る場合、膜は冷却の際に結晶となり、ほぼ完全な結晶となることが予測される。照射後、前に損傷したシリコン表面は、バルクシリコンウェハにおけるよりも示される欠陥が少ない。追加のレーザアニールによってまた、平滑な多結晶膜およびバルクシリコン表面が得られる。
図６を参照すると、レーザアニールプロセスは、劈開面１２３に放射線１５５を照射するエキシマレーザ１５０を用いて実施される。図６に象徴的に示すとおり、多くの大きな凹凸１２２Ｂが劈開面１２３で目視される。レーザアニールプロセス（および材料１２４の再分配および表面粗さの平滑化）は、レーザ組成、レーザ波長、放射線出力、露光時間および露光パルス数のうち１つ以上により制御される。所望量の材料１２４が再分配されると、アニールされた表面１２３Ａが作成され、レーザアニールプロセスが終了する。図６の凹凸１２２Ｂとは対照的に、数の少ない、比較小さな凹凸１２２Ｃが、図７に象徴的に示されるアニールされた表面１２３Ａでは目視される。
この説明は、放射線源としてレーザを参照しているが、これは、好ましい実施形態であるためであり、放射線源は、本来、レーザである必要はない。代わりに、レーザのような効果を有する放射線源で十分である。この目的のためには、放射線源は、次の３つの要件を満たすのであれば、レーザのような効果をもたらすものでよい。１）好適な（高）エネルギー密度が可能であるもの、２）半導体材料への放射線浸入深さを制御できるもの、および３）照射期間を制御できるもの（例えば、パルス化源を用いて）。レーザとは非常に対照的に、放射線源は、干渉性とする必要がない。設計および材料パラメータに応じて、許容される放射線源は、例えば、マイクロ波放射線を放出するマイクロ波エミッタである。
放射線源が、半導体層１０４をアニールするように構成されていれば、任意のレーザまたは一般に放射線源を、本発明において用いてよい。これは、材料、厚さ等、ＳＯＩ構造１００のパラメータに大きく依存する。これに関して、構成の変形例は数多くあり、放射線源の選択に関してばかりでなく、パルス化伝達対連続波（ＣＷ）伝達、および走査露光対フラッド露光等、照射方法に関してもである。
レーザに関して、概して、「レーザ」という言葉は、誘導放出による光の増幅という頭字語ＬＡＳＥＲから派生したものである。ＬＡＳＥＲの逆成である「レーズする」という動詞は、「誘導放出から干渉光を生成する」ことを示すために作られた。レーザシステムは、概して、３つの重要な部分、エネルギー源（通常、ポンプまたはポンプ源と呼ばれる）、利得媒質、および光共振器を形成する鏡または鏡システムからなる。
多くの異なる種類のレーザが存在する。レーザは、一般的に、レーザまたはレージング材料としても知られている、用いる利得媒質の種類により設計される。利得媒質は、例えば、ガス、蒸気、液体、固体または半導体とすることができる。
アルゴンおよびヘリウム−ネオンＨｅ−Ｎｅのガスレーザが、最も一般的であり、放射線、主に、可視範囲の赤色光を放出する。他の例としては、ＣＯ２レーザがあり、遠赤外のエネルギーを放出し、硬質材料を切断するのに用いられる。
蒸気レーザは、利得媒質として、蒸発した金属を含む。銅蒸気または金蒸気レーザによる等、典型的に、放電により励起がなされる。蒸気金属は、ヘリウム−カドミウム（Ｈｅ−Ｃｄ）、ヘリウム−セレン（Ｈｄ−Ｓｅ）およびヘリウム−水銀（Ｈｅ−Ｈｇ）レーザの場合に緩衝剤として作用するヘリウムガス等の他の材料と混合してもよい。
液体レーザには、染料レーザがあり、利得媒質は、液体溶液または懸濁液中のローダミン６Ｇ等の錯体有機染料である。染料溶液および／またはその特性を変えることにより、染料レーザは広範囲の波長にわたって調整できる。
固体利得媒質レーザはまた、ソリッドステートレーザとも呼ばれ、固体マトリックスで分配されたレージング材料を有する。１，０６４ナノメートルで赤外光を放出するルビーまたはネオジミウム：イットリウム−アルミニウムガーネット（「Ｎｄ−ＹＡＧ」レーザが例示される。
半導体レーザは、利得媒質としてダイオードを用いるため、ダイオードレーザと呼ばれることがある。半導体レーザは、通常、低出力を用い、非常に小さく、レーザプリンタおよびＣＤプレイヤー等の様々な電子製品に容易に用いられるようになっている。
化学レーザは、化学反応を用いて、連続操作のための高出力での励起を達成する。２つの例を挙げると、２７００〜２９００ｎｍの光を放出するフッ化水素レーザと、３８００ｎｍの光を放出するフッ化ジュウテリウムレーザであり、それぞれ、水素またはジュウテリウムガスと、三フッ化窒素中のエチレンの燃焼生成物との反応を用いるものである。
ガスレーザのサブタイプ、エキシマレーザは反応性ガスを用いて、これを電気的に刺激すると、エキシマとしても知られている励起ダイマーと呼ばれる疑似分子を生成する。エキシマは、レーズすると、紫外線範囲の光を生成する。化学的に、ダイマーとは、２つの類似のサブユニットで構成された分子または結合したモノマーのことを指す。真のエキシマは、励起状態で同じ分子からダイマーを形成する分子である。一方、エキシプレックスは、励起状態で異なる分子からダイマーを形成する分子である。エキシプレックスは、エキシマと混同されることが非常に多いため、エキシマを参照するときには、この説明では、エキシプレックスが含まれる。塩素およびフッ素等のガスを用いて、単体で用いるときはエキシマを、アルゴン、クリプトンまたはキセノン等の不活性ガスと混合すると、エキシプレックスを形成する。
本出願の様々な実施形態において、本発明者らにより用いられるレーザ放射線としては、ＸｅＣｌレーザ（３０８ｎｍ）、ＫｒＦレーザ（２４８ｎｍ）およびＣＷアルゴンガスレーザが例示される。レーザ露光システムは、例えば、Ｈ．Ｊ．カーラート（Ｋａｈｌｅｒｔ）、Ｆ．シモン（Ｓｉｍｏｎ）およびＢ．ブルクハルト（Ｂｕｒｇｈａｒｄｔ）、Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．６８５Ｅ、論文Ｄ６．２（２００１年）に記載されている。関連部分はここに参考文献として援用される。このレーザシステムは、本出願の開示内容を鑑みて、本発明において用いるために適合することができる。
マイクロ波露光は、高低周波数マイクロ波を用いて行うことができる。高周波露光（例えば、１１０ＧＨｚジャイロトロン源）が好ましく、シリコン膜へは良好に電磁結合するが、ガラスへの結合は弱い。従って、基板への熱伝導を最小にしながら、１００℃／秒を超える加熱速度を達成することができる。実際、ジャイロトロン源からのエネルギーは、導波管を通して、特別に設計された真空試料チャンバに結合される。チャンバは、マイクロ波共鳴モードの調整のための少なくとも１つの可変の寸法を有している。膜温度は、モードパターンにより決まり、より均一な加熱のためには、試料は、共鳴モードパターンに対して動かす（例えば、回転により）のが望ましい。
様々なモードを用いて、例えば、レーザビームにより、表面を露光することができる。レーザビーム露光を一例として挙げると、以下の限定されないアプローチが想定される。
−単一レーザビームを用いて、処理される表面を露光する。
−多数のレーザビームを、同時に、連続的に、またはその他のやり方で用いて、処理される表面を露光する。
−大面積ビームを用いて、例えば、フラッド露光により処理された表面を露光する。
−リソグラフィプロセスで典型的なステップ・アンド・リピートプロセスを露光に採用する。
−直線の狭いビームを用いて、処理される表面を走査する。
−小面積ビームを用いて、表面、例えば、ベクトル走査、ラスタ走査等により走査する。
−パルス化レーザビームを用い、パルスの合計数を制御することにより、露光量を制御する。
−連続レーザビームを用い、露光時間を制御して、合計照射エネルギーを制御する。
−露光時間を、露光される表面に対するレーザビームの速度を制御する、例えば、基板が配置されるステージの移動速度を制御することにより制御する。
露光アプローチおよびレーザ源に関わらず、１つ以上の実施形態において、処理表面に、実質的に均一な照射エネルギーを施して、表面を実質的に同じ程度までアニールされるようにするのが望ましい。そのためには、均一なレーザビームが望ましい。
光学システムを用いて、半導体層表面に均一なビームを作成する。光学システムはホモジナイザを含んでいてもよい。均一なレーザビームを作成できる光学システムは市販されている。レーザビームの均一性の要件は、プロセスウィンドウにより決まる。これは、半導体層の厚さおよび損傷した層の厚さに依存している。
本発明の変形実施形態を、上述のＳｉＯＧプロセスを参照して、詳細に説明する。例えば、剥離層１２２のドナー半導体ウェハ１２０からの分離の結果、ドナー半導体ウェハ１２０の第１の劈開面と剥離層１２２の第２の劈開面１２３が生成される。前述したとおり、レーザアニールのプロセスを、剥離層１２２の第２の劈開面１２３に適用してよい。さらに、またはこの代わりに、レーザアニールのプロセスを、ドナー半導体ウェハ１２０の第１の劈開面に適用してもよい（上述した１つ以上の技術を用いて）。
本発明の他の実施形態において、ドナー半導体ウェハは、実質的に単結晶のドナー半導体ウェハ１２０およびドナー半導体ウェハに配置されたエピタキシャル半導体層を含むドナー構造の一部である（ＳＯＩコンテクストにおけるエピタキシャル成長半導体層の詳細は、ここにその全開示内容が参考文献として援用される２００５年６月２３日出願の同時係属米国特許出願第１１／１５９，８８９号明細書にある）。剥離層１２２は、従って、エピタキシャル半導体層から実質的に形成される（そして、ウェハ１２０からの単結晶ドナー半導体材料をある程度含んでいてもよい）。このように、上述のレーザアニールプロセスは、エピタキシャル半導体材料および／またはエピタキシャル半導体材料および単結晶半導体材料の組み合わせで実質的に形成された剥離層の劈開面に適用されてもよい。
さらに、レーザアニールプロセスは、セミコンダクタ・オン・インシュレータ構造１００の形成のためのシステムにおいて自動化することができる。図８に、例示の形成工程８０２〜８０８を示す。この図面において、参照番号の意味は以下のとおりである。
８０２：アニールしていないセミコンダクタ・オン・インシュレータ構造を前処理する
８０４：ＳＯＩ構造を、レーザアニールアセンブリに移動し、配置する
８０６：レーザアニールを実施する
８０８：ＳＯＩ構造をレーザアニールアセンブリから移動する
システムは、構造１００を処理のために取り扱うセミコンダクタ・オン・インシュレータ取扱アセンブリと、レーザアニールアセンブリとを含むことができる。レーザアニールアセンブリは、セミコンダクタ・オン・インシュレータ取扱アセンブリにより取り扱われるセミコンダクタ・オン・インシュレータ構造１００の照射のためのレーザを含む。取扱アセンブリは、さらに、構造１００のクリーニングを含むことができ、照射前に、表面汚染物質および／または元からあった酸化物層を、これらがある場合そして所望であれば、除去する。レーザアニールアセンブリは、真空または制御された雰囲気中で操作されて、汚染も制御する。
例えば、ＳＯＩ構造１００が部分的に作成された後（工程８０２）、取扱アセンブリは、レーザアニールを必要とする未完成表面、例えば、劈開面１２３を有するＳＯＩ構造１００を、レーザアニールアセンブリに移動し、配置する（工程８０４）。剥離から形成された劈開面１２３がレーザアニールより利点を受けるばかりでなく、任意の数のＳＯＩ形成手順により形成された半導体層１０４の表面（結晶構造に損傷、望ましくないイオン不純物および／または表面粗さを有する）もまた、レーザアニールを必要とする未完成表面８２３として特徴付けられる。
レーザアニールアセンブリは、レーザアニール（工程８０６）を実施し、取扱アセンブリは、レーザアニールされた表面、例えば、アニールされた表面１２３Ａを有するＳＯＩ構造１００を、さらに処理するために、レーザアニールアセンブリから移動することができる（工程８０８）。レーザアニールアセンブリをプログラムして、例えば、レーザアニールプロセスの強度およびパルス数を調節することにより、半導体層材料、厚さ、製造履歴等を変えることために調整することができる。
本発明による照射アニールプロセス中、アニールを施す結晶相の少なくとも一部を高温まで加熱すると、水素またはその他イオン注入種の少なくとも一部が出ていく。これによって、かかる下流サーマルアニールプロセスが必要な場合には、短いサーマルアニールプロセスとなる。実際、本発明者らにより知見されたように、本発明の照射アニールプロセスは、この工程の全期間にわたって、トラップされたイオン注入種が脱気されないため、表面欠陥を直すのに非常に効率的である。これらの実施形態において、照射アニールの後に、追加のサーマルアニール工程を実施するのが望ましく、トラップされたイオン注入種が所望の程度まで脱気される。これらの実施形態においても、照射アニール工程中、部分脱気のために、必要な全体のサーマルアニール時間を、ＣＭＰ表面向上プロセスに比べ、短くすることができる。
本発明者らによれば、本発明の照射アニールプロセスの前、照射アニールプロセス中、照射アニールを施す結晶半導体層は、高温まで加熱されることがさらに予測される。特定の実施形態において、かかる温度は、１００℃〜Ｔｓｐ−１００℃（式中、Ｔｓｐは、ガラス基板を用いる場合は、ガラス構造のひずみ点であり、結晶材料を基板に用いる場合には、結晶基板の融点である）。これには典型的に、全体ＳＯＩ構造、または少なくともその大半を、この温度範囲まで加熱することを伴う。結晶層のかかる加熱には、特に、次のような利点がある。（ｉ）照射アニール工程中、結晶半導体層に存在する温度勾配を減じて、亀裂の可能性を減じること、（ｉｉ）照射アニール工程中、より多くのイオン注入種を脱気できること、（ｉｉｉ）、必要であれば、後に実施するサーマルアニールの時間を減じること、そして（ｉｖ）照射アニールとサーマルアニールを実質的に同時に実施できることである。
本発明を、以下の限定されない実施例によりさらに説明する。
一連の実験を行って、上述したレーザアニールプロセスのＳｉＯＧ構造への適用性を示す。厚さ５００ｎｍのシリコン剥離層１２２を備えたＳｉＯＧ構造１００を、エキシマレーザ１５０の放射線１５５に、４００〜１２５０ｍＪ／ｃｍ２で、１〜１００パルス、露光した。用いたエキシマレーザ１５０は、１００Ｈｚまで、３０８ｎｍの光を２８ｎｓｅｃパルスで操作されるラムダフィジック（Ｌａｍｂｄａ Ｐｈｙｓｉｋ）製ＸｅＣｌエキシマレーザであった。３０８ｎｍの波長ＵＶのシリコンへの侵入深さは、僅か数ナノメートルであるため、シリコン表面でのレーザビームのエネルギー密度を適切に選択すれば、シリコン層の上部のみ溶融する。ホモジナイザを含む光学システムと共にレーザを用いて、均一な５ｍｍ×０．８ｍｍを生成した。ステップ・アンド・リピート露光を、本出願の実施例で用いて、ビームサイズより大きな領域を露光した。同様のレーザエネルギーは、アモルファスシリコン膜を結晶化させるのに十分なものであり、多結晶シリコンが得られた。しかしながら、この場合、剥離層１２２は、注入損傷１２２Ａのみを有する単結晶膜であり、単結晶膜が種晶として作用できた。本実験において、約８００ｍＪ／ｃｍ２の閾値を超えるエネルギーによって、表面粗さの観察できる改善となった。
以下の表１に、強度およびパルス数を変えることによる表面粗さ（ナノメートルでのＲＡ）のそれぞれの改善を示す。初期の表面粗さを測定したところ、６．６ｎｍＲＡ（９．４ｎｍＲＭＳ）であり、１２５０ｍＪ／ｃｍ２で１回のレーザパルス後、レーザアニールした表面１２３Ａの表面粗さを測定したところ、１．０ｎｍ未満であった。同様に、１０００ｍＪ／ｃｍ２で１０回のレーザパルス後、レーザアニールした表面１２３Ａの表面粗さも１．０ｎｍ未満に減じた。
Figure 2009539257
同様に、図９、１０および１１に、表面粗さの改善および大幅な減少を視覚的に示す。図９は、上述した製造プロセスの実施形態を用いて形成されたＳｉＯＧ構造１００の初期の劈開面１２３の原子間力顕微鏡（ＡＦＭ）画像である。図１０は、１２５０ｍＪ／ｃｍ２で１０回のレーザパルス後の図９と同じＳｉＯＧ構造１００のアニールした表面１２３Ａの表面の原子間力顕微鏡画像である。図９の画像を図１０と比べると、アニールプロセスにより、表面凹凸が除去されたのが明らかである。
良好な表面粗さの減少が、比較的高パルスエネルギー密度（１２５０ｍＪ／ｃｍ２）で達成された。しかしながら、これらの高エネルギー密度では、アニールプロセスにより、恐らく水素拡散のために、亀裂等の局所欠陥が、シリコン膜に作成される恐れがある。場合によっては、アニールプロセスにおいて、異なるエネルギー密度を連続的に用いて、水素を拡散させるこれより低いエネルギー密度で始めて、高エネルギー密度で続けると有利である。
図１１Ａ、１１Ｂ、１２Ａおよび１２Ｂにさらに示されているように、アニールプロセスの結果、注入損傷１２２Ａが直った比較的平滑なアニールされた表面１２３Ａが、ＳｉＯＧ構造１００の半導体層１０４に得られる。図１１Ａおよび１１Ｂに、形成時の、すなわち、アニール前およびアニール後のそれぞれの半導体層１０４の透過型電子顕微鏡（ＴＥＭ）断面画像を示す。図１１Ｂの場合には、アニールプロセスは、８００ｍＪ・ｃｍ−２で、１０パルスからなっていた。図１２Ａおよび１２Ｂに、形成時の、すなわち、アニール前およびアニール後のそれぞれの半導体層１０４の走査型電子顕微鏡（ＳＥＭ）断面画像を示す。この例では、アニールを、８００Ｊ・ｃｍ−２で、１５パルスした後、１２００Ｊ・ｃｍ−２で、１０パルスした。図１１Ａおよび１２Ａにおいて、初期劈開面１２３の表面損傷１２２Ａは明白であるが、図１１Ｂおよび１２Ｂにおいてはアニール表面１２３Ａはより清浄であり、高品質の結晶化度が示されている。
同様に、図１３に、形成時の劈開面１２３と、１０００ｍＪ／ｃｍ２で、１０パルス照射後のアニールした表面１２３Ａの両方のＳｉＯＧ構造１００からの光学反射データを示す。右の干渉縞１６０は、照射したものと照射していない膜についてほぼ同一であり、膜厚さが、レーザ露光により変化しないことを示している。これは、表面断面測定で確認されたものである。しかしながら、アニールした表面１２３Ａの絶対反射率は、左の４００ｎｍ未満の波長については、劈開面１２３のそれを超えている。この追加の反射率は、ＡＦＭデータから既に分かっている表面粗さの減少と、膜表面での結晶欠陥の減少の特徴である。さらに、照射試料についてのデータは、図示されていないが、純粋な単結晶シリコン表面についての対応のデータと一致している。
試料の電気的測定も行うと、アニールした表面１２３Ａのほぼ単結晶の結晶化度が確認される。これらの測定によれば、膜中の望ましくない電気的に活性な水素原子の数の減少がさらに示される。このように、レーザアニールプロセスによって、捕捉された水素イオンを放出し、半導体層１０４をほぼ単結晶状態まで回復することによって、表面１２３Ａを平滑化することに加え、注入損傷１２２Ａが実質的に除去される。
まとめると、本発明は、水素イオン注入により形成されたＳＯＩ基板へのレーザアニールの初めての適用を表すものと考えられる。シリコンにおける表面粗さと結晶化度を同時に改善する唯一の解決策を提供する。
本発明を、特定の実施形態を参照して説明してきたが、これらの実施形態は、本発明の原理および応用の単なる例示に過ぎない。従って、添付の特許請求の範囲により定義される本発明の精神および範囲から逸脱することなく、数多くの修正を例示の実施形態に行い、他の構成を考案してもよいものと考えられる。

Claims (10)

  1. セミコンダクタ・オン・インシュレータ構造を製造する方法であって、
    結晶層の少なくとも１つの未完成表面に、照射アニールプロセスを施す工程を有してなる方法。
  2. 結晶ドナー半導体ウェハの注入表面にイオン注入プロセスを施して、ドナー半導体ウェハの剥離層を作成し、
    前記剥離層の前記注入表面を、絶縁基板に接合し、
    前記剥離層を、前記ドナー半導体ウェハから分離して、少なくとも１つの劈開面を露出する
    各工程をさらに含み、
    少なくとも１つの未完成表面に、照射アニールプロセスを施した後、前記剥離層を分離し、前記少なくとも１つの未完成表面が、前記少なくとも１つの劈開面を含むことを特徴とする請求項１に記載の方法。
  3. 前記照射アニールプロセスが、前記ドナー半導体ウェハの少なくとも第１の劈開面に適用されることを特徴とする請求項２に記載の方法。
  4. 前記照射アニールプロセスが、前記少なくとも１つの未完成表面に、レーザ放射線を施すことを含むことを特徴とする請求項２に記載の方法。
  5. 前記少なくとも１つの未完成表面に、レーザ放射線を施す工程が、まず、前記少なくとも１つの未完成表面に、第１のレーザ放射線を施し、その後、前記少なくとも１つの未完成表面に、前記第１のレーザ放射線よりも低い強度を有する第２のレーザ放射線を施すことを含むことを特徴とする請求項４に記載の方法。
  6. 結晶層の少なくとも１つの未完成表面に、照射アニールプロセスを施す工程の前に、結晶層全体を、１００℃〜Ｔｓｐ−１００℃（式中、Ｔｓｐは、前記セミコンダクタ・オン・インシュレータ構造に含有されるガラスのひずみ点、または最低融解温度での前記セミコンダクタ・オン・インシュレータ構造の成分の融点である）の高温まで加熱することを特徴とする請求項１に記載の方法。
  7. 接合の工程が、
    前記絶縁基板および前記ドナー半導体ウェハのうち少なくとも１つを加熱し、
    前記絶縁基板を、前記ドナー半導体ウェハの前記剥離層と直接または間接的に接触させ、
    前記絶縁基板と前記ドナー半導体ウェハ間に電位を印加して、接合を生じさせることを特徴とする請求項２に記載の方法。
  8. 絶縁構造と、
    前記絶縁構造に接合された半導体層と
    を含み、前記半導体層が、照射アニールされた表面を含むことを特徴とするセミコンダクタ・オン・インシュレータ構造。
  9. 前記照射アニールされた表面が、レーザアニールされた表面を含むことを特徴とする請求項８に記載のセミコンダクタ・オン・インシュレータ構造。
  10. 前記半導体層が、前記絶縁構造に接合された下側を含み、前記照射アニールされた表面が、前記下側の反対であることを特徴とする請求項８に記載のセミコンダクタ・オン・インシュレータ構造。
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