JP2009231805A5 - - Google Patents

Claims (17)

1. ＤＣ−ＤＣコンバータの入力用端子である第１リードが電気的に接続された第１チップ搭載部と、
   前記ＤＣ−ＤＣコンバータの出力用端子である第２リードが電気的に接続された第２チップ搭載部と、
   前記ＤＣ−ＤＣコンバータのグランド電位が供給される第３リードと、
   前記ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴが形成され、第１表面、および前記第１表面とは反対側の第１裏面を有し、前記第１チップ搭載部上に搭載された第１半導体チップと、
   前記ＤＣ−ＤＣコンバータのローサイドＭＯＳＦＥＴが形成され、第２表面、および前記第２表面とは反対側の第２裏面を有し、前記第２チップ搭載部上に搭載された第２半導体チップと、
   前記第３リードと前記第２半導体チップとを電気的に接続する第１金属リボンと、
   第１辺、前記第１辺と対向する第２辺、および前記第１辺と前記第２辺とに交差する第３辺を有し、前記第１および第２半導体チップを封止する封止体と、を有し、
   前記第１半導体チップは、前記第１表面に第１ゲート電極パッドと第１ソース電極パッドとが形成され、かつ前記第１裏面に第１ドレイン電極が形成され、
   前記第２半導体チップは、前記第２表面に第２ゲート電極パッドと第２ソース電極パッドとが形成され、かつ前記第２裏面に第２ドレイン電極が形成され、
   前記第１半導体チップの前記第１ドレイン電極は、前記第１チップ搭載部と電気的に接続され、
   前記第２半導体チップの前記第２ドレイン電極は、前記第２チップ搭載部を介して前記第１半導体チップの前記第１ソース電極パッドと電気的に接続され、
   前記第２半導体チップの前記第２ソース電極パッドは、前記第１金属リボンを介して前記第３リードと電気的に接続され、
   前記第１、第２、および第３リードの一部と、前記第１および第２チップ搭載部の一部とは、前記封止体から露出し、
   前記第１、第２、および第３リードは、それぞれ前記封止体の前記第１、第２、および第３辺に配置され、
   平面視において、前記第２チップ搭載部は、前記封止体の前記第１および第２辺との間に挟まれるように配置され、
   平面視において、前記第２半導体チップは、前記第２ソース電極パッドの長辺が前記第３リードと対向するように前記第２チップ搭載部上に搭載され、
   平面視において、前記第１金属リボンは、前記第２半導体チップの前記第２ソース電極パッドの前記長辺と重なるように延在していることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   平面視において、前記第２半導体チップの長辺は、前記第３リードと対向していることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記封止体の前記第３辺に配置されている前記第３リードの数は、前記封止体の前記第２辺に配置されている前記第３リードの数よりも多いことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記封止体の前記第２辺に前記第３リードは配置されていないことを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記第１半導体チップの前記第１ソース電極パッドは、前記第２チップ搭載部と第２金属リボンを介して電気的に接続され、
   平面視において、前記第２金属リボンは、前記第１半導体チップの前記第１ソース電極パッドの長辺と重なるように延在していることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１および第２金属リボンは、それぞれが交差する方向に延びていることを特徴とする半導体装置。
7. 請求項５に記載の半導体装置において、
   前記第１および第２チップ搭載部は隣接して配置されており、
   平面視において、前記第２半導体チップは、前記第１チップ搭載部よりも前記第２リードに近くなるように前記第２チップ搭載部上に配置されており、
   平面視において、前記第２金属リボンと前記第２チップ搭載部との接続部は、前記第１半導体チップと前記第２半導体チップとの間に位置することを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第１金属リボンは、平面視において、前記第２半導体チップの前記第２ソース電極パッドの短辺とは重なっていないことを特徴とする半導体装置。
9. 請求項１に記載の半導体装置において、
   第４リードを備えた第３チップ搭載部と、
   前記ハイサイドＭＯＳＦＥＴを制御する第１制御回路、前記ローサイドＭＯＳＦＥＴを制御する第２制御回路、第３表面、および前記第３表面とは反対側の第３裏面を備え、前記第３チップ搭載部上に搭載された第３半導体チップと、をさらに有し、
   前記第３半導体チップの前記第３表面には、前記第１制御回路と電気的に接続された第１電極パッドと前記第２制御回路と電気的に接続された第２電極パッドとが形成されており、
   前記第１半導体チップの前記第１ゲート電極パッドは、第１金属ワイヤを介して前記第３半導体チップの前記第１電極パッドと電気的に接続され、
   前記第２半導体チップの前記第２ゲート電極パッドは、第２金属ワイヤを介して前記第３半導体チップの前記第２電極パッドと電気的に接続されていることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１電極パッドは、前記第１半導体チップに最も隣接した前記第３半導体チップの辺に沿って配置され、
    前記第１ゲート電極パッドは、前記第３半導体チップに最も隣接した前記第１半導体チップの辺に沿って配置されていることを特徴とする半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記第２電極パッドは、前記第２半導体チップに最も隣接した前記第３半導体チップの辺に沿って配置され、
    前記第２ゲート電極パッドは、前記第３半導体チップに最も隣接した前記第２半導体チップの辺に沿って配置され、
    前記第１および第２電極パッドは前記第３半導体チップの同じ辺に沿って配置されていることを特徴とする半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記第１ゲート電極パッドは、前記第１半導体チップの前記第１ソース電極パッドの短辺の近くに配置されていることを特徴とする半導体装置。
13. 請求項９に記載の半導体装置において、
    前記第３半導体チップは、前記封止体により封止されていることを特徴とする半導体装置。
14. 請求項１に記載の半導体装置において、
    前記第１および第２半導体チップは、Ａｇペーストを介してそれぞれ前記第１および第２チップ搭載部上に搭載されていることを特徴とする半導体装置。
15. 請求項１に記載の半導体装置において、
    前記第２チップ搭載部の前記第２半導体チップが搭載された部分には、パラジウムを主として含むメッキ層が形成されていることを特徴とする半導体装置。
16. 請求項１５に記載の半導体装置において、
    前記メッキ層は、前記第１金属リボンが接続された前記第１リードの面に形成されていることを特徴とする半導体装置。
17. 請求項１５に記載の半導体装置において、
    前記メッキ層には、切り欠き部が設けられていることを特徴とする半導体装置。