JP2009146172A

JP2009146172A - 定電圧回路

Info

Publication number: JP2009146172A
Application number: JP2007322880A
Authority: JP
Inventors: Koji Yoshii; 宏治吉井
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2007-12-14
Filing date: 2007-12-14
Publication date: 2009-07-02
Anticipated expiration: 2027-12-14
Also published as: US8253404B2; KR101136691B1; KR20100074317A; JP5194760B2; CN101896874A; US20100320993A1; WO2009078345A1

Abstract

【課題】大きな突入電流の発生を確実に防止し、更に出力電圧にオーバーシュートが発生することを抑制できる定電圧回路を得る。
【解決手段】起動信号ＣＥがローレベルからハイレベルに変化すると、誤差増幅回路３と演算増幅回路４が作動し、同時にスイッチＳＷ１がオンして導通状態になると共にスイッチＳＷ２はオフして遮断状態になり、コンデンサＣ１は定電流源５からの定電流ｉ１によって充電され、ランプ電圧ＶＡは一定の傾斜で上昇する。また、誤差増幅回路３が動作を開始したことから、出力電圧Ｖｏｕｔも上昇を始めるが、出力電圧Ｖｏｕｔがランプ電圧ＶＡを超えると、演算増幅回路４の出力電圧が上昇して出力トランジスタＭ１のゲート電圧を上昇させ、出力トランジスタＭ１のインピーダンスが増加して出力電圧Ｖｏｕｔを低下させるようにした。
【選択図】図１

Description

本発明は、定電圧回路のソフトスタート回路に関し、特に、起動時における出力電圧の立ち上がり時間を制御するようにした定電圧回路に関する。

通常、定電圧回路の出力端には大容量のコンデンサが接続されているため、該定電圧回路の起動時には、該コンデンサを充電するために大きな突入電流が発生していた。該突入電流が、大きすぎたり長時間継続したりすると、出力トランジスタを劣化させたり、ときには出力トランジスタに不具合が発生する可能性があった。このため、従来から、起動時の突入電流を抑制するための回路があった。
図４は、このような回路を有する定電圧回路の従来例を示した図（例えば特許文献１参照。）であり、図５は、図４の定電圧回路の出力電圧と出力電流との関係例を示した図である。

図４の定電圧回路では、出力トランジスタＭ１０１によって定電圧が生成され、該定電圧は出力電圧Ｖｏｕｔとして出力端子１０９から出力される。出力トランジスタＭ１０１の出力電流は、出力トランジスタＭ１０１のゲート電圧と同じ電圧がゲートに入力されたＰＭＯＳトランジスタＭ１０２の出力電流から検出され、ＰＭＯＳトランジスタＭ１０２の出力電流は、スイッチ手段１１３を介して出力電流制限回路ＭＡに入力される。
出力電流制限回路ＭＡは、制限電流値が第１制限電流値Ａ１である第１出力電流制限回路ＭＡ１と、制限電流値が第１制限電流値Ａ１よりも小さい第２制限電流値Ａ２である第２出力電流制限回路ＭＡ２とで構成されている。

ＯＮ／ＯＦＦ制御回路１１１から出力されるオン信号により、誤差増幅回路１０１が起動して出力電圧Ｖｏｕｔが立ち上がる。該立ち上がり時には、スイッチ手段１１３は、カウンタ回路１１２の出力信号に従って、ＰＭＯＳトランジスタＭ１０２を制限電流値の小さい第２出力電流制限回路ＭＡ２に接続する。このため、ＰＭＯＳトランジスタＭ１０２のドレイン電流は、第２出力電流制限回路ＭＡ２に供給され、出力トランジスタＭ１０１の出力電流は、第２制限電流値Ａ２で制限されている。このようにして、出力端子１０９から過大な突入電流が流れるのを防止していた。

また、ＯＮ／ＯＦＦ制御回路１１１から出力されるオン信号によりカウンタ回路１１２がカウント動作を開始し、該カウント動作を開始してから所定の時間が経過すると、カウンタ回路１１２からの出力信号によって、スイッチ手段１１３は、ＰＭＯＳトランジスタＭ１０２を制限電流値の大きい第１出力電流制限回路ＭＡ１に接続する。このため、通常動作時には、出力トランジスタＭ１０１の出力電流は、第２制限電流値Ａ２よりも大きい第１制限電流値Ａ１で制限される。

また、図６は、定電圧回路の他の従来例を示した図である（例えば、特許文献２参照。）。
図６の定電圧回路では、基準電圧発生回路１２２の出力端に、抵抗Ｒ１２３とコンデンサＣ１２１の直列回路を接続し、抵抗Ｒ１２３とコンデンサＣ１２１との接続部の電圧ＶＣを基準電圧に使用している。このため、定電圧回路の起動時には、コンデンサＣ１２１は、抵抗Ｒ１２３を介して基準電圧Ｖｒｅｆで時間をかけて充電されるため、電圧ＶＣは緩やかに立ち上がる。このようにすることにより、大きな突入電流や出力電圧のオーバーシュートを抑制することができる。
特開２００３−２７１２５１号公報特開２００５−３２７０２７号公報

しかし、図４の場合、出力端子１０９に接続されている負荷抵抗が小さく、更に出力端子１０９から出力される出力電流が第２制限電流値Ａ２よりも大きい場合、出力電圧Ｖｏｕｔが図５の電圧値Ｖｃ１までしか立ち上がらず、所定時間経過後、図５の矢印で示すように、一気に第１制限電流値Ａ１まで増加してしまうため、大きな突入電流が流れることがあった。
また、図６の場合、基準電圧Ｖｒｅｆと接地電圧との間に直列に接続された抵抗Ｒ１２３とコンデンサＣ１２１との接続から電圧ＶＣを得ているため、基準電圧として誤差増幅回路１２１の反転入力端に入力されている電圧ＶＣの精度が低下する。また、コンデンサＣ１２１は抵抗Ｒ１２３を介して充電されるため、コンデンサＣ１２１の充電電圧は、起動直後の立ち上がりが速い。出力電圧ＶｏｕｔはコンデンサＣ１２１の充電電圧に比例することから、出力電圧Ｖｏｕｔも起動直後の立ち上がりが早くなり、大きな突入電流が流れる場合があった。

本発明は、このような問題を解決するためになされたものであり、大きな突入電流の発生を確実に防止し、更に出力電圧にオーバーシュートが発生することを抑制できる定電圧回路を得ることを目的とする。

この発明に係る定電圧回路は、入力された起動信号に応じて作動又は作動停止する、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した第１比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
起動時から所定の速度で電圧値が上昇するランプ電圧を生成し出力するランプ電圧生成回路部と、
前記ランプ電圧と前記出力端子からの出力電圧に比例した第２比例電圧との電圧差を増幅して前記出力トランジスタの制御電極に出力する増幅回路部と、
を備え、
前記増幅回路部は、前記第２比例電圧が前記ランプ電圧以下になるように前記出力トランジスタの動作制御を行うものである。

具体的には、前記ランプ電圧生成回路部は、
所定の定電流を生成して出力する定電流源と、
該定電流源からの定電流で充電されるコンデンサと、
起動時に前記定電流源からの定電流を該コンデンサに供給する第１スイッチ手段と、
を備え、
前記コンデンサの端子電圧が前記ランプ電圧をなすようにした。

この場合、前記ランプ電圧生成回路部は、動作を停止するように前記起動信号が入力されると前記コンデンサの放電を行う第２スイッチ手段を備え、前記第１スイッチ手段及び該第２スイッチ手段は、前記起動信号に応じて相反するスイッチ動作を行うようにした。

また、前記増幅回路部は、出力段がオープンドレイン構成をなすようにした。

また、前記誤差増幅回路部及び増幅回路部は、前記起動信号に応じてそれぞれ作動又は作動停止するようにした。

また、前記第２比例電圧は、前記出力端子から出力される出力電圧であるようにしてもよい。

また、前記第２比例電圧は、前記第１比例電圧と同一であるようにしてもよい。

また、前記出力トランジスタ、誤差増幅回路部、ランプ電圧生成回路部及び増幅回路部は、１つのＩＣに集積されるようにしてもよい。

本発明の定電圧回路によれば、起動時から所定の速度で電圧値が上昇するランプ電圧と前記出力端子からの出力電圧に比例した第２比例電圧との電圧差を増幅して前記出力トランジスタの制御電極に出力する増幅回路部を備えるようにした。このことから、出力端子に接続される負荷やコンデンサ容量の大小に関係なく、出力電圧の立ち上がり時間を自由に設定することができ、起動時における突入電流や出力電圧のオーバーシュートを抑制することができる。更に、出力端子からの出力電圧が急峻に立ち上がるのを防止することによって、出力端子に接続される回路の誤動作を防止することができる。

また、ランプ電圧は、定電流源でコンデンサを充電したときのコンデンサの端子電圧としたことから、所定の速度で電圧値が上昇するランプ電圧を得ることができ、起動直後の立ち上がり速度が必要以上に早くなることを防止することができる。更に、誤差増幅回路部が出力トランジスタの動作制御を行う際に使用する基準電圧を発生させる回路に回路を付け加える必要がないため、該基準電圧の精度を低下させることがなく、定電圧回路から出力する出力電圧の精度を向上させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における定電圧回路の回路例を示した図である。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｉｎから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力するシリーズレギュレータをなしている。定電圧回路１は、外部からハイレベルの起動信号ＣＥが入力されると動作を開始し、ローレベルの起動信号ＣＥが入力されると動作を停止して出力電圧Ｖｏｕｔは０Ｖになる。

定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴから出力される出力電流ｉｏｕｔの制御を行うＰＭＯＳトランジスタからなる出力トランジスタＭ１と、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように出力トランジスタＭ１の動作制御を行う誤差増幅回路３とを備えている。更に、定電圧回路１は、演算増幅回路４と、所定の定電流ｉ１を生成して出力する定電流源５と、インバータ６と、スイッチＳＷ１，ＳＷ２と、コンデンサＣ１とを備えている。

なお、誤差増幅回路３は誤差増幅回路部を、演算増幅回路４は増幅回路部を、定電流源５、コンデンサＣ１及びスイッチＳＷ１，ＳＷ２はランプ電圧生成回路部をそれぞれなし、スイッチＳＷ１は第１スイッチ手段を、スイッチＳＷ２は第２スイッチ手段を、分圧電圧Ｖｆｂは第１比例電圧をそれぞれなす。また、定電圧回路１は、１つのＩＣに集積されるようにしてもよい。

入力端子ＩＮと出力端子ＯＵＴとの間に出力トランジスタＭ１が接続され、出力端子ＯＵＴと、接地電圧に接続された接地端子ＧＮＤとの間には抵抗Ｒ１及びＲ２が直列に接続されている。抵抗Ｒ１とＲ２との接続部から出力電圧Ｖｏｕｔを分圧した分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは誤差増幅回路３の非反転入力端に入力されている。誤差増幅回路３において、反転入力端には基準電圧Ｖｒｅｆが入力され、出力端は出力トランジスタＭ１のゲートに接続されている。演算増幅回路４の非反転入力端には出力電圧Ｖｏｕｔが入力され、演算増幅回路４の出力端は出力トランジスタＭ１のゲートに接続されている。

また、入力端子ＩＮと演算増幅回路４の反転入力端との間には、定電流源５とスイッチＳＷ１が直列に接続され、演算増幅回路４の反転入力端と接地端子ＧＮＤとの間にはコンデンサＣ１とスイッチＳＷ２が並列に接続されている。以下、演算増幅回路４の反転入力端に入力される電圧をランプ（ｒａｍｐ）電圧ＶＡとする。スイッチＳＷ１の制御電極には起動信号ＣＥが入力され、スイッチＳＷ２の制御電極にはインバータ６を介して起動信号ＣＥが入力されている。このため、スイッチＳＷ１及びＳＷ２は相反するスイッチングを行う。また、誤差増幅回路３及び演算増幅回路４は、入力された起動信号ＣＥに応じて作動又は作動停止する。

このような構成において、図２は、図１の定電圧回路１の動作を説明するための図であり、図２では、起動信号ＣＥがハイレベルに立ち上がったときのランプ電圧ＶＡと出力電圧Ｖｏｕｔの変化を示しており、Ｖｃは定電圧回路１の定格出力電圧値を示している。図２を使用して図１の定電圧回路１の動作について説明する。

起動信号ＣＥがローレベルのときは、誤差増幅回路３及び演算増幅回路４はそれぞれスタンバイ状態になっており、動作を停止している。演算増幅回路４の出力は後述するようにＰＭＯＳトランジスタのオープンドレイン構成になっているため、出力トランジスタＭ１のゲート電圧を上げる方向にしか制御することができない。このため、このときの誤差増幅回路３の出力端はハイレベルであり、演算増幅回路４の出力端はハイインピーダンス状態になっており、スイッチＳＷ１はオフして遮断状態になると共に、スイッチＳＷ２はオンして導通状態になっている。すなわち、起動信号ＣＥがローレベルのときは、定電圧回路１の出力電圧Ｖｏｕｔは０Ｖであり、コンデンサＣ１とスイッチＳＷ１の接続部のランプ電圧ＶＡも０Ｖになっている。

時刻ｔ０で起動信号ＣＥがローレベルからハイレベルに変化すると、誤差増幅回路３と演算増幅回路４は作動し、同時にスイッチＳＷ１がオンして導通状態になると共にスイッチＳＷ２はオフして遮断状態になる。このため、コンデンサＣ１は定電流源５からの定電流ｉ１によって充電され、ランプ電圧ＶＡは一定の傾斜で上昇する。また、誤差増幅回路３が動作を開始したことから、出力電圧Ｖｏｕｔも上昇を始める。しかし、出力電圧Ｖｏｕｔがランプ電圧ＶＡを超えると、演算増幅回路４の出力電圧が上昇して出力トランジスタＭ１のゲート電圧を上昇させるため、出力トランジスタＭ１のインピーダンスが増加して出力電圧Ｖｏｕｔは低下する。

このように、出力電圧Ｖｏｕｔがランプ電圧ＶＡを超えると、出力電圧Ｖｏｕｔが低下するように制御されるため、出力電圧Ｖｏｕｔはランプ電圧ＶＡを超えることはない。定電圧回路１の起動時における出力電圧Ｖｏｕｔの立ち上がり時間は、コンデンサＣ１への充電時間で決定され、該充電時間はコンデンサＣ１の容量と定電流源５からの電流値で決まるため、この２つの値を設定することにより、前記立ち上がり時間が最短になるように設定することができる。すなわち、突入電流として許容できる電流値以下になるように立ち上がり時間を設定するようにすればよい。

次に、図３は、図１の誤差増幅回路３の回路例と、演算増幅回路４の出力段をなすトランジスタの接続例を示した図である。
図３において、誤差増幅回路３は、ＰＭＯＳトランジスタＭ１１〜Ｍ１４、ＮＭＯＳトランジスタＭ１５〜Ｍ１７及びバイアス用の定電流源１１，１２で構成されている。ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１５，Ｍ１６及び定電流源１１が初段の差動増幅回路を構成し、ＰＭＯＳトランジスタＭ１３と定電流源１２が次段の増幅回路を構成している。

ＮＭＯＳトランジスタＭ１５及びＭ１６は差動対をなし、ＮＭＯＳトランジスタＭ１５のゲートは、反転入力端をなし基準電圧Ｖｒｅｆが入力されている。ＮＭＯＳトランジスタＭ１６のゲートは、非反転入力端をなし分圧電圧Ｖｆｂが入力されている。ＮＭＯＳトランジスタＭ１５及びＭ１６の各ソースは接続され、該接続部と接地端子ＧＮＤとの間には定電流源１１とＮＭＯＳトランジスタＭ１７が直列に接続され、ＮＭＯＳトランジスタＭ１７のゲートには起動信号ＣＥが入力されている。

ＰＭＯＳトランジスタＭ１１及びＭ１２は、カレントミラー回路を形成して前記差動対の負荷をなしている。ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ソースはそれぞれ入力電圧Ｖｉｎに接続され、各ゲートは接続されて該接続部がＰＭＯＳトランジスタＭ１１のドレインに接続されている。また、入力電圧ＶｉｎとＮＭＯＳトランジスタＭ１７のドレインとの間には、ＰＭＯＳトランジスタＭ１３と定電流源１２が直列に接続され、ＰＭＯＳトランジスタＭ１３と定電流源１２との接続部が、誤差増幅回路３の出力端をなし出力トランジスタＭ１のゲートに接続されている。また、ＰＭＯＳトランジスタＭ１３と並列にＰＭＯＳトランジスタＭ１４が接続され、ＰＭＯＳトランジスタＭ１４のゲートには起動信号ＣＥが入力されている。また、演算増幅回路４の出力段をなすＰＭＯＳトランジスタＭ２１がＰＭＯＳトランジスタＭ１３に並列に接続されている。

演算増幅回路４の出力段はＰＭＯＳトランジスタＭ２１のオープンドレイン回路になっており、ＰＭＯＳトランジスタＭ２１のドレインが演算増幅回路４の出力端をなし、出力トランジスタＭ１のゲートにも接続されている。ＰＭＯＳトランジスタＭ２１は、起動信号ＣＥがローレベルのときはオフして遮断状態になり、ハイレベルのときは動作状態になる。
起動信号ＣＥがローレベルのときは、ＮＭＯＳトランジスタＭ１７がオフして遮断状態になっているため、誤差増幅回路３はバイアス電流が供給されず動作を停止している。また、ＰＭＯＳトランジスタＭ１４がオンして導通状態になるため、誤差増幅回路３の出力端がハイレベルになり、出力トランジスタＭ１のゲート電圧がハイレベルになることから、出力トランジスタＭ１はオフして遮断状態になり、出力電圧Ｖｏｕｔは０Ｖになる。なお、このとき、演算増幅回路４のＰＭＯＳトランジスタＭ２１はオフして遮断状態になっているため、演算増幅回路４が誤差増幅回路３の出力電圧に影響を与えることはない。

起動信号ＣＥがハイレベルになると、ＮＭＯＳトランジスタＭ１７がオンして導通状態になり、誤差増幅回路３はバイアス電流が供給されて動作を開始する。また、ＰＭＯＳトランジスタＭ１４はオフして遮断状態になるため、誤差増幅回路３の動作に影響を与えなくなる。
図３から分かるように、出力トランジスタＭ１のゲートは、誤差増幅回路３のＰＭＯＳトランジスタＭ１３と、演算増幅回路４のＰＭＯＳトランジスタＭ２１の２つのトランジスタで制御される。

出力電圧Ｖｏｕｔがランプ電圧ＶＡ以下の場合、演算増幅回路４は出力トランジスタＭ１のゲート電圧を低下させようとしてＰＭＯＳトランジスタＭ２１のインピーダンスを大きくするが、出力トランジスタＭ１のゲート電圧は誤差増幅回路３の出力電圧で制御されるため、演算増幅回路４は出力トランジスタＭ１のゲート電圧を低下させることができない。この結果、ＰＭＯＳトランジスタＭ２１はオフして、出力電圧Ｖｏｕｔの制御に関与しなくなる。
出力電圧Ｖｏｕｔがランプ電圧ＶＡを超えている場合は、演算増幅回路４は出力トランジスタＭ１のゲート電圧を上昇させようとしてＰＭＯＳトランジスタＭ２１のインピーダンスを小さくする。このため、出力トランジスタＭ１のゲート電圧が上昇し、出力トランジスタＭ１のインピーダンスは大きくなって出力電圧Ｖｏｕｔを低下させる。この結果、出力電圧Ｖｏｕｔはランプ電圧ＶＡと等しい電圧になるまで低下する。

定電圧回路１の起動時（起動信号ＣＥがハイレベルになった直後）は、コンデンサＣ１は定電流ｉ１で充電されるため、ランプ電圧ＶＡは一定の傾斜で上昇する。また、定電圧回路１の出力電圧Ｖｏｕｔは、誤差増幅回路３の働きで急速に立ち上がろうとする。しかし、前記のように、出力電圧Ｖｏｕｔがランプ電圧ＶＡを超えると、演算増幅回路４の働きで、出力電圧Ｖｏｕｔを低下させてしまうため、結局、出力電圧Ｖｏｕｔはランプ電圧ＶＡと同じ速度で上昇することになる。

このように、本第１の実施の形態における定電圧回路は、起動時に生成されるランプ電圧ＶＡと出力電圧Ｖｏｕｔが入力された演算増幅回路４を設け、演算増幅回路４で出力トランジスタＭ１のゲート電圧を制御するようにしたことから、出力電圧Ｖｏｕｔの立ち上がり時間を自由に設定することができ、起動時における突入電流やオーバーシュートを抑制できるように該立ち上がり時間を設定することにより、大きな突入電流の発生を確実に防止し、更に出力電圧におけるオーバーシュートの発生を抑制することができる。
また、ランプ電圧ＶＡを、定電流源５でコンデンサＣ１を充電したときのコンデンサＣ１の電圧として一定の傾斜で立ち上がる電圧にすることができ、従来技術における起動直後の立ち上がり速度が必要以上に速くなる問題を改善することができ、しかも基準電圧Ｖｒｅｆを発生させる回路には何ら回路を付け加えないようにしたことから、基準電圧の精度の低下をなくすことができる。

なお、前記説明では、演算増幅回路４はランプ電圧ＶＡと出力電圧Ｖｏｕｔとの電圧差を増幅するようにしているが、出力電圧Ｖｏｕｔの代わりに出力電圧Ｖｏｕｔに比例した電圧を使用してもよく、分圧電圧Ｖｆｂであってもよく、新たに出力電圧Ｖｏｕｔを分圧する回路を追加して、該分圧回路で生成した分圧電圧を使用するようにしてもよい。

本発明の第１の実施の形態における定電圧回路の回路例を示した図である。図１の定電圧回路１の起動時における動作例を示した図である。図１の誤差増幅回路３の回路例と、演算増幅回路４の出力段をなすトランジスタの接続例を示した図である。従来の定電圧回路の回路例を示した図である。図４の定電圧回路の動作例を示した図である。従来の定電圧回路の他の回路例を示した図である。

符号の説明

１定電圧回路
２基準電圧発生回路
３誤差増幅回路
４演算増幅回路
５定電流源
６インバータ
１０負荷
Ｍ１出力トランジスタ
ＳＷ１，ＳＷ２スイッチ
Ｒ１，Ｒ２抵抗
Ｃ１コンデンサ

Claims

入力された起動信号に応じて作動又は作動停止する、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力トランジスタと、
前記出力端子からの出力電圧に比例した第１比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路部と、
起動時から所定の速度で電圧値が上昇するランプ電圧を生成し出力するランプ電圧生成回路部と、
前記ランプ電圧と前記出力端子からの出力電圧に比例した第２比例電圧との電圧差を増幅して前記出力トランジスタの制御電極に出力する増幅回路部と、
を備え、
前記増幅回路部は、前記第２比例電圧が前記ランプ電圧以下になるように前記出力トランジスタの動作制御を行うことを特徴とする定電圧回路。
前記ランプ電圧生成回路部は、
所定の定電流を生成して出力する定電流源と、
該定電流源からの定電流で充電されるコンデンサと、
起動時に前記定電流源からの定電流を該コンデンサに供給する第１スイッチ手段と、
を備え、
前記コンデンサの端子電圧が前記ランプ電圧をなすことを特徴とする請求項１記載の定電圧回路。
前記ランプ電圧生成回路部は、動作を停止するように前記起動信号が入力されると前記コンデンサの放電を行う第２スイッチ手段を備え、前記第１スイッチ手段及び該第２スイッチ手段は、前記起動信号に応じて相反するスイッチ動作を行うことを特徴とする請求項２記載の定電圧回路。
前記増幅回路部は、出力段がオープンドレイン構成をなすことを特徴とする請求項１、２又は３記載の定電圧回路。
前記誤差増幅回路部及び増幅回路部は、前記起動信号に応じてそれぞれ作動又は作動停止することを特徴とする請求項１、２、３又は４記載の定電圧回路。
前記第２比例電圧は、前記出力端子から出力される出力電圧であることを特徴とする請求項１、２、３、４又は５記載の定電圧回路。
前記第２比例電圧は、前記第１比例電圧と同一であることを特徴とする請求項１、２、３、４又は５記載の定電圧回路。
前記出力トランジスタ、誤差増幅回路部、ランプ電圧生成回路部及び増幅回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６又は７記載の定電圧回路。