KR20150089943A - 볼티지 레귤레이터 - Google Patents

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KR20150089943A
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마사카즈 스기우라
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세이코 인스트루 가부시키가이샤
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Abstract

(과제)
정상 상태에서는 오버슈트의 억제를 실시하지 않고 출력 전압의 저하나 출력 잡음의 증대를 방지할 수 있는 볼티지 레귤레이터를 제공한다.
(해결수단)
출력 전압에 기초하여 오버슈트를 검출하는 오버슈트 검출 회로와, 오버슈트 검출 회로의 출력에 기초하여 오차 증폭 회로의 출력 단자를 제어하는 오버슈트 억제 회로와, 오차 증폭 회로의 출력 전압에 기초하여 출력 트랜지스터의 상태를 판별하는 드라이버 상태 판별 회로를 구비하고, 드라이버 상태 판별 회로가 오버슈트 억제 회로의 동작을 제어하는 구성으로 하였다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 전원이 변동해도 출력 전압을 안정화할 수 있는 볼티지 레귤레이터에 관한 것이다.
종래의 볼티지 레귤레이터에 대해서 설명한다. 도 7 은, 종래의 볼티지 레귤레이터를 나타내는 회로도이다.
종래의 볼티지 레귤레이터는, PMOS 트랜지스터 (702, 703, 710, 106) 와, NMOS 트랜지스터 (704, 705, 706, 707, 708, 709) 와, 기준 전압 발생 회로 (701) 와, 저항 (104, 105, 712) 과, 용량 (711) 과, 그라운드 단자 (100) 와, 출력 단자 (102) 와, 전원 단자 (101) 를 구비하고 있다.
출력 단자 (102) 의 출력 전압 (Vout) 이 정상 상태인 경우에는, 용량 (711) 은 출력 전압 (Vout) 과 동일한 전압으로 충전되어 있기 때문에, NMOS 트랜지스터 (707, 708) 의 게이트 전압은 0 V 이다. 출력 전압 (Vout) 이 어떠한 조건으로 급속히 상승하고, 그 상승 전압이 NMOS 트랜지스터 (707, 708) 의 게이트 임계값 전압을 초과하면 NMOS 트랜지스터 (707, 708) 가 온이 된다. 그리고, NMOS 트랜지스터 (707) 가 온되면, NMOS 트랜지스터 (707) 에 드레인 전류가 흐른다. 이 전류는 NMOS 트랜지스터 (706) 로 생성되어 있는 정전류의 바이어스 전류에 가산되어 차동 증폭 회로의 바이어스 전류를 증가시킨다.
출력 전압 (Vout) 이 상승하면 NMOS 트랜지스터 (705) 의 드레인 전압이 저하된다. 이 때 바이어스 전류가 증가하고 있기 때문에, NMOS 트랜지스터 (705) 의 드레인 전류도 증가하여, NMOS 트랜지스터 (705) 의 드레인에 접속되어 있는 PMOS 트랜지스터 (710) 의 게이트 용량을 급속히 충전할 수 있다. 따라서, 바이어스 전류가 NMOS 트랜지스터 (706) 만인 경우에 비해 PMOS 트랜지스터 (710) 를 빠르게 온할 수 있다.
그 결과, PMOS 트랜지스터 (106) 의 게이트 전압을 빠르게 상승시킬 수 있고, PMOS 트랜지스터 (106) 의 온 저항을 빠르게 크게 할 수 있기 때문에, 전원 단자 (101) 로부터 공급되는 전류를 빠르게 억제할 수 있어 오버슈트를 억제할 수 있다 (예를 들어, 특허문헌 1 도 1 참조).
일본 공개특허공보 2009-53783호
그러나, 종래의 볼티지 레귤레이터는, 오버슈트가 그다지 발생하지 않는 정상 상태이어도, 출력 단자에 접속된 용량으로 오버슈트를 검출하기 때문에, 오버슈트를 과잉으로 검출하는 경향이 있고, 출력 전압의 저하나 출력 잡음을 증대시킨다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지고, 정상 상태에서는 오버슈트의 억제를 실시하지 않고, 출력 전압의 저하나 출력 잡음의 증대를 방지할 수 있는 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
출력 전압에 기초하여 오버슈트를 검출하는 오버슈트 검출 회로와, 오버슈트 검출 회로의 출력에 기초하여 오차 증폭 회로의 출력 단자를 제어하는 오버슈트 억제 회로와, 오차 증폭 회로의 출력 전압에 기초하여 출력 트랜지스터의 상태를 판별하는 드라이버 상태 판별 회로를 구비하고, 드라이버 상태 판별 회로가 오버슈트 억제 회로의 동작을 제어하는 구성으로 하였다.
본 발명의 볼티지 레귤레이터는, 비레귤레이트 상태일 때만 출력 전압의 오버슈트를 억제하도록 구성했기 때문에, 통상 상태에서의 출력 전압의 저하나 출력 잡음의 증대를 방지할 수 있다. 또한, 정상 상태에서의 소비 전력을 삭감할 수 있다는 효과도 있다.
도 1 은 제 1 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
도 2 는 제 1 실시형태의 볼티지 레귤레이터의 각 노드의 전압의 시간 변화를 나타내는 도면이다.
도 3 은 제 2 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
도 4 는 제 3 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
도 5 는 레벨 시프트 회로의 일례를 나타내는 회로도이다.
도 6 은 레벨 시프트 회로의 다른 예를 나타내는 회로도이다.
도 7 은 종래의 볼티지 레귤레이터의 구성을 나타내는 회로도이다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.
<제 1 실시형태>
도 1 은, 제 1 실시형태의 볼티지 레귤레이터의 회로도이다.
제 1 실시형태의 볼티지 레귤레이터는, 오차 증폭 회로 (103) 와, PMOS 트랜지스터 (121, 132, 106) 와, NMOS 트랜지스터 (141, 133) 와, 기준 전압 회로 (107) 와, 정전류 회로 (123, 131) 와, 정전압 회로 (113) 와, 저항 (104, 105, 112) 과, 용량 (111) 과, 인버터 (122) 와, 그라운드 단자 (100) 와, 출력 단자 (102) 와, 전원 단자 (101) 를 구비하고 있다. 용량 (111) 과, 저항 (112) 과, 정전압 회로 (113) 로 오버슈트 검출 회로 (110) 를 구성하고 있다. PMOS 트랜지스터 (121) 와, 정전류 회로 (123) 와, 인버터 (122) 로 드라이버 상태 판별 회로 (120) 를 구성하고 있다. 정전류 회로 (131) 와, PMOS 트랜지스터 (132) 와, NMOS 트랜지스터 (133) 로 오버슈트 억제 회로 (130) 를 구성하고 있다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다.
오차 증폭 회로 (103) 는, 반전 입력 단자는 기준 전압 회로 (107) 의 정극 (正極) 에 접속되고, 비반전 입력 단자는 저항 (104 과 105) 의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터 (106) 의 게이트에 접속된다. 기준 전압 회로 (107) 의 부극 (負極) 은 그라운드 단자 (100) 에 접속되고, 저항 (105) 의 다른 일방의 단자는 그라운드 단자 (100) 에 접속되고, 저항 (104) 의 다른 일방의 단자는 출력 단자 (102) 에 접속된다. 용량 (111) 은, 일방의 단자는 출력 단자 (102) 에 접속되고, 다른 일방의 단자는 NMOS 트랜지스터 (133) 의 게이트에 접속된다. 저항 (112) 은, 일방의 단자는 NMOS 트랜지스터 (133) 의 게이트에 접속되고, 다른 일방의 단자는 정전압 회로 (113) 의 정극에 접속된다. 정전압 회로 (113) 의 부극은 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (121) 는, 게이트는 오차 증폭 회로 (103) 의 출력 단자에 접속되고, 드레인은 인버터 (122) 의 입력에 접속되고, 소스는 전원 단자 (101) 에 접속된다. 정전류 회로 (123) 는, 일방의 단자는 인버터 (122) 의 입력에 접속되고, 다른 일방의 단자는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (141) 는, 게이트는 인버터 (122) 의 출력에 접속되고, 드레인은 NMOS 트랜지스터 (133) 의 게이트에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. NMOS 트랜지스터 (133) 는, 드레인은 PMOS 트랜지스터 (132) 의 게이트에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. 정전류 회로 (131) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 PMOS 트랜지스터 (132) 의 게이트에 접속된다. PMOS 트랜지스터 (132) 는, 드레인은 PMOS 트랜지스터 (106) 의 게이트에 접속되고, 소스는 전원 단자 (101) 에 접속된다. PMOS 트랜지스터 (106) 는, 드레인은 출력 단자 (102) 에 접속되고, 소스는 전원 단자 (101) 에 접속된다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 동작에 대해서 설명한다.
전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 볼티지 레귤레이터는, 출력 단자 (102) 로부터 출력 전압 (Vout) 을 출력한다. 저항 (104 과 105) 은, 출력 전압 (Vout) 을 분압하고, 귀환 전압 (Vfb) 을 출력한다. 오차 증폭 회로 (103) 는, 반전 입력 단자에 입력되는 기준 전압 회로 (107) 의 기준 전압 (Vref) 과, 비반전 입력 단자에 입력되는 귀환 전압 (Vfb) 을 비교하고, 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터로서 동작하는 PMOS 트랜지스터 (106) 의 게이트 전압을 제어한다.
출력 전압 (Vout) 이 소정 전압보다 높으면, 귀환 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아진다. 따라서, 오차 증폭 회로 (103) 의 출력 신호 (PMOS 트랜지스터 (106) 의 게이트 전압) 가 높아지고, PMOS 트랜지스터 (106) 가 오프되어 가므로 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 (Vout) 은 높아진다. 이렇게 하여, 볼티지 레귤레이터는 출력 전압 (Vout) 이 일정해지도록 동작한다. 이 출력 전압 (Vout) 이 일정해지도록 제어된 상태를 정상 상태라고 한다.
전원 단자 (101) 에 입력되는 전원 전압 (VDD) 이 아직 낮을 때, 출력 단자 (102) 의 출력 전압 (Vout) 은 소정 전압보다 낮은 전압을 출력한다. 볼티지 레귤레이터의 이 상태를 비레귤레이트 상태라고 한다. NMOS 트랜지스터 (133) 의 게이트를 노드 (N1), NMOS 트랜지스터 (141) 의 게이트를 노드 (N2), PMOS 트랜지스터 (106) 의 게이트를 노드 (DRVG) 로 한다.
도 2 는, 제 1 실시형태의 볼티지 레귤레이터의 각 노드의 전압의 시간 변화를 나타내는 도면이다.
볼티지 레귤레이터가 비레귤레이트 상태에 있을 때, 출력 전압 (Vout) 은 소정 전압보다 낮은 전압으로 되어 있다. 이 때문에, 귀환 전압 (Vfb) 이 기준 전압 (Vref) 보다 낮아지고, 노드 (DRVG) 의 전압이 낮아지므로, PMOS 트랜지스터 (106) 의 게이트 소스간 전압이 큰 상태가 된다.
여기서, 드라이버 상태 판별 회로 (120) 의 반전 레벨은, 정상 상태일 때의 노드 (DRVG) 의 전압보다 낮은 전압으로 설정되어 있다. 따라서, 노드 (DRVG) 의 전압은, 드라이버 상태 판별 회로 (120) 의 반전 레벨을 하회하기 때문에, PMOS 트랜지스터 (121) 가 흘리고자 하는 전류가 정전류 회로 (123) 의 전류보다 커진다. 그리고, 인버터 (122) 의 입력은 전원 전압 (VDD) 레벨이 되기 때문에, 노드 (N2) 는 Lo 레벨이 되어 NMOS 트랜지스터 (141) 를 오프시키고, 오버슈트 억제 회로 (130) 는 동작 가능한 상태에 있다.
이 상태로부터 전원이 변동하여 정상 상태가 되면, 출력 전압 (Vout) 에 도 2 에 나타내는 바와 같은 오버슈트가 발생한다. 오버슈트 검출 회로 (110) 는, 이 오버슈트를 검출하여 노드 (N1) 의 전압을 상승시킨다. NMOS 트랜지스터 (133) 가 흘리고자 하는 전류가 정전류 회로 (131) 의 전류를 초과하면, PMOS 트랜지스터 (132) 의 게이트 전압이 하강하고, PMOS 트랜지스터 (132) 를 온시키고, 노드 (DRVG) 의 전압을 상승시킨다. 이렇게 하여, PMOS 트랜지스터 (106) 는 오프되기 때문에, 출력 전압 (Vout) 의 오버슈트는 억제된다.
노드 (DRVG) 의 전압이 더욱 상승하여 드라이버 상태 판별 회로 (120) 의 반전 레벨을 초과하면, 드라이버 상태 판별 회로 (120) 는 노드 (N2) 에 High 레벨의 신호를 출력하여 NMOS 트랜지스터 (141) 를 온시킨다. 그리고, 노드 (N1) 는 Lo 레벨이 되고 오버슈트 억제 회로 (130) 의 동작을 정지시킨다. 이렇게 하여, 도 2 에 나타내는 바와 같이 정상 상태에서는 오버슈트 억제 회로 (130) 는 동작하지 않고, 출력 전압 (Vout) 에 오버슈트가 발생해도 노드 (DRVG) 의 전압을 상승시키도록 동작하지 않게 된다.
이렇게 하여, 정상 상태에 있을 때에는 오버슈트 억제 회로 (130) 의 동작을 멈추고, 비레귤레이트 상태일 때만 오버슈트 억제 회로 (130) 를 동작시켜 출력 전압 (Vout) 의 오버슈트를 억제할 수 있다. 또한, 정상 상태에서는 오버슈트 억제 회로 (130) 는 동작하지 않기 때문에, 정상 상태에서의 소비 전력을 삭감할 수 있고, 출력 전압 (Vout) 의 저하나 출력 잡음의 증대를 방지할 수 있다.
이상 설명한 바와 같이, 제 1 실시형태의 볼티지 레귤레이터는, 비레귤레이트 상태일 때만 오버슈트 억제 회로를 동작시키고, 정상 상태에서는 오버슈트 억제 회로의 동작을 멈추고 출력 전압 (Vout) 의 저하나 출력 잡음의 증대를 방지할 수 있다. 또한, 정상 상태에서의 소비 전력을 삭감할 수 있다.
또, 오버슈트 검출 회로 (110) 와 오버슈트 억제 회로 (130) 는, 도 1 의 구성을 사용하여 설명했지만, 이 구성에 한정되는 것이 아니라, 출력 전압 (Vout) 의 오버슈트를 검출하여 억제할 수 있는 구성이면 어떠한 구성이어도 된다.
<제 2 실시형태>
도 3 은, 제 2 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, NMOS 트랜지스터 (141) 의 소스와 그라운드 단자 사이에 정전류 회로 (301) 를 접속한 점이다. 그것 외에는 도 1 과 동일하다.
제 2 실시형태의 볼티지 레귤레이터의 동작에 대해서 설명한다. 전원 전압 (VDD) 이 변동하여 비레귤레이트 상태로부터 정상 상태가 될 때, 정전류 회로 (301) 를 사용함으로써 NMOS 트랜지스터 (141) 를 천천히 온시켜, 즉 노드 (N1) 를 천천히 Lo 레벨로 하여, 오버슈트 억제 회로 (130) 의 동작을 천천히 정지시킬 수 있다. 이렇게 하여, 출력 전압 (Vout) 의 오버슈트를 완전히 억제하고 나서, 오버슈트 억제 회로 (130) 의 동작을 정지시킬 수 있고, 오버슈트를 다 억제하지 못한 사이에 오버슈트 억제 회로 (130) 의 동작이 정지하는 것을 방지할 수 있다. 다른 동작은 제 1 실시형태와 동일하다.
이상 설명한 바와 같이, 제 2 실시형태의 볼티지 레귤레이터는, 비레귤레이트 상태일 때만 오버슈트 억제 회로를 동작시키고, 정상 상태에서는 오버슈트 억제 회로의 동작을 멈춰 출력 전압 (Vout) 의 저하나 출력 잡음의 증대를 방지할 수 있다. 또한, 정상 상태에서의 소비 전력을 삭감할 수 있다. 또한, 오버슈트를 다 억제하지 못한 사이에 오버슈트 억제 회로의 동작을 정지시키는 것을 방지할 수 있다.
<제 3 실시형태>
도 4 는, 제 3 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, PMOS 트랜지스터 (121) 의 게이트와 노드 (DRVG) 사이에 레벨 시프트 회로 (401) 를 접속한 점이다.
도 5 는, 레벨 시프트 회로 (401) 의 회로도의 일례를 나타내는 회로도이다. 레벨 시프트 회로 (401) 는, PMOS 트랜지스터 (511) 와, n 개의 다이오드 접속된 임피던스 소자인 PMOS 트랜지스터 (501 내지 50n) 와, 정전류 회로 (512) 와, 입력 단자 (411) 와, 입력 단자 (412) 로 구성하고 있다. 그것 외에는 도 1 과 동일하다.
제 3 실시형태의 볼티지 레귤레이터의 접속에 대해서 설명한다. PMOS 트랜지스터 (511) 는, 게이트는 입력 단자 (411) 를 개재하여 오차 증폭 회로 (103) 의 출력에 접속되고, 드레인은 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (511) 의 소스와 출력 단자 (412) 사이에 다이오드 접속된 PMOS 트랜지스터 (501 ∼ 50n) 가 n 개 직렬 접속된다. 정전류 회로 (512) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 출력 단자 (412) 에 접속된다. 그것 외에는 도 1 과 동일하다.
제 3 실시형태의 볼티지 레귤레이터의 동작에 대해서 설명한다. PMOS 트랜지스터 (511), PMOS 트랜지스터 (501 내지 50n) 의 임계값을 Vtp 로 하면, 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 사이의 전압은 (n + 1) × |Vtp| 로 나타내어진다. 여기서, n 은 PMOS 트랜지스터 (501 내지 50n) 의 개수이고, 개수를 조절함으로써 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 사이의 전압을 조절할 수 있다. 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 간 전압과 PMOS 트랜지스터 (121) 의 임계값 전압의 합은 드라이버 상태 판별 회로 (120) 의 반전 레벨과 동일하고, 레벨 시프트 회로 (401) 를 사용함으로써 드라이버 상태 판별 회로 (120) 의 반전 레벨을 조절할 수 있다. 이렇게 하여, 오버슈트 억제 회로 (130) 가 정지시키는 노드 (DRVG) 의 전압을 임의로 설정하여, 출력 전압 (Vout) 의 오버슈트를 억제하고 나서 오버슈트 억제 회로 (130) 의 동작을 정지시키는 시간을 임의로 설정할 수 있다.
도 6 은, 레벨 시프트 회로 (401) 의 다른 예를 나타내는 회로도이다. 게이트가 입력 단자 (411) 에 접속되고, 드레인이 그라운드 단자 (100) 에 접속되고, 소스가 정전류 회로 (512) 에 접속된 PMOS 트랜지스터 (511) 와, PMOS 트랜지스터 (511) 의 소스와 출력 단자 (412) 사이에, 각각의 소스에 정전류 회로 (611 ∼ 61m) 를 접속한 PMOS 트랜지스터 (601 ∼ 60m) 를 형성하고 있다. PMOS 트랜지스터 (511), PMOS 트랜지스터 (601 내지 60m) 의 임계값을 Vtp 로 하면, 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 사이의 전압은 (m + 1) × |Vtp| 로 나타내어진다. 이 때문에, PMOS 트랜지스터 (601 내지 60m) 의 개수를 조절함으로써 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 사이의 전압을 조절할 수 있다. 레벨 시프트 회로 (401) 의 입력 단자 (411) 와 출력 단자 (412) 간 전압과 PMOS 트랜지스터 (121) 의 임계값 전압의 합은 드라이버 상태 판별 회로 (120) 의 반전 레벨과 동일하고, 레벨 시프트 회로 (401) 를 사용함으로써 드라이버 상태 판별 회로 (120) 의 반전 레벨을 조절할 수 있다. 이렇게 하여, 오버슈트 억제 회로 (130) 를 정지시키는 노드 (DRVG) 의 전압을 임의로 설정하여, 출력 전압 (Vout) 의 오버슈트를 억제하고 나서 오버슈트 억제 회로 (130) 의 동작을 정지시키는 시간을 임의로 설정할 수 있다.
또, 오버슈트 억제 회로 (130) 의 동작을 정지시키는 트랜지스터로서 도 4 의 NMOS 트랜지스터 (141) 를 사용했지만, 이 구성에 한정되지 않고 드라이버 상태 판별 회로 (120) 의 신호를 받아 오버슈트 억제 회로 (130) 의 동작을 정지할 수 있는 구성이면 어떠한 구성이어도 된다.
또한, 도 5 의 다이오드 접속된 n 개의 PMOS 트랜지스터 (501 내지 50n) 는 저항으로 치환해도 된다. 또한, 레벨 시프트 회로 (401) 는, 도 5 또는 도 6 의 구성을 사용하여 설명했지만, 이 구성에 한정되지 않고, 드라이버 상태 판별 회로 (120) 의 반전 레벨을 조절할 수 있는 구성이면 어떠한 구성이어도 된다.
이상 설명한 바와 같이, 제 3 실시형태의 볼티지 레귤레이터는, 비레귤레이트 상태일 때만 오버슈트 억제 회로를 동작시키고, 정상 상태에서는 오버슈트 억제 회로의 동작을 멈춰 출력 전압 (Vout) 의 저하나 출력 잡음의 증대를 방지할 수 있다. 또한, 정상 상태에서의 소비 전력을 삭감할 수 있다. 또한, 출력 전압 (Vout) 의 오버슈트를 억제하고 나서 오버슈트 억제 회로의 동작을 정지시키는 시간을 임의로 설정할 수 있다.
100 : 그라운드 단자
101 : 전원 단자
102 : 출력 단자
103 : 오차 증폭 회로
107 : 기준 전압 회로
123, 131, 301, 512 : 정전류 회로
110 : 오버슈트 검출 회로
120 : 드라이버 상태 판별 회로
130 : 오버슈트 억제 회로
401 : 레벨 시프트 회로

Claims (7)

  1. 기준 전압을 발생하는 기준 전압 회로와,
    출력 전압을 출력하는 출력 트랜지스터와,
    상기 출력 전압을 분압한 분압 전압과 상기 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    입력 단자에 상기 출력 전압에 기초하는 전압이 입력되는 오버슈트 검출 회로와,
    입력 단자에 상기 오버슈트 검출 회로의 출력이 입력되고, 출력 단자가 상기 오차 증폭 회로의 출력 단자에 접속되는 오버슈트 억제 회로를 구비한 볼티지 레귤레이터로서,
    입력 단자가 상기 오차 증폭 회로의 출력 단자에 접속되고, 상기 출력 트랜지스터의 상태를 판별하는 드라이버 상태 판별 회로와,
    게이트가 상기 드라이버 상태 판별 회로의 출력 단자에 접속되고, 드레인이 상기 오버슈트 억제 회로의 입력 단자에 접속되고, 상기 드라이버 상태 판별 회로의 출력에 따라 상기 오버슈트 억제 회로의 동작을 정지시키는 제 1 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터는, 소스에 제 1 정전류 회로가 접속되는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드라이버 상태 판별 회로는,
    게이트가 상기 오차 증폭 회로의 출력 단자에 접속된 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 드레인에 접속된 제 2 정전류 회로와,
    입력이 상기 제 2 트랜지스터의 드레인에 접속되고, 출력이 상기 제 1 트랜지스터의 게이트에 접속된 인버터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  4. 제 3 항에 있어서,
    상기 드라이버 상태 판별 회로는,
    상기 오차 증폭 회로의 출력 단자와 상기 제 2 트랜지스터의 게이트 사이에 레벨 시프트 회로를 구비한 것을 특징으로 하는 볼티지 레귤레이터.
  5. 제 4 항에 있어서,
    상기 레벨 시프트 회로는,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 드레인이 접지 단자에 접속된 제 3 트랜지스터와,
    일방의 단자가 전원 단자에 접속되고, 타방의 단자가 상기 레벨 시프트 회로의 출력 단자에 접속된 제 3 정전류 회로와,
    상기 제 3 트랜지스터의 소스와 상기 제 3 정전류 회로의 타방의 단자 사이에 형성된 임피던스 소자를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  6. 제 5 항에 있어서,
    상기 임피던스 소자는, 저항 또는 다이오드 접속된 트랜지스터로 구성되는 것을 특징으로 하는 볼티지 레귤레이터.
  7. 제 4 항에 있어서,
    상기 레벨 시프트 회로는,
    일방의 단자가 전원 단자에 접속된 제 3 정전류 회로와,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 소스가 상기 제 3 정전류 회로의 타방의 단자에 접속되고, 드레인이 접지 단자에 접속된 제 3 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 4 정전류 회로와,
    게이트가 상기 제 3 트랜지스터의 소스에 접속되고, 소스가 상기 제 4 정전류 회로의 타방의 단자에 접속된 제 4 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 m (m 은 5 이상의 정수) 의 정전류 회로와,
    게이트가 제 m - 1 의 트랜지스터의 소스에 접속되고, 소스가 상기 제 m 의 정전류 회로의 타방의 단자와 상기 레벨 시프트 회로의 출력 단자에 접속된 제 m 의 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
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