JP2015141463A

JP2015141463A - ボルテージレギュレータ

Info

Publication number: JP2015141463A
Application number: JP2014012661A
Authority: JP
Inventors: 勉冨岡; Tsutomu Tomioka; 杉浦　正一; Shoichi Sugiura; 正一杉浦
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2014-01-27
Filing date: 2014-01-27
Publication date: 2015-08-03
Anticipated expiration: 2034-01-27
Also published as: KR20150089943A; CN104808732A; US20150214838A1; JP6219180B2; TW201539170A; KR102255543B1; US9455628B2; TWI643053B; CN104808732B

Abstract

【課題】定常状態ではオーバーシュートの抑制を行わず出力電圧の低下や出力雑音の増大を防止できるボルテージレギュレータを提供する。【解決手段】出力電圧に基づきオーバーシュートを検出するオーバーシュート検出回路１１０と、オーバーシュート検出回路の出力に基づき誤差増幅回路の出力端子を制御するオーバーシュート抑制回路１３０と、誤差増幅回路の出力電圧に基づき出力トランジスタの状態を判別するドライバ状態判別回路１２０と、を備え、ドライバ状態判別回路がオーバーシュート抑制回路の動作を制御する構成とした。【選択図】図１

Description

本発明は、電源が変動しても出力電圧を安定化することができるボルテージレギュレータに関する。

従来のボルテージレギュレータについて説明する。図７は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、ＰＭＯＳトランジスタ７０２、７０３、７１０、１０６と、ＮＭＯＳトランジスタ７０４、７０５、７０６、７０７、７０８、７０９と、基準電圧発生回路７０１と、抵抗１０４、１０５、７１２と、容量７１１と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。

出力端子１０２の出力電圧Ｖｏｕｔが定常状態の場合は、容量７１１は出力電圧Ｖｏｕｔと同じ電圧に充電されているので、ＮＭＯＳトランジスタ７０７、７０８のゲート電圧は０Ｖである。出力電圧Ｖｏｕｔが何らかの条件で急速に上昇し、その上昇電圧がＮＭＯＳトランジスタ７０７、７０８のゲート閾値電圧を超えるとＮＭＯＳトランジスタ７０７、７０８がオンとなる。そして、ＮＭＯＳトランジスタ７０７がオンすると、ＮＭＯＳトランジスタ７０７にドレイン電流が流れる。この電流はＮＭＯＳトランジスタ７０６で生成されている定電流のバイアス電流に加算されて差動増幅回路のバイアス電流を増加させる。

出力電圧Ｖｏｕｔが上昇するとＮＭＯＳトランジスタ７０５のドレイン電圧が低下する。このときバイアス電流が増加しているので、ＮＭＯＳトランジスタ７０５のドレイン電流も増加して、ＮＭＯＳトランジスタ７０５のドレインに接続されているＰＭＯＳトランジスタ７１０のゲート容量を急速に充電することができる。従って、バイアス電流がＮＭＯＳトランジスタ７０６だけの場合に比べＰＭＯＳトランジスタ７１０を素早くオンすることができる。

その結果、ＰＭＯＳトランジスタ１０６のゲート電圧を素早く上昇させることができ、ＰＭＯＳトランジスタ１０６のオン抵抗を素早く大きくすることができるので、電源端子１０１から供給される電流を素早く抑制することができオーバーシュートを抑制することができる（例えば、特許文献１図１参照）。

特開２００９−５３７８３号公報

しかしながら、従来のボルテージレギュレータは、オーバーシュートがあまり発生しない定常状態であっても、出力端子に接続された容量でオーバーシュートを検出するため、オーバーシュートを過剰に検出する傾向にあり、出力電圧の低下や出力雑音を増大させるという課題があった。
本発明は、上記課題に鑑みてなされ、定常状態ではオーバーシュートの抑制を行わず、出力電圧の低下や出力雑音の増大を防止できるボルテージレギュレータを提供する。

従来の課題を解決するため、本発明のボルテージレギュレータは以下のような構成とした。
出力電圧に基づきオーバーシュートを検出するオーバーシュート検出回路と、オーバーシュート検出回路の出力に基づき誤差増幅回路の出力端子を制御するオーバーシュート抑制回路と、誤差増幅回路の出力電圧に基づき出力トランジスタの状態を判別するドライバ状態判別回路と、を備え、ドライバ状態判別回路がオーバーシュート抑制回路の動作を制御する構成とした。

本発明のボルテージレギュレータは、非レギュレート状態の時のみ出力電圧のオーバーシュートを抑制するように構成したので、通常状態での出力電圧の低下や出力雑音の増大を防止できる。また、定常状態での消費電力を削減することができるという効果もある。

第一の実施形態のボルテージレギュレータの構成を示す回路図である。第一の実施形態のボルテージレギュレータの各ノードの電圧の時間変化を示す図である。第二の実施形態のボルテージレギュレータの構成を示す回路図である。第三の実施形態のボルテージレギュレータの構成を示す回路図である。レベルシフト回路の一例を示す回路図である。レベルシフト回路の他の例を示す回路図である。従来のボルテージレギュレータの構成を示す回路図である。

以下、本発明の実施形態について図面を参照して説明する。
＜第一の実施形態＞
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、誤差増幅回路１０３と、ＰＭＯＳトランジスタ１２１、１３２、１０６と、ＮＭＯＳトランジスタ１４１、１３３と、基準電圧回路１０７と、定電流回路１２３、１３１と、定電圧回路１１３と、抵抗１０４、１０５、１１２と、容量１１１と、インバータ１２２と、グラウンド端子１００と、出力端子１０２と、電源端子１０１を備えている。容量１１１と、抵抗１１２と、定電圧回路１１３でオーバーシュート検出回路１１０を構成している。ＰＭＯＳトランジスタ１２１と、定電流回路１２３と、インバータ１２２でドライバ状態判別回路１２０を構成している。定電流回路１３１と、ＰＭＯＳトランジスタ１３２と、ＮＭＯＳトランジスタ１３３でオーバーシュート抑制回路１３０を構成している。

次に、第一の実施形態のボルテージレギュレータの接続について説明する。
誤差増幅回路１０３は、反転入力端子は基準電圧回路１０７の正極に接続され、非反転入力端子は抵抗１０４と１０５の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲートに接続される。基準電圧回路１０７の負極はグラウンド端子１００に接続され、抵抗１０５のもう一方の端子はグラウンド端子１００に接続され、抵抗１０４のもう一方の端子は出力端子１０２に接続される。容量１１１は、一方の端子は出力端子１０２に接続され、もう一方の端子はＮＭＯＳトランジスタ１３３のゲートに接続される。抵抗１１２は、一方の端子はＮＭＯＳトランジスタ１３３のゲートに接続され、もう一方の端子は定電圧回路１１３の正極に接続される。定電圧回路１１３の負極はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１２１は、ゲートは誤差増幅回路１０３の出力端子に接続され、ドレインはインバータ１２２の入力に接続され、ソースは電源端子１０１に接続される。定電流回路１２３は、一方の端子はインバータ１２２の入力に接続され、もう一方の端子はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１４１は、ゲートはインバータ１２２の出力に接続され、ドレインはＮＭＯＳトランジスタ１３３のゲートに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１３３は、ドレインはＰＭＯＳトランジスタ１３２のゲートに接続され、ソースはグラウンド端子１００に接続される。定電流回路１３１は、一方の端子は電源端子１０１に接続され、もう一方の端子はＰＭＯＳトランジスタ１３２のゲートに接続される。ＰＭＯＳトランジスタ１３２は、ドレインはＰＭＯＳトランジスタ１０６のゲートに接続され、ソースは電源端子１０１に接続される。ＰＭＯＳトランジスタ１０６は、ドレインは出力端子１０２に接続され、ソースは電源端子１０１に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
電源端子１０１に電源電圧ＶＤＤが入力されると、ボルテージレギュレータは、出力端子１０２から出力電圧Ｖｏｕｔを出力する。抵抗１０４と１０５は、出力電圧Ｖｏｕｔを分圧し、帰還電圧Ｖｆｂを出力する。誤差増幅回路１０３は、反転入力端子に入力される基準電圧回路１０７の基準電圧Ｖｒｅｆと、非反転入力端子に入力される帰還電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１０６のゲート電圧を制御する。

出力電圧Ｖｏｕｔが所定電圧よりも高いと、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。従って、誤差増幅回路１０３の出力信号（ＰＭＯＳトランジスタ１０６のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１０６がオフしていくので出力電圧Ｖｏｕｔは低くなる。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。この様にして、ボルテージレギュレータは出力電圧Ｖｏｕｔが一定になるように動作する。この出力電圧Ｖｏｕｔが一定になるように制御された状態を定常状態という。

電源端子１０１に入力される電源電圧ＶＤＤがまだ低い時、出力端子１０２の出力電圧Ｖｏｕｔは所定電圧より低い電圧を出力する。ボルテージレギュレータのこの状態を非レギュレート状態という。ＮＭＯＳトランジスタ１３３のゲートをノードＮ１、ＮＭＯＳトランジスタ１４１のゲートをノードＮ２、ＰＭＯＳトランジスタ１０６のゲートをノードＤＲＶＧとする。

図２は、第一の実施形態のボルテージレギュレータの各ノードの電圧の時間変化を示す図である。
ボルテージレギュレータが非レギュレート状態にあるとき、出力電圧Ｖｏｕｔは所定電圧より低い電圧になっている。このため、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低くなり、ノードＤＲＶＧの電圧が下がるので、ＰＭＯＳトランジスタ１０６のゲートソース間電圧が大きい状態となる。

ここで、ドライバ状態判別回路１２０の反転レベルは、定常状態のときのノードＤＲＶＧの電圧よりも低い電圧に設定されている。従って、ノードＤＲＶＧの電圧は、ドライバ状態判別回路１２０の反転レベルを下回るため、ドライバ状態判別回路１２０はＰＭＯＳトランジスタ１２１が流そうとする電流が定電流回路１２３の電流より大きくなる。そして、インバータ１２２の入力は電源電圧ＶＤＤレベルとなるので、ノードＮ２はＬｏレベルとなってＮＭＯＳトランジスタ１４１をオフさせ、オーバーシュート抑制回路１３０は動作可能な状態にある。

この状態から電源が変動し定常状態になると、出力電圧Ｖｏｕｔに図２に示すようなオーバーシュートが発生する。オーバーシュート検出回路１１０は、このオーバーシュートを検出してノードＮ１の電圧を上昇させる。ＮＭＯＳトランジスタ１３３の流そうとする電流が定電流回路１３１の電流を超えると、ＰＭＯＳトランジスタ１３２のゲート電圧が下降し、ＰＭＯＳトランジスタ１３２をオンさせ、ノードＤＲＶＧの電圧を上昇させる。こうして、ＰＭＯＳトランジスタ１０６はオフするので、出力電圧Ｖｏｕｔのオーバーシュートは抑制される。

ノードＤＲＶＧの電圧がさらに上昇してドライバ状態判別回路１２０の反転レベルを超えると、ドライバ状態判別回路１２０はノードＮ２にＨｉｇｈレベルの信号を出力してＮＭＯＳトランジスタ１４１をオンさせる。そして、ノードＮ１はＬｏレベルとなりオーバーシュート抑制回路１３０の動作を停止させる。こうして、図２に示すように定常状態ではオーバーシュート抑制回路１３０は動作せず、出力電圧Ｖｏｕｔにオーバーシュートが発生してもノードＤＲＶＧの電圧を上昇させるように動作することがなくなる。

このようにして、定常状態にある時はオーバーシュート抑制回路１３０の動作を止め、非レギュレート状態の時のみオーバーシュート抑制回路１３０を動作させて出力電圧Ｖｏｕｔのオーバーシュートを抑制するように動作させることができる。また、定常状態ではオーバーシュート抑制回路１３０は動作しないため、定常状態での消費電力を削減することができ、出力電圧Ｖｏｕｔの低下や出力雑音の増大を防止することができる。

以上説明したように、第一の実施形態のボルテージレギュレータは、非レギュレート状態の時のみオーバーシュート抑制回路を動作させ、定常状態ではオーバーシュート抑制回路の動作を止めて出力電圧Ｖｏｕｔの低下や出力雑音の増大を防止することができる。また、定常状態での消費電力を削減することができる。

なお、オーバーシュート検出回路１１０とオーバーシュート抑制回路１３０は、図１の構成を用いて説明したが、この構成に限定するものではなく、出力電圧Ｖｏｕｔのオーバーシュートを検出して抑制できる構成であればどのような構成であっても良い。

＜第二の実施形態＞
図３は、第二の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＮＭＯＳトランジスタ１４１のソースとグラウンド端子の間に定電流回路３０１を接続した点である。他は図１と同様である。

第二の実施形態のボルテージレギュレータの動作について説明する。電源電圧ＶＤＤが変動して非レギュレート状態から定常状態になる時、定電流回路３０１を用いることでＮＭＯＳトランジスタ１４１を緩やかにオンさせて、即ちノードＮ１を緩やかにＬｏレベルにして、オーバーシュート抑制回路１３０の動作を緩やかに停止させることができる。こうして、出力電圧Ｖｏｕｔのオーバーシュートを完全に抑制してから、オーバーシュート抑制回路１３０の動作を停止させることができ、オーバーシュートを抑制しきれていないうちにオーバーシュート抑制回路１３０の動作が停止してしまうことを防止できる。他の動作は第一の実施形態と同様である。

以上説明したように、第二の実施形態のボルテージレギュレータは、非レギュレート状態の時のみオーバーシュート抑制回路を動作させ、定常状態ではオーバーシュート抑制回路の動作を止めて出力電圧Ｖｏｕｔの低下や出力雑音の増大を防止することができる。また、定常状態での消費電力を削減することができる。さらに、オーバーシュートを抑制しきれていないうちにオーバーシュート抑制回路の動作を停止させることを防止できる。

＜第三の実施形態＞
図４は、第三の実施形態のボルテージレギュレータの回路図である。図１との違いは、ＰＭＯＳトランジスタ１２１のゲートとノードＤＲＶＧの間にレベルシフト回路４０１を接続した点である。

図５は、レベルシフト回路４０１の回路図の一例を示す回路図である。レベルシフト回路４０１は、ＰＭＯＳトランジスタ５１１と、ｎ個のダイオード接続されたインピーダンス素子であるＰＭＯＳトランジスタ５０１から５０ｎと、定電流回路５１２と、入力端子４１１と、入力端子４１２を構成している。他は図１と同様である。

第三の実施形態のボルテージレギュレータの接続について説明する。ＰＭＯＳトランジスタ５１１は、ゲートは入力端子４１１を介して誤差増幅回路１０３の出力に接続され、ドレインはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ５１１のソースと出力端子４１２の間にダイオード接続されたＰＭＯＳトランジスタ５０１〜５０ｎがｎ個直列接続される。定電流回路５１２は、一方の端子は電源端子１０１に接続され、もう一方の端子は出力端子４１２に接続される。他は図１と同様である。

第三の実施形態のボルテージレギュレータの動作について説明する。ＰＭＯＳトランジスタ５１１、ＰＭＯＳトランジスタ５０１から５０ｎの閾値をＶｔｐとすると、レベルシフト回路４０１の入力端子４１１と出力端子４１２間の電圧は（ｎ＋１）×｜Ｖｔｐ｜と表される。ここで、ｎはＰＭＯＳトランジスタ５０１から５０ｎの個数であり、個数を調節することでレベルシフト回路４０１の入力端子４１１と出力端子４１２間の電圧を調節できる。レベルシフト回路４０１の入力端子４１１と出力端子４１２間電圧とＰＭＯＳトランジスタ１２１の閾値電圧の和はドライバ状態判別回路１２０の反転レベルと同じであり、レベルシフト回路４０１を用いることでドライバ状態判別回路１２０の反転レベルを調節することができる。こうして、オーバーシュート抑制回路１３０の停止させるノードＤＲＶＧの電圧を任意に設定して、出力電圧Ｖｏｕｔのオーバーシュートを抑制してからオーバーシュート抑制回路１３０の動作を停止させる時間を任意に設定できる。

図６は、レベルシフト回路４０１の他の例を示す回路図である。ゲートが入力端子４１１に接続され、ドレインがグラウンド端子１００に接続され、ソースが定電流回路５１２に接続されたＰＭＯＳトランジスタ５１１と、ＰＭＯＳトランジスタ５１１のソースと出力端子４１２の間に、それぞれのソースに定電流回路６１１〜６１ｍを接続したＰＭＯＳトランジスタ６０１〜６０ｍを設けている。ＰＭＯＳトランジスタ５１１、ＰＭＯＳトランジスタ６０１から６０ｍの閾値をＶｔｐとすると、レベルシフト回路４０１の入力端子４１１と出力端子４１２間の電圧は（ｍ＋１）×｜Ｖｔｐ｜と表される。このため、ＰＭＯＳトランジスタ６０１から６０ｍの個数を調節することでレベルシフト回路４０１の入力端子４１１と出力端子４１２間の電圧を調節できる。レベルシフト回路４０１の入力端子４１１と出力端子４１２間電圧とＰＭＯＳトランジスタ１２１の閾値電圧の和はドライバ状態判別回路１２０の反転レベルと同じであり、レベルシフト回路４０１を用いることでドライバ状態判別回路１２０の反転レベルを調節することができる。こうして、オーバーシュート抑制回路１３０を停止させるノードＤＲＶＧの電圧を任意に設定して、出力電圧Ｖｏｕｔのオーバーシュートを抑制してからオーバーシュート抑制回路１３０の動作を停止させる時間を任意に設定できる。

なお、オーバーシュート抑制回路１３０の動作を停止させるトランジスタとして図４のＮＭＯＳトランジスタ１４１を用いたが、この構成に限らずドライバ状態判別回路１２０の信号を受けてオーバーシュート抑制回路１３０の動作を停止できる構成であればどのような構成であっても良い。

また、図５のダイオード接続されたｎ個のＰＭＯＳトランジスタ５０１から５０ｎは抵抗に置き換えても良い。さらに、レベルシフト回路４０１は、図５または図６の構成を用いて説明したが、この構成に限らず、ドライバ状態判別回路１２０の反転レベルを調節することができる構成であればどのような構成であっても良い。

以上説明したように、第三の実施形態のボルテージレギュレータは、非レギュレート状態の時のみオーバーシュート抑制回路を動作させ、定常状態ではオーバーシュート抑制回路の動作を止めて出力電圧Ｖｏｕｔの低下や出力雑音の増大を防止することができる。また、定常状態での消費電力を削減することができる。さらに、出力電圧Ｖｏｕｔのオーバーシュートを抑制してからオーバーシュート抑制回路の動作を停止させる時間を任意に設定することができる。

１００グラウンド端子
１０１電源端子
１０２出力端子
１０３誤差増幅回路
１０７基準電圧回路
１２３、１３１、３０１、５１２定電流回路
１１０オーバーシュート検出回路
１２０ドライバ状態判別回路
１３０オーバーシュート抑制回路
４０１レベルシフト回路

Claims

基準電圧を発生する基準電圧回路と、
出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧した分圧電圧と前記基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
入力端子に前記出力電圧に基づく電圧が入力されるオーバーシュート検出回路と、
入力端子に前記オーバーシュート検出回路の出力が入力され、出力端子が前記誤差増幅回路の出力端子に接続されるオーバーシュート抑制回路と、を備えたボルテージレギュレータであって、
入力端子が前記誤差増幅回路の出力端子に接続され、前記出力トランジスタの状態を判別するドライバ状態判別回路と、
ゲートが前記ドライバ状態判別回路の出力端子に接続され、ドレインが前記オーバーシュート抑制回路の入力端子に接続され、前記ドライバ状態判別回路の出力に応じて前記オーバーシュート抑制回路の動作を停止させる第一のトランジスタと、
を備えることを特徴とするボルテージレギュレータ。
前記第一のトランジスタは、ソースに第一の定電流回路が接続されることを特徴とする請求項１に記載のボルテージレギュレータ。
前記ドライバ状態判別回路は、
ゲートが前記誤差増幅回路の出力端子に接続された第二のトランジスタと、
前記第二のトランジスタのドレインに接続された第二の定電流回路と、
入力が前記第二のトランジスタのドレインに接続され、出力が前記第一のトランジスタのゲートに接続されたインバータと、
を備えることを特徴とする請求項１または２に記載のボルテージレギュレータ。
前記ドライバ状態判別回路は、
前記誤差増幅回路の出力端子と前記第二のトランジスタのゲートの間にレベルシフト回路を備えた
ことを特徴とする請求項３に記載のボルテージレギュレータ。
前記レベルシフト回路は、
ゲートが前記レベルシフト回路の入力端子に接続され、ドレインが接地端子に接続された第三のトランジスタと、
一方の端子が電源端子に接続され、他方の端子が前記レベルシフト回路の出力端子に接続された第三の定電流回路と、
前記第三のトランジスタのソースと前記第三の定電流回路の他方の端子の間に設けられたインピーダンス素子と、
を備えることを特徴とする請求項４に記載のボルテージレギュレータ。
前記インピーダンス素子は、抵抗またはダイオード接続されたトランジスタで構成されることを特徴とする請求項５に記載のボルテージレギュレータ。
前記レベルシフト回路は、
一方の端子が電源端子に接続された第三の定電流回路と、
ゲートが前記レベルシフト回路の入力端子に接続され、ソースが前記第三の定電流回路の他方の端子に接続され、ドレインが接地端子に接続された第三のトランジスタと、
一方の端子が前記電源端子に接続された第四の定電流回路と、
ゲートが前記第三のトランジスタのソースに接続され、ソースが前記第四の定電流回路の他方の端子に接続された第四のトランジスタと、
一方の端子が前記電源端子に接続された第ｍ（ｍは５以上の整数）の定電流回路と、
ゲートが第ｍ−１のトランジスタのソースに接続され、ソースが前記第ｍの定電流回路の他方の端子と前記レベルシフト回路の出力端子に接続された第ｍのトランジスタと、
を備えることを特徴とする請求項４に記載のボルテージレギュレータ。