JP2009124048A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2009124048A JP2009124048A JP2007298525A JP2007298525A JP2009124048A JP 2009124048 A JP2009124048 A JP 2009124048A JP 2007298525 A JP2007298525 A JP 2007298525A JP 2007298525 A JP2007298525 A JP 2007298525A JP 2009124048 A JP2009124048 A JP 2009124048A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- semiconductor device
- region
- conductive wire
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 188
- 239000000758 substrate Substances 0.000 claims description 36
- 150000002500 ions Chemical class 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 23
- 238000007254 oxidation reaction Methods 0.000 claims description 23
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 26
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000005520 cutting process Methods 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4807—Shape of bonding interfaces, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48455—Details of wedge bonds
- H01L2224/48456—Shape
- H01L2224/48458—Shape of the interface with the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78313—Wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7825—Means for applying energy, e.g. heating means
- H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/78313—Wedge
- H01L2224/78314—Shape
- H01L2224/78317—Shape of other portions
- H01L2224/78318—Shape of other portions inside the capillary
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/78—Apparatus for connecting with wire connectors
- H01L2224/7855—Mechanical means, e.g. for severing, pressing, stamping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8512—Aligning
- H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
- H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
- H01L2224/8518—Translational movements
- H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/78—Apparatus for connecting with wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【解決方法】 本発明の半導体装置2では、導電性ワイヤ14を接続固定するパッド12が、パッド12の周辺に位置する半導体装置2の表面に対して、導電性ワイヤ14の長手方向に沿って傾斜して形成されている。その為、パッド12の半導体装置2の表面に投影した長さをパッド12の表面に沿った方向の長さよりも短くすることができる。これにより、パッド領域10の面積を縮小することができ、半導体構造を製造できる有効面積である活性領域8の面積を拡大することができる。
【選択図】 図1
Description
本発明では、半導体装置の表面で占めるパッドの面積を小型化して有効面積を拡大する技術を提供する。
パッドの表面がパッドの周囲に位置する半導体装置の表面に対して傾斜していれば、半導体装置の表面に投影したパッドの長さが短くてすむ。すなわち、導電性ワイヤを接続固定するために必要なパッド表面の距離(パッド表面に沿った距離)がLであり、半導体装置の表面に対してパッドの表面が傾斜している角度がθであれば、半導体装置の表面に投影したパッドの長さは、L×cos θとなり、パッドの表面が傾斜していない場合に必要な長さLよりも短くてすむ。半導体装置の表面に投影したパッドの長さが短くなれば、パッドで覆われていない範囲であって、半導体装置が機能するのに必要な半導体構造を製造できる有効面積を拡大することができる。パッドの表面に傾斜領域を形成すれば、半導体装置の表面に投影したパッドの長さを短くすることができ、パッドで覆われていない範囲であって、半導体装置が機能するのに必要な半導体構造を製造できる有効面積を拡大することができる。
ところで、パッドの周囲に位置する物体と干渉するために、導電性ワイヤを引っ張ることによって切断する処理が実行できない場合がある。干渉の発生を少なくするためには、導電性ワイヤを引っ張る側に向けて、パッド表面が半導体装置の表面から上昇していることが好ましい。すなわち、パッドの周囲に位置する半導体装置の表面からパッドの表面までの距離が、導電性ワイヤを引っ張る側に向けて、拡大していることが好ましい。
例えば図7に示すように、導電性ワイヤ14aをパッド12に接続固定してから、導電性ワイヤの延長部分14bをパッド12から遠ざかる向きに引っ張ることによって、導電性ワイヤを位置14cで切断する処理をしようとしても、導電性ワイヤの延長部分14bを把持して引っ張る治具がパッド12の周囲に位置する構造物76と干渉するために、切断処理ができない場合がある。この場合、図6に例示するように、パッド表面が、導電性ワイヤを引っ張る向きに上昇するように傾斜していれば、導電性ワイヤを把持して引っ張る治具が構造物76と干渉しなくなる。従来技術ではボンディングできなかったパッドでも、パッド表面を導電性ワイヤを引っ張る向きに上昇する側に傾斜させることによって、ワイヤをボンディングすることが可能となる。
例えば、図8に例示するように、パッド表面が導電性ワイヤを引っ張る向きに上昇していれば、パッド表面とその周囲に位置している半導体基板の表面との間に高さの差80を確保することができる。そこで、パッドから引き摺り痕形成領域を除去しても、パッドの周囲に位置している半導体基板の表面に引き摺り痕が形成されない。引き摺り痕形成領域が除去されており、導電性ワイヤを接続固定するのに必要な長さだけを備えているパッドで足りるようになる。パッドをより小型化することができる。
酸化膜の厚みが薄い部分に、酸化レートを小さく増速するイオンが注入されており、酸化膜の厚みが厚い部分に、酸化レートを大きく増速するイオンが注入されていると、酸化膜の厚みを傾斜させることができる。
半導体基板の表面に酸化レートを小さく増速するイオンを注入しておいて酸化すると、薄い酸化膜が形成される。半導体基板の表面に酸化レートを大きく増速するイオンを注入しておいて酸化すると、厚い酸化膜が形成される。両領域の中間には、厚みが変化(傾斜)している酸化膜が形成される。酸化の際に体積が膨張することから、酸化膜の表面は、周囲の半導体基板の表面よりも盛り上がる。厚さが傾斜している酸化膜の表面にパッドを形成することによって、パッドの周囲に位置する半導体装置の表面に対して傾斜している表面を持つパッドを容易に形成することができる。
導電性ワイヤの一端を接続固定している第1接続点が第1平面にあり、導電性ワイヤの他端を接続固定している第2接続点が第2平面にあるとする。第1平面は第2平面よりも低いレベルにあり、第1平面と第2平面はお互いに平行であり、かつパッド以外の半導体装置の表面に平行であるとする。
この場合、第1接続点に第2接続点に向けて上昇している傾斜表面を持つ第1パッドが形成されており、第2接続点に第1接続点に向けて下降している傾斜表面を持つ第2パッドが形成されていると、第1接続点には第2接続点の間の高低差が実質的に減少する。
例えば、図12に例示するように、第1パッド102と第2パッド104を導電性ワイヤ122で接続する場合、第1パッド102と第2パッド104の表面が傾斜していなければ、第1パッド102と第2パッド104の表面同士の間に120で図示する高低差が存在する。それに対して、図11に例示するように、第1パッド102の表面が第2パッド104に向けて上昇しており、第2パッド104の表面が第1パッド102に向けて下降していると、第1パッド102と第2パッド104の表面同士の間に存在する高低差は、116で図示する高低差となり、高低差120に対して減少する。第1パッド102と第2パッド104の表面同士の間に存在する高低差が小さくなると、ワイヤボンディングの安定性を向上させることができる。
(特徴1)半導体装置の裏面と、パッドの周囲に位置する半導体装置の表面は、平行である。
(特徴2)パッドの周囲に位置する半導体装置の表面が傾斜しており、パッドの表面は水平である姿勢で、ワイヤボンディング装置に半導体装置を固定してワイヤボンディング処理を実施する。
(特徴3)パッドの周囲に位置する半導体装置の表面が水平であり、パッドの表面は傾斜している姿勢で、ワイヤボンディング装置に半導体装置を固定する。ワイヤボンディング装置の治具であって、導電性ワイヤを把持して移動する治具がパッド表面と垂直となるように傾斜してワイヤボンディング処理を実施する。治具は傾斜しているパッド表面に平行に移動してワイヤを切断する。
図1に、本発明を具現化した半導体装置2の断面図を示す。半導体装置2の表面には、エミッタ電極パッド16と、導電性ワイヤ14を接続固定するためのパッド12が形成されている。パッド12は、後述するトレンチゲート電極58に接続されており、外部回路(図示されていない)から導電性ワイヤ14に印加された電圧をトレンチゲート電極58に伝達する。
半導体装置2の表面のうち、電極との導通を確保する範囲以外は、均一な厚みの薄いフィールド酸化膜26で覆われている。フィールド酸化膜26のうち、上方にパッド12が形成される範囲には、酸化膜24が形成されている。酸化膜24の表面は、パッド12の周囲に存在している半導体装置2の表面に対して傾斜している。酸化膜24の表面は、均一な厚みの薄い層間絶縁膜20で覆われている。層間絶縁膜20の表面にパッド12が形成されている。パッド12の膜厚は一定である。酸化膜24の表面が傾斜しているので、パッドの12の表面は、パッド12の周囲に存在している半導体装置2の表面に対して傾斜している。パッド12の端部からエミッタ電極パッド16の端部に亘る範囲の半導体装置2の表面には、保護膜(パッシベーション膜)18が形成されている。
図示番号22は導電性ワイヤを示し、半導体装置2の活性領域8の表面に露出しているエミッタ電極パッド16にボンディングされている。導電性ワイヤ22は、外部回路(図示されていない)とエミッタ電極パッド16を電気的に接続している。
半導体基板6は、半導体装置2が機能するのに必要な半導体構造を製造できる活性領域8と、パッド12が形成されているパッド領域10に区分される。パッド領域10内の半導体基板6には、半導体装置2が機能するのに必要な半導体構造を製造することが難しい。パッド領域10が小さいほど、活性領域8を広く確保することができる。
エミッタ領域54の表面から、エミッタ領域54とボディ領域48を貫通し、ドリフト領域46に達するトレンチ56が形成されている。トレンチ56の底面と壁面はゲート絶縁膜60で被覆されており、トレンチ56の内側にトレンチゲート電極58が充填されている。トレンチゲート電極58の上面は、層間絶縁膜52で被覆されている。活性領域8内の半導体装置2の表面には、エミッタ電極パッド16が形成されている。エミッタ電極パッド16は、エミッタ領域54とボディ領域48に導通しており、層間絶縁膜52によってトレンチゲート電極58から絶縁されている。
半導体装置2のパッド領域10の表面側に、p型不純物を高濃度に含むP型拡散領域50が形成されている。P型拡散領域50はp型不純物を含むボディ領域48の終端部と接続し、電気的に導通している。
半導体装置2の裏面側には、p型不純物を高濃度に含むコレクタ領域44が形成されている。半導体装置2の裏面にはコレクタ電極42が形成されている。コレクタ電極42は、コレクタ領域44と導通している。
このワイヤボンディング方法では、まず図14に示すように、ウェッジ・ツール134の底面134aを外部回路146のパッド148に押し付け、ワイヤに超音波振動を加えてパッド148とワイヤ140をボンディングする。パッド148表面にボンディング痕150が形成される。
次に図15に示すように、ワイヤ140とクランプ138とウェッジ・ツール134の全体を次のボンディング先である半導体装置2のパッド12上に移動する。この際に、ワイヤ140はウェッジ・ツール134の底面134aから引き出される。次に図16に示すように、ウェッジ・ツール134の底面134aを半導体素子2のパッド12に押し付け、ワイヤに超音波振動を加えてパッド12とワイヤ140をボンディングする。パッド12表面にボンディング痕152が形成される。
図18に示すように、パッド12がボンディング痕152と同程度の面積である場合、引き摺り痕162がパッド12を超えて形成され、半導体装置2の表面の保護膜が損傷する。保護膜に損傷した場合、損傷から半導体装置2の内部に不純物などが進入し、半導体装置2の特性低下及び破損の原因となる。その為、パッド12上でワイヤ140を切断する場合には、引き摺り痕162の形成範囲を含む程度にまでパッド12を拡大して形成する必要がある。
図4は、本実施例の半導体装置2のパッド12の近傍を半導体装置2の表面に垂直な方向から観測した図面である。パッド12も引き摺り痕形成領域28を含む程度に広く形成されており、パッド12の半導体装置2の表面に対する投影長さがL2である。半導体装置2によると、矢印66aに示すように、パッド領域10の面積を縮小することができる。これによって、活性領域8の面積を拡大することができ、半導体装置2の電気的特性を向上することができる。
本発明の第2実施例の半導体装置2の断面図を図6に示す。第2実施例の半導体装置2は、その表面に導電性ワイヤの延長部分14bを引っ張る向き64に上昇するパッド12が形成されている。パッド12の導電性ワイヤの延長部分14bを引っ張る側には、構造物76が形成されている。
図7に、図6と同一の構造物76が形成されており、パッド12がパッド12以外の半導体装置2の表面に対して傾斜していない従来技術の半導体装置602を示す。半導体装置602では、導電性ワイヤ14aをパッド12に接続固定してから、導電性ワイヤの延長部分14bをパッド12から引っ張る向き64に引っ張ることによって、導電性ワイヤの延長部分14bを位置14cで切断する処理をしようとしても、導電性ワイヤの延長部分14bを把持して引っ張る治具がパッド12の周囲に位置する構造物76と干渉するために、切断処理ができない。導電性ワイヤ14をパッド12に接続固定することができない。
本実施例の半導体装置2では、図6に示すように、パッド12の表面が、導電性ワイヤの延長部分14bを引っ張る向き64に上昇するように傾斜しているため、導電性ワイヤの延長部分14bを把持して引っ張る治具が構造物76と干渉しない。その為、導電性ワイヤの延長部分14bをパッド12から引っ張る向き64に引っ張ることによって、導電性ワイヤの延長部分14bを切断することができ、パッド12に導電性ワイヤ14をボンディングすることができる。従来技術ではボンディングできなかったパッドでも、パッド表面を導電性ワイヤの延長部分14bを引っ張る向き64に上昇するように傾斜させることによって、導電性ワイヤ14を接続固定することができる。
本発明の第3実施例の半導体装置202の断面図を図8に示す。第3実施例の半導体装置202では、半導体装置202の表面に、導電性ワイヤの延長部分14bを引っ張る向き64に上昇するパッド212が形成されている。
図8に示すように、パッド212の表面が導電性ワイヤを引っ張る向き64に上昇していると、パッド212の表面とその周囲に位置している半導体基板の表面202との間に高さの差80を確保することができる。その為、導電性ワイヤの延長部分214bをパッド212から引っ張る際に、導電性ワイヤの延長部分214bにより引き摺り痕が形成されてしまう範囲78に、半導体装置202の表面が存在しないようにすることができる。これによって、導電性ワイヤの延長部分214bによって半導体装置202の表面に引き摺り痕が形成されることがなく、パッド212から引き摺り痕形成領域を除去することができる。図5は、パッド212の表面が導電性ワイヤを引っ張る向きに上昇していることによって引き摺り痕形成領域を除去したパッド212の周囲を、半導体装置の表面に垂直な方向から観測した図面を示している。引き摺り痕形成領域を除去することによって、パッド212の半導体装置の表面に対する投影長さがL3に縮小している。半導体装置202によると、矢印66bに示すように、パッド領域210の面積を縮小することができる。これによって、活性領域208の面積を拡大することができ、半導体装置202の電気的特性を向上することができる。
図9の(1)に本発明の第4実施例の半導体装置402を示す。半導体装置402では、パッド12と半導体基板6の間の酸化膜24が形成されている。図9の(2)に示すように、酸化膜24の厚みが薄い部分84に対応する半導体基板406の表面領域88には、酸化レートを小さく増速するイオンを注入しておく。酸化膜24の厚みが厚い部分86に対応する半導体基板406の表面領域90には、酸化レートを大きく増速するイオンを注入しておく。その後に酸化処理を実行する。
図9の(3)に示すように、半導体基板406の表面に酸化レートを小さく増速するイオンが注入された領域88では、酸化されることにより半導体基板406内に酸化膜が形成され、領域88近傍の半導体基板406の表面が薄く隆起する。また、酸化レートを大きく増速するイオンが注入された領域90では、酸化されることにより半導体基板406内に酸化膜が形成され、領域90近傍の半導体基板406の表面が厚く隆起する。両領域の中間には、厚みが変化(傾斜)している酸化膜24が形成される。厚さが傾斜している酸化膜24の表面にパッド12を形成することによって、図9の(1)に示すように、パッド12の周囲に位置する半導体装置402の表面に対して傾斜している表面を持つパッド12を容易に形成することができる。
注入するイオン種類を変える代わりに、イオンの注入濃度を変えてもよい。図10の(1)に本発明の第5実施例の半導体装置502を示す。半導体装置502では、パッド12と半導体基板6の間に酸化膜24が形成されている。図10の(2)に示すように、酸化膜24の厚みが薄い部分84に対応する半導体基板506の表面領域92には、酸化レートを増速するイオンが低濃度に注入されており、酸化膜24の厚みが厚い部分86に対応する半導体基板506の表面領域96には、酸化レートを増速するイオンが高濃度に注入されている。表面領域92と表面領域96の間には、酸化レートを増速するイオンが中濃度に注入されている表面領域94が形成されている。図10の(3)に、縦軸をイオン濃度として、各領域92、94、96に注入したイオン濃度を示す。本実施例では、その後に酸化処理を実行する。
図10の(4)に示すように、半導体基板506の表面に酸化レートを増速するイオンが低濃度に注入された領域92では、酸化されることにより半導体基板506内に酸化膜が形成され、領域92近傍の半導体基板506の表面が薄く隆起する。また、酸化レートを増速するイオンが中濃度に注入された領域94では、酸化されることにより半導体基板506内に酸化膜が形成され、領域94近傍の半導体基板506の表面が中程度に厚い隆起する。また、酸化レートを増速するイオンが高濃度に注入された領域96では、酸化されることにより半導体基板506内に酸化膜が形成され、領域96近傍の半導体基板506の表面が厚く隆起する。両領域の中間には、厚みが変化(傾斜)している酸化膜24が形成される。厚さが傾斜している酸化膜の表面にパッドを形成することによって、図10の(1)に示すように、パッド12の周囲に位置する半導体装置502の表面に対して傾斜している表面を持つパッド12を容易に形成することができる。
図11に、本発明を具現化した装置100を示す。本実施例の装置100は、表面が傾斜した第1パッド102と第2パッド104をワイヤ122で接続した装置である。
本実施例の装置は、高さの異なる二つの平面である第1平面106と第2平面108を備えている。第1平面106は第2平面108よりも低いレベルにあり、第1平面106と第2平面108はお互いに平行であり、かつパッド以外の半導体装置の表面に平行である。第1平面106には第1接続点110が存在し、第1平面106の第1接続点110には第1パッド102が形成されている。第1パッド102にはワイヤ122の一端が接続固定されている。第2平面108には第2接続点112が存在し、第2平面108の第2接続点112には第2パッド104が形成されている。第2パッド104にはワイヤ122の他端が接続固定されている。
本実施例の装置100では、第2平面108よりも低いレベルにある第1平面106の第1パッド102は第2接続点112に向けて上昇するように傾斜している。第1平面108よりも高いレベルにある第2平面の第2パッド104は第1接続点110に向けて下降するように傾斜している。また、第1平面110と第2平面112はお互いに平行に形成されている。第1パッド102と第2パッド104が傾斜して形成されない場合、図12に示す装置200のように、第1パッド102と第2パッド104の表面同士の高低差120は、第1平面106と第2平面108の表面同士の高低差と等しい。高低差120が大きい場合、第1パッド102と第2パッド104に安定してワイヤ122を接続固定することができない。図11に示すように、第1パッド102と第2パッド104を傾斜して形成することで、第1パッド102と第2パッド104の表面同士の高低差116を、第1平面106と第2平面108の表面同士の高低差114に比べて小さくすることができる。高低差116を小さくすることで、第1パッド102と第2パッド104に安定してワイヤ122を接続固定することができる。
例えば、本実施例の半導体装置2では、パッド12の全てが傾斜している実施例を記載したが、パッド12の少なくとも1部が傾斜しれば、パッド領域の面積を縮小することができる。例えば、パッド12にボンディング領域30と引き摺り痕形成領域28が含まれる場合に、どちらか一方が傾斜していても構わない。傾斜して形成されたパッド12の領域に応じて、パッド領域10の面積を縮小することができる。また、引き摺り痕形成領域28が傾斜して形成される場合、その形状は必ずしも平面である必要はない。ワイヤの延長部分14bを把持して引っ張る治具が移動する際に干渉しない範囲で曲面に形成されていてもよい。
また、パッド12を傾斜させて形成する方法も本実施例に限られない。通常の半導体装置2を製造する方法で用いられるスパッタ等の手法を用いて傾斜が形成されても構わない。また、パッド12の下に形成される表面が傾斜して形成される層も、酸化膜24に限られるものではない。例えば、ポリシリコン等を厚く積んで形成されても構わない。
6・・・・・半導体基板
8・・・・・活性領域
10・・・・パッド領域
12・・・・パッド
14・・・・ワイヤ
14a・・・ワイヤ
14b・・・ワイヤの延長部分
14c・・・ワイヤの切断位置
16・・・・エミッタ電極パッド
18・・・・保護膜(パッシベーション膜)
20・・・・層間絶縁膜
22・・・・ワイヤ
24・・・・酸化膜
26・・・・フィールド酸化膜
28・・・・引き摺り痕形成領域
29・・・・引き摺り痕
30・・・・ボンディング領域
42・・・・コレクタ電極
44・・・・コレクタ領域
46・・・・ドリフト領域
48・・・・ボディ領域
50・・・・P型拡散領域
52・・・・層間絶縁膜
54・・・・エミッタ領域
56・・・・トレンチ
58・・・・トレンチゲート電極
60・・・・ゲート絶縁膜
64・・・・矢印
66a・・・矢印
66b・・・矢印
76・・・・構造物
78・・・・引き摺り痕形成範囲
80・・・・高さの差
84・・・・厚みが薄い部分
86・・・・厚みが厚い部分
88・・・・イオン注入領域
90・・・・イオン注入領域
92・・・・イオン注入領域
94・・・・イオン注入領域
100・・・装置
102・・・第1パッド
104・・・第2パッド
106・・・第1平面
108・・・第2平面
110・・・第1接続点
112・・・第2接続点
114・・・高低差
116・・・高低差
120・・・高低差
122・・・ワイヤ
134・・・ウェッジ・ツール
134a・・・ウェッジ・ツールの底面
136・・・支え
138・・・クランプ
140・・・ワイヤ
146・・・外部回路
148・・・パッド
150・・・ボンディング痕
152・・・ボンディング痕
154・・・矢印
156・・・矢印
162・・・引き摺り痕
200・・・装置
202・・・半導体装置
208・・・活性領域
210・・・パッド領域
212・・・パッド
214b・・・ワイヤの延長部分
302・・・半導体装置
312・・・パッド
402・・・半導体装置
406・・・半導体基板
502・・・半導体装置
506・・・半導体基板
602・・・半導体装置
Claims (7)
- 導電性ワイヤを接続固定するためのパッドが表面に形成されている半導体装置であり、
前記パッドの表面に、前記パッドの周囲に位置する半導体装置の表面に対して、前記パッドに接続固定する前記導電性ワイヤの長手方向に沿って傾斜している領域が形成されていることを特徴とする半導体装置。 - 前記パッドに接続固定した前記導電性ワイヤを切断するために前記導電性ワイヤの延長部分を前記パッドから引っ張る側に向けて、前記パッドの周囲に位置する半導体装置の表面から前記パッドの表面までの距離が拡大していることを特徴とする請求項1の半導体装置。
- 前記パッドが、引き摺り痕形成領域を備えていないことを特徴とする請求項2の半導体装置。
- 前記パッドと半導体基板の間に酸化膜が形成されており、
酸化膜の厚みが薄い部分に、酸化レートを小さく増速するイオンが注入されており、
酸化膜の厚みが厚い部分に、酸化レートを大きく増速するイオンが注入されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 前記パッドと半導体基板の間に酸化膜が形成されており、
酸化膜の厚みが薄い部分に、酸化レートを増速するイオンが低濃度に注入されており、
酸化膜の厚みが厚い部分に、酸化レートを増速するイオンが高濃度に注入されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 導電性ワイヤで接続されている装置であり、
導電性ワイヤの一端を接続固定している第1接続点が第1平面にあり、他端を接続固定している第2接続点が第2平面にあり、
第1平面は第2平面よりも低いレベルにあるとともに相互に平行であり、
第1接続点には第2接続点に向けて上昇している傾斜表面を持つ第1パッドが形成されており、
第2接続点には第1接続点に向けて下降している傾斜表面を持つ第2パッドが形成されていることを特徴する装置。 - 前記第1パッドの傾斜表面と前記第2パッドの傾斜表面が、第1接続点と第2接続点を含む面に平行なことを特徴とする請求項6に記載の装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298525A JP4973463B2 (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
CN2008801164853A CN101868851B (zh) | 2007-11-16 | 2008-10-17 | 半导体装置 |
PCT/JP2008/068889 WO2009063721A1 (ja) | 2007-11-16 | 2008-10-17 | 半導体装置 |
EP08850657.1A EP2221862A4 (en) | 2007-11-16 | 2008-10-17 | SEMICONDUCTOR COMPONENT |
US12/742,936 US20100258943A1 (en) | 2007-11-16 | 2008-10-17 | Semiconductor device |
US13/645,681 US8674511B2 (en) | 2007-11-16 | 2012-10-05 | Method of forming a semiconductor device with a contact pad on a sloped silicon dioxide surface |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007298525A JP4973463B2 (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009124048A true JP2009124048A (ja) | 2009-06-04 |
JP4973463B2 JP4973463B2 (ja) | 2012-07-11 |
Family
ID=40638574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007298525A Expired - Fee Related JP4973463B2 (ja) | 2007-11-16 | 2007-11-16 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US20100258943A1 (ja) |
EP (1) | EP2221862A4 (ja) |
JP (1) | JP4973463B2 (ja) |
CN (1) | CN101868851B (ja) |
WO (1) | WO2009063721A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4596011B2 (ja) * | 2008-01-09 | 2010-12-08 | トヨタ自動車株式会社 | 半導体装置 |
US8476732B2 (en) * | 2008-12-10 | 2013-07-02 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
US9679890B2 (en) * | 2013-08-09 | 2017-06-13 | Fairchild Semiconductor Corporation | Junction-less insulated gate current limiter device |
JP2018182195A (ja) * | 2017-04-19 | 2018-11-15 | トヨタ自動車株式会社 | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS617648A (ja) * | 1984-06-22 | 1986-01-14 | Nec Corp | 集積回路用容器 |
JP2006196597A (ja) * | 2005-01-12 | 2006-07-27 | Denso Corp | 電子装置およびその製造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3065075D1 (en) | 1979-11-07 | 1983-11-03 | Tate & Lyle Plc | Preparation of products for human or animal consumption using a sucrose substitute |
JPS56105660A (en) * | 1980-01-28 | 1981-08-22 | Nec Corp | Semiconductor device |
JPS6362337A (ja) * | 1986-09-03 | 1988-03-18 | Nec Corp | 半導体装置 |
JPH01189143A (ja) * | 1988-01-25 | 1989-07-28 | Seiko Epson Corp | 半導体装置 |
US5187558A (en) * | 1989-05-08 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Stress reduction structure for a resin sealed semiconductor device |
JPH07131075A (ja) | 1993-10-28 | 1995-05-19 | Kyocera Corp | 画像装置 |
KR970003838B1 (en) * | 1993-12-16 | 1997-03-22 | Lg Semicon Co Ltd | Fabrication method of ldd mosfet |
EP0660402B1 (en) * | 1993-12-24 | 1998-11-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power semiconductor device |
JP3611901B2 (ja) * | 1994-12-09 | 2005-01-19 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
US5766982A (en) * | 1996-03-07 | 1998-06-16 | Micron Technology, Inc. | Method and apparatus for underfill of bumped or raised die |
JP2000236040A (ja) * | 1999-02-15 | 2000-08-29 | Hitachi Ltd | 半導体装置 |
JP2001298096A (ja) * | 2000-04-17 | 2001-10-26 | Nec Corp | 半導体装置の製造方法 |
US6833611B2 (en) * | 2000-07-12 | 2004-12-21 | Advanced Semiconductor Engineering, Inc. | Semiconductor device |
JP4152598B2 (ja) * | 2001-03-16 | 2008-09-17 | スパンション エルエルシー | 半導体装置の製造方法 |
JP2002313905A (ja) * | 2001-04-12 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2004228479A (ja) | 2003-01-27 | 2004-08-12 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
KR100541677B1 (ko) * | 2003-05-24 | 2006-01-10 | 주식회사 하이닉스반도체 | 반도체 패키지장치 및 그 제조 방법 |
JP4185892B2 (ja) * | 2004-06-08 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
KR100556351B1 (ko) | 2004-07-27 | 2006-03-03 | 동부아남반도체 주식회사 | 반도체 소자의 금속 패드 및 금속 패드 본딩 방법 |
US20070082475A1 (en) * | 2005-10-12 | 2007-04-12 | Dongbu Electronics Co., Ltd. | Method for forming bonding pad and semiconductor device having the bonding pad formed thereby |
JP2007227649A (ja) * | 2006-02-23 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
2007
- 2007-11-16 JP JP2007298525A patent/JP4973463B2/ja not_active Expired - Fee Related
-
2008
- 2008-10-17 EP EP08850657.1A patent/EP2221862A4/en not_active Withdrawn
- 2008-10-17 US US12/742,936 patent/US20100258943A1/en not_active Abandoned
- 2008-10-17 CN CN2008801164853A patent/CN101868851B/zh not_active Expired - Fee Related
- 2008-10-17 WO PCT/JP2008/068889 patent/WO2009063721A1/ja active Application Filing
-
2012
- 2012-10-05 US US13/645,681 patent/US8674511B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS617648A (ja) * | 1984-06-22 | 1986-01-14 | Nec Corp | 集積回路用容器 |
JP2006196597A (ja) * | 2005-01-12 | 2006-07-27 | Denso Corp | 電子装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100258943A1 (en) | 2010-10-14 |
EP2221862A1 (en) | 2010-08-25 |
CN101868851A (zh) | 2010-10-20 |
EP2221862A4 (en) | 2013-11-27 |
CN101868851B (zh) | 2012-06-20 |
US8674511B2 (en) | 2014-03-18 |
JP4973463B2 (ja) | 2012-07-11 |
WO2009063721A1 (ja) | 2009-05-22 |
US20130034955A1 (en) | 2013-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10026833B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
WO2013128833A1 (ja) | 半導体装置 | |
JP4618629B2 (ja) | 誘電体分離型半導体装置 | |
JP2011210916A (ja) | 半導体装置の製造方法 | |
US20180083094A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2017135245A (ja) | 半導体装置 | |
JP2014165364A (ja) | 半導体装置 | |
JP7369601B2 (ja) | 半導体装置およびその製造方法 | |
US9780187B2 (en) | Semiconductor device including an IGBT as a power transistor and a method of manufacturing the same | |
JP4973463B2 (ja) | 半導体装置 | |
JP2018093135A (ja) | 半導体装置及びその製造方法 | |
JP2007317779A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
JP4857520B2 (ja) | バイポーラ半導体装置及びその製造方法 | |
JP3875245B2 (ja) | 半導体装置 | |
JP5446297B2 (ja) | 半導体装置の製造方法 | |
JP2010161240A (ja) | 半導体装置 | |
JP2008028110A (ja) | 半導体装置 | |
JP6177300B2 (ja) | 半導体装置 | |
JP4501977B2 (ja) | 半導体装置とワイヤボンディング方法 | |
JP6362925B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2013149836A (ja) | 半導体装置とその製造方法 | |
CN103839824A (zh) | 制造半导体器件的方法 | |
JP2004193281A (ja) | 半導体装置とその製造方法 | |
CN114026700B (zh) | 具有回流金属间电介质层的功率半导体器件 | |
JP7069646B2 (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120313 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120326 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4973463 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150420 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |