JP2009065201A5 - - Google Patents

Claims (4)

1. アイランドと前記アイランドに近接して設けられた複数のリードとを少なくとも有する素子搭載部が複数行列配置され、前記行列配置された中の第１のアイランドと当該第１のアイランドと隣接して配置された第２のアイランドとが、前記アイランドよりも幅の狭い連結バーにより互いに連結されたリードフレームを用意し、
   前記素子搭載部のアイランドに半導体チップを搭載すると共に、前記素子搭載部のリードと前記半導体チップを電気的に接続し、
   上下金型から成るキャビティに前記リードフレームを配置し、前記キャビティ内に樹脂を充填し、
   前記素子搭載部毎に前記樹脂をダイシングし、実質６面体のパッケージとする半導体装置の製造方法であり、
   前記連結バーは、前記ダイシングの際に前記アイランドから連続して成る突起部として残存する事を特徴とする半導体装置の製造方法。
2. 前記６面体の側面は、前記ダイシングにより成る切断面でなり、前記連結バーの切断面が前記側面から露出している事を特徴とした請求項１に記載の半導体装置の製造方法。
3. 前記アイランドには、複数の半導体チップが設けられる請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記リードフレームは、帯状あるいは矩形状の金属薄膜である請求項１〜請求項３のいずれかに記載の半導体装置の製造方法。