KR101297781B1 - 반도체 패키지 - Google Patents

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KR101297781B1
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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 제1 반도체 칩, 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제1 내부 리드, 및 상기 제1 내부 리드로부터 연장되어 외부 장치와 전기적으로 연결되는 복수의 제1 외부 리드를 포함하는 제1 패키지; 및 제2 반도체 칩 및 상기 제2 반도체 칩과 전기적으로 연결되는 복수의 제2 내부 리드를 포함하는 제2 패키지;를 포함하며, 상기 제1 반도체 칩의 비활성면 및 상기 제2 반도체 칩의 비활성면이 서로 마주보고, 상기 제1 내부 리드 및 상기 제2 내부 리드가 서로 접촉하여 전기적으로 연결될 수 있다.

Description

반도체 패키지{A semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 상부 패키지 및 하부 패키지가 서로 전기적으로 연결되는 반도체 패키지에 관한 것이다.
최근 IT 기기의 고용량 요구에 따라 낸드 플래쉬 제품과 같은 고용량 반도체 패키지의 요구가 증가되고 있다. 그러나, 복수의 반도체 칩을 기판의 양면에 적층하는 과정에서 공정의 복잡화, 수율의 저하 등의 문제점이 있다. 즉, 복수의 반도체 칩 중에 어느 하나만 불량이어도, 반도체 패키지 전체가 폐기되며, 리워크(rework) 공정이 어려워 공정 비용의 증가로 이어진다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 반도체 패키지의 전기적 테스트 불량시 리워크 공정을 용이하게 하여 공정 비용을 절감할 수 있는 반도체 패키지를 제공하는 데에 있다.
본 발명의 일부 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 제1 반도체 칩, 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제1 내부 리드, 및 상기 제1 내부 리드로부터 연장되어 외부 장치와 전기적으로 연결되는 복수의 제1 외부 리드를 포함하는 제1 패키지; 및 제2 반도체 칩 및 상기 제2 반도체 칩과 전기적으로 연결되는 복수의 제2 내부 리드를 포함하는 제2 패키지;를 포함하며, 상기 제1 반도체 칩의 비활성면 및 상기 제2 반도체 칩의 비활성면이 서로 마주보고, 상기 제1 내부 리드 및 상기 제2 내부 리드가 서로 접촉하여 전기적으로 연결된다.
본 발명의 일부 실시예들에서, 상기 복수의 제1 내부 리드는, 상기 제1 반도체 칩을 둘러싸도록 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 반도체 칩 및 상기 제1 내부 리드를 덮고, 상기 제1 반도체 칩의 비활성면 및 상기 제1 외부 리드가 노출되도록 형성된 제1 몰딩부재;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 제2 내부 리드는, 상기 제2 반도체 칩을 둘러싸도록 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 내부 리드의 일측면 및 상기 제2 반도체 칩의 비활성면이 노출되도록, 상기 제2 내부 리드의 상부면 및 상기 제2 반도체 칩을 덮도록 형성된 제2 몰딩부재;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 내부 리드의 하부면 및 상기 제1 반도체 칩의 비활성면은, 동일 레벨을 이룰 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 내부 리드의 하부면 및 상기 제2 반도체 칩의 비활성면은, 동일 레벨을 이룰 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 반도체 칩은 복수개일 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 반도체 칩은 복수개일 수 있다.
본 발명의 일부 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는 제1 반도체 칩, 상기 제1 반도체 칩이 전기적으로 연결되는 제1 내부 리드, 상기 제1 반도체 칩 및 상기 제1 내부 리드를 덮는 제1 밀봉부재 및, 상기 제1 내부 리드로부터 연장되어 상기 제1 밀봉부재 외부로 노출되어 외부 장치와 전기적으로 연결되는 제1 외부 리드를 포함하는 하부 패키지부; 및 제2 반도체 칩, 상기 제2 반도체 칩이 전기적으로 연결되는 제2 내부 리드를 포함하며, 상기 제2 반도체 칩 및 상기 제2 내부 리드는 제2 몰딩부재에 의해 덮혀 있는 상부 패키지부;를 포함하며, 상기 하부 패키지부의 상기 제1 내부 리드의 일면 및 상기 상부 패키지의 제2 내부 리드의 일면이 서로 전기적으로 연결되고, 상기 제1 반도체 칩의 비활성면 및 상기 제2 반도체 칩의 비활성면이 서로 마주볼 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지에 따르면, 제1 패키지 및 제2 패키지를 각각 형성하여 서로 전기적으로 연결하므로, 반도체 패키지를 형성하기 전에 제1 패키지 및 제2 패키지에 대한 전기적 테스트를 할 수 있다. 또한, 반도체 패키지의 기능에 대한 풀 테스트 불량시 제1 패키지 및 제2 패키지를 분리하여 리워크 공정을 수행할 수 있다. 이에 의해 조립 불량을 개선할 수 있고, 공정 비용을 절감할 수 있다.
도 1은 본 발명의 일부 실시예에 따른 반도체 패키지를 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 일부 실시예에 따른 제1 및 제2 패키지를 형성하는 리드 프레임을 개략적으로 도시하는 평면도이다.
도 3 내지 도 7은 본 발명의 일부 실시예에 따른 반도체 패키지에서 도 1에 도시된 제1 패키지를 형성하는 방법을 도시하는 단면도들이다.
도 8은 도 7의 제1 패키지를 개략적으로 도시하는 평면도이다.
도 9는 본 발명의 일부 실시예에 따른 반도체 패키지에서 제1 패키지를 형성하는 방법을 도시하는 단면도들이다.
도 10은 도 9의 제1 패키지를 개략적으로 도시하는 평면도이다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지에서 제1 패키지를 형성하는 방법을 도시하는 단면도들이다.
도 12 및 도 13은 도 1에 도시된 제2 패키지를 제조하는 방법을 개략적으로 도시하는 단면도들이다.
도 14는 도 13의 제2 패키지를 개략적으로 도시하는 평면도이다.
도 15는 제1 패키지 및 제2 패키지가 전기적으로 연결되어 형성된 반도체 패키지를 개략적으로 도시하는 단면도이다.
이하, 본 발명의 실시예들에 따른 반도체 패키지를 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일부 실시예에 따른 반도체 패키지(1)를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 제1 패키지(10) 및 제2 패키지(20)를 포함하며, 제1 패키지(10) 및 제2 패키지(20)는 도전성 접착부재(30)를 이용하여 전기적으로 연결될 수 있다. 즉, 제1 패키지(10)의 제1 내부 리드(142)와 제2 패키지(20)의 제2 내부 리드(242)는 도전성 접착부재(30)를 이용하여 서로 전기적으로 연결될 수 있다.
제1 패키지(10) 및 제2 패키지(20)는 도전성 접착부재(30)에 의해서 소정의 간격만큼 이격될 수 있다. 즉, 도전성 접착부재(30)가 형성되지 않은 제1 패키지(10)의 제1 반도체 칩(120)의 비활성면과 및 제2 패키지(20)의 제2 반도체 칩(220)의 비활성면은 소정의 간격만큼 이격될 수 있다. 또는, 제1 반도체 칩(120)의 비활성면과 제2 반도체 칩(220)의 비활성면 사이에 충진물질(35)을 포함할 수 있다.
제1 패키지(10)는 서로 반대면인 상부면(10b) 및 하부면(10a)을 가지며, 상부면(10b)은 제1 몰딩부재(150)에 의해 정의된다. 또한, 제1 패키지(10)의 하부면(10a)으로부터 적층된 복수의 제1 반도체 칩(120), 제1 반도체 칩(120)과 전기적으로 연결되는 제1 내부 리드(142) 및 제1 내부 리드(142)로부터 연장되어 외부 장치와 전기적으로 연결되는 제1 외부 리드(144)를 포함할 수 있다.
최하층의 제1 반도체 칩(120)은 비활성면이 제1 패키지(10)의 외부로 노출되면서, 제1 패키지(10)의 하부면(10a)으로부터 실장될 수 있다. 즉, 제1 반도체 칩(120)은 다이 패드나 기판과 같은 지지대에 고정되어 적층되는 것이 아니라, 제1 반도체 칩(120)의 주위를 에워싸는 제1 몰딩부재(150)에 의해서 최하층부에 있는 제1 반도체 칩(120)의 비활성면이 노출되면서 제1 패키지(10) 내에 실장될 수 있다. 또한, 본 발명의 실시예에 따른 제1 패키지(10)의 형성방법은 후술하겠지만, 제1 반도체 칩(120)은 지지 기판(350, 도 5 참조) 상에 배치된 테이프(300, 도 5 참조) 상에 적층되고, 제1 반도체 칩(120) 및 제1 내부 리드(142)를 덮도록 제1 몰딩부재(150)를 형성한 후, 지지 기판(350, 도 5 참조) 및 테이프(300, 도 5 참조)를 제거하여 형성될 수 있다.
제1 반도체 칩(120)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 제1 반도체 칩(120)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(120)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
또한, 제1 패키지(10)는 복수개의 제1 반도체 칩(120)이 적층되어 있는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 하나의 제1 반도체 칩(120)이 포함될 수 있다.
또한, 복수의 제1 반도체 칩(120) 사이에는 제1 부착층(110)을 포함할 수 있다. 제1 부착층(110)을 통하여 복수의 제1 반도체 칩(120)이 적층될 수 있다.
또한, 제1 반도체 칩(120)의 활성면에는 내부의 집적 회로와 연결된 복수의 제1 패드(122)가 포함될 수 있다. 제1 패드(122)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
제1 반도체 칩(120)은 제1 연결부재(130)를 이용하여 제1 내부 리드(142)와 전기적으로 연결될 수 있다. 제1 연결부재(130)는 예를 들어, 본딩 와이어 등일 수 있다.
제1 몰딩부재(150)는 제1 반도체 칩(120) 및 제1 내부 리드(142)을 덮으면서 하부면(10a)으로부터 형성될 수 있다.
제1 몰딩부재(150)는 제1 반도체 칩(120)을 덮어 보호할 뿐만 아니라, 제1 반도체 칩(120)을 다이 패드나 기판 없이 하부면(10a)으로부터 고정시켜주는 역할을 한다. 제1 몰딩부재(150)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제1 몰딩부재(150)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
제1 반도체 칩(120)은 제1 연결부재(130), 제1 내부 리드(142), 및 제1 내부 리드(142)로부터 연장되어 제1 몰딩부재(150) 외곽에 형성된 제1 외부 리드(144)를 통하여 마더 보드와 같은 외부 장치와 전기적으로 연결될 수 있다.
제2 패키지(20)는 서로 반대면인 상부면(20b) 및 하부면(20a)을 가지며, 상부면(20b)은 제2 몰딩부재(250)에 의해 정의된다. 또한, 제2 패키지(20)의 하부면(20a)으로부터 적층된 복수의 제2 반도체 칩(220), 제2 반도체 칩(220)과 전기적으로 연결되는 제2 내부 리드(242)를 포함할 수 있다.
또한, 제2 패키지(20) 및 제1 패키지(10)는 도전성 접착부재(30)를 이용하여 전기적으로 연결될 수 있다. 도전성 접착부재(30)는 예를 들어, 솔더페이스트 등일 수 있다. 즉, 제1 패키지(10)의 제1 내부 리드(142) 및 제2 패키지(20)의 제2 내부 리드(242) 사이에 도전성 접착부재(30)가 배치될 수 있다.
또한, 제2 패키지(20)는 제2 내부 리드(242)를 통하여 제1 패키지(10)와 전기적으로 연결되므로, 제1 패키지(10)와 달리 외부 리드를 포함하지 않는다.
제2 반도체 칩(220)은 비활성면이 제2 패키지(20)의 외부로 노출되면서, 제2 패키지(20)의 하부면(20a)으로부터 실장될 수 있다. 즉, 제1 반도체 칩(120)은 다이 패드나 기판과 같은 지지대에 고정되어 적층되는 것이 아니라, 제1 반도체 칩(120)의 주위를 에워싸는 제1 몰딩부재(150)에 의해서 최하층부에 있는 제1 반도체 칩(120)의 비활성면이 노출되면서 제1 패키지(10) 내에 실장될 수 있다.
제2 반도체 칩(220)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 또한, 제2 반도체 칩(220)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 제2 반도체 칩(220)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
또한, 제2 패키지(20)는 복수개의 제2 반도체 칩(220)이 적층되어 있는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 하나의 제2 반도체 칩(220)이 포함될 수 있다.
또한, 복수의 제2 반도체 칩(220) 사이에는 제2 부착층(210)을 포함할 수 있으며, 제2 부착층(210)을 통하여 복수의 제2 반도체 칩(220)이 적층될 수 있다.
또한, 제2 반도체 칩(220)의 활성면에는 내부의 집적 회로와 연결된 적어도 한 개 이상의 제2 패드(222)를 포함할 수 있다. 제2 패드(222)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
제2 반도체 칩(220)은 제2 연결부재(230)를 이용하여 제2 내부 리드(242)와 전기적으로 연결될 수 있다. 제2 연결부재(230)는 예를 들어, 본딩 와이어 등일 수 있다.
제2 몰딩부재(250)는 제2 반도체 칩(220) 및 제2 내부 리드(242)를 덮으면서 하부면(20a)으로부터 형성될 수 있다.
제2 몰딩부재(250)는 제2 반도체 칩(220)을 덮어 보호할 뿐만 아니라, 제2 반도체 칩(220)을 다이 패드나 기판 없이 하부면(20a)으로부터 고정시켜주는 역할을 한다. 제2 몰딩부재(250)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제2 몰딩부재(250)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
제2 반도체 칩(220)은 제2 연결부재(230) 및 제2 내부 리드(242)를 통하여 제1 패키지(10)의 제1 내부 리드(142)와 전기적으로 연결될 수 있다.
또한, 제1 패키지(10) 및 제2 패키지(20)는 도전성 접착부재(30)에 의해서 서로 결합되며, 제1 패키지(10) 및 제2 패키지(20)는 도전성 접착부재(30)의 두께만큼 소정의 간격이 이격될 수 있다. 즉, 도전성 접착부재(30)가 배치되지 않은 제1 반도체 칩(120)의 비활성면과 및 제2 반도체 칩(220)의 비활성면은 소정의 간격만큼 이격될 수 있다.
또한, 도전성 접착부재(30)에 의해서 서로 결합되는 제1 패키지(10)의 제1 내부 리드(142) 및 제2 패키지(20)의 제2 내부 리드(242)는 하부면 각각에 금속 배선을 포함한다.
또한, 제1 반도체 칩(120)의 비활성면과 제2 반도체 칩(220)의 비활성면 사이에는 충진물질(35)이 포함될 수 있다. 충진물질(35)은 예를 들어, 접착물질 일 수 있다.
본 발명의 실시예에 따른 반도체 패키지(1)는 하나의 다이 패드 또는 기판의 상부 및 하부에 반도체 칩을 각각 적층하여 형성하는 것이 아니라, 제1 패키지(10) 및 제2 패키지(20)를 독립적으로 형성한다. 따라서, 제1 및 제2 패키지(10, 20) 각각에 대한 전기적 테스트 예를 들어, DC 테스트를 독립적으로 수행할 수 있으므로, 제1 패키지(10) 및 제2 패키지(20)를 결합하여 반도체 패키지(1)를 제조하기 전에, 제1 패키지(10) 및 제2 패키지(20)의 불량 여부를 판단할 수 있다.
그러므로, 전기적 테스트를 통과한 제1 패키지(10) 및 제2 패키지(20) 만이 도전성 접착부재(30)를 통해 서로 결합되어, 본 발명의 반도체 패키지(1)를 형성할 수 있다.
또한, 제1 패키지(10) 및 제2 패키지(20)를 포함하는 반도체 패키지(1)를 형성한 후, 반도체 패키지(1)의 기능을 포함하는 풀 테스트(full test)를 수행하여, 반도체 패키지(1)의 정상 동작 여부를 판단할 수 있다. 상기 풀 테스트에서 불량이 발생하는 경우, 반도체 패키지(1)가 폐기되는 것이 아니다. 도전성 접착부재(30)를 통해 서로 접합된 제1 패키지(10) 및 제2 패키지(20)는 서로 분리될 수 있고, 리워크(rework) 공정을 실시하여 반도체 패키지(1)를 형성할 수 있으므로, 제조 수율을 높이고, 공정 비용을 절감할 수 있다.
본 발명의 기술적 사상은 다이 패드를 포함하지 않는 리드 프레임을 이용하여 각각 별개의 제1 패키지(10) 및 제2 패키지(20)를 형성하고, 이들을 서로 접합하여 반도체 패키지(1)를 구성하는데 특징이 있으므로, 이하 본 발명에서 사용되는 리드 프레임에 대한 구조를 설명한다.
도 2는 본 발명의 일부 실시예에 따른 제1 패키지(10, 도 1 참조) 및 제2 패키지(20, 도 1 참조)를 형성하기 위하여 사용되는 제1 리드 프레임(140)을 개략적으로 도시하는 평면도이다.
도 1 및 도 2를 함께 참조하면, 제1 리드 프레임(140)은 제1 내부 리드(142), 제1 외부 리드(144) 및 제1 댐바(146)를 포함한다.
제1 리드 프레임(140)은 예를 들어, 구리판과 같은 금속판을 패터닝 가공하여 제조될 수 있다.
제1 댐바(146)는 제1 반도체 칩(120)에 몰딩 공정시 제1 몰딩부재(150)가 제1 내부 리드(142) 밖으로 흐르는 것을 방지한다. 또한, 제1 댐바(146)는 제1 댐바(146) 양쪽으로 배열된 제1 내부 리드(142) 및 제1 외부 리드(144)와 제1 리드 프레임(140) 전체를 지지한다.
제1 내부 리드(142)는 제1 연결부재(130)를 이용하여 제1 리드 프레임(140)에 실장되는 제1 반도체 칩(120)의 복수의 제1 패드(122)와 전기적으로 연결될 수 있다. 제1 연결부재(130)는 예를 들어, 본딩 와이어 등일 수 있다. 제1 반도체 칩(120)의 복수의 제1 패드(122)와 전기적인 연결을 위하여, 제1 내부 리드(142)의 상면에는 일정 영역 도금층이 형성될 수 있다. 이때, 상기 도금층은 은(Ag) 도금층 일 수 있다.
제1 외부 리드(144)는 제1 내부 리드(142)로부터 연장되어, 외부 기기나 인쇄회로기판과 전기적으로 연결될 부분이다. 또한, 제1 패키지(10)가 완성된 후, 제1 외부 리드(144)를 통하여 제1 패키지(10)에 전기적 테스트를 수행할 수 있다. 그러나, 이에 한정되는 것은 아니며, 제1 내부 리드(142)를 통해서 제1 패키지(10)의 전기적 테스트를 수행할 수도 있다.
도 3 내지 도 7, 도 9 및 도 11은 본 발명의 일부 실시예에 따른 반도체 패키지에서 도 1에 도시된 제1 패키지를 형성하는 방법을 도시하는 단면도들이다. 도 3 내지 도 7, 도 9 및 도 11은, 도 2에 도시된 제1 리드 프레임(140)의 I-I 선을 따라 절단된 제1 리드 프레임(140) 상에 제1 패키지(10)을 형성하는 방법을 도시한다.
도 3을 참조하면, 제1 내부 리드(142), 제1 댐바(146) 및 제1 외부 리드(144)를 포함하는 제1 리드 프레임(140)을 준비한다.
제1 리드 프레임(140)은 예를 들어, 구리판과 같은 금속판을 패터닝 가공하여 제조될 수 있다. 또한, 제1 내부 리드(142), 제1 댐바(146) 및 제1 외부 리드(144)는 일체일 수 있다.
도 4를 참조하면, 테이프(300)가 배치된 지지기판(350)을 준비하고, 제1 리드 프레임(140)의 하부면을 테이프(300)에 부착한다. 테이프(300)의 일면에는 제1 리드 프레임(140) 및 제1 반도체 칩(120, 도 5 참조)과 접착하기 위한 접착부재가 포함될 수 있다. 또한, 본 발명의 일부 실시예에 따른 제1 리드 프레임(140)은 반도체 칩이 실장되기 위한 다이 패드를 포함하지 않는다. 따라서, 제1 리드 프레임(140)에 반도체 칩을 실장하기 위하여 테이프(300)를 제1 리드 프레임(140) 하부면에 부착한다.
도 5를 참조하면, 테이프(300)의 일면에 제1 반도체 칩(120)을 실장하고, 제1 부착층(110)을 이용하여 제1 반도체 칩(120) 상에 제1 반도체 칩(120)을 실장한다.
제1 반도체 칩(120)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다.
또한, 제1 반도체 칩(120)은 메모리 칩 또는 비메모리 칩일 수 있다. 예를 들어, 제1 반도체 칩(120)은 콘트롤러, 플래시 메모리, PRAM, RRAM, FeRAM, MRAM, DRAM 등을 포함할 수 있다.
또한, 테이프(300) 상에 복수개의 제1 반도체 칩(120)이 적층된 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 하나의 제1 반도체 칩(120)이 적층될 수도 있다.
제1 반도체 칩(120)의 비활성면에는 테이프(300)와 마주하는 제1 부착층(110)을 포함할 수도 있으며, 활성면에는 내부의 집적 회로와 연결된 적어도 한 개 이상의 제1 패드(122)들을 포함할 수 있다. 제1 패드(122)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
도 6을 참조하면, 제1 반도체 칩(120)은 제1 연결부재(130)를 통하여 제1 내부 리드(142)와 전기적으로 연결될 수 있다. 제1 연결부재(130)는 예를 들어, 본딩 와이어 등일 수 있다.
도 7을 참조하면, 제1 몰딩부재(150)를 이용하여 제1 반도체 칩(120) 및 제1 내부 리드(142)를 덮어 제1 패키지(10)를 형성할 수 있다. 제1 댐바(146)를 통하여 제1 몰딩부재(150)가 제1 내부 리드(142) 외측으로 흐르는 것을 방지할 수 있다.
제1 몰딩부재(150)는 제1 반도체 칩(120) 및 제1 내부 리드(142)를 덮어 보호할 수 있다. 제1 몰딩부재(150)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제1 몰딩부재(150)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
또한, 제1 몰딩부재(150)에 의해서 제1 반도체 칩(120)이 테이프(300) 상에 실장된 형태 그대로가 유지되므로, 테이프(300)가 제거되더라도 제1 반도체 칩(120)은 테이프 상에 실장된 상태를 유지할 수 있다.
도 8은 도 7의 제1 패키지(10)를 개략적으로 도시하는 평면도이다. 도 8을 참조하면, 제1 패키지(10)는 제1 댐바(146)에 의해서 제1 몰딩부재(150)의 몰딩 영역이 한정되고, 제1 반도체 칩(120)이 제1 연결부재(130)를 통해 제1 내부 리드(142)와 전기적으로 연결되는 것을 알 수 있다.
도 9 및 도 10을 함께 참조하면, 블레이드, 레이저 또는 기타 금형을 이용한 트리밍 공정을 수행하여 제1 댐바(146)를 커팅할 수 있다.
제1 내부 리드(142) 및 제1 외부 리드(144) 양측의 제1 댐바(146)가 커팅됨으로써, 제1 패키지(10)는 복수의 제1 내부 리드(142)(또는, 복수의 제1 외부 리드(144)) 각각을 전기적으로 분리할 수 있다.
도 9 및 도 11을 함께 참조하면, 제1 패키지(10)에서 테이프(300) 및 지지기판(350)을 제거한다.
다음으로, 제1 외부 리드(144) 상에서 테스트 핀(400)을 이용하여 제1 패키지(10)의 전기적 테스트를 수행한다. 그러나, 이에 한정되는 것은 아니며, 제1 내부 리드(142) 상에서 테스트 핀(400)을 이용하여 전기적 테스트를 수행할 수도 있다.
테스트 핀(400)을 이용한 전기적 테스트는 제1 패키지(10)의 불량 여부를 확인하기 위한 것으로, 예를 들어, 간단한 DC 테스트를 수행할 수 있다. 이는 공정 속도를 향상시키기 위한 것으로, 전기적 테스트는 간단한 DC 테스트에 한정되는 것은 아니다. 제1 패키지(10)의 기능에 대한 총괄 테스트(full test)가 수행될 수도 있다.
제1 패키지(10)는 다이 패드가 없는 하나의 제1 리드 프레임(140)에서, 테이프(300) 일면 상에 형성된다. 따라서, 다이 패드를 포함하는 리드 프레임에서 상기 리드 프레임의 양쪽 면에 반도체 칩이 실장되는 공정에 비하여, 공정이 단순하고, 제1 패키지(10)의 불량 여부를 쉽게 확인할 수 있다. 따라서, 불량에 따른 손실의 최소화 및 공정 속도를 개선할 수 있다.
또한, 위에서는 제1 댐바(146)를 커팅하고, 테이프(300) 및 지지기판(350)을 제거하는 공정을 순서로 하여 설명하였으나, 이에 한정되는 것은 아니며, 상기 제1 댐바(146) 커팅 및 테이프(300) 제거 공정은 작업 방식에 따라 순서가 변경될 수 있다.
도 12, 도 13 및 도 15는 도 1에 도시된 제2 패키지를 제조하는 방법을 개략적으로 도시하는 단면도들이다.
도 12를 참조하면, 제2 내부 리드(242), 제2 외부 리드(244) 및 제2 댐바(246)를 포함하는 제2 리드 프레임(240)을 준비한다. 제2 리드 프레임(240)은 예를 들어, 구리판과 같은 금속판을 패터닝 가공하여 제조될 수 있다.
다음으로, 테이프(320)가 배치된 지지기판(350)을 준비하고, 제2 리드 프레임(240)의 하부면을 테이프(320)에 부착한다. 테이프(320)의 일면에는 제2 리드 프레임(240) 및 제2 반도체 칩(220)을 접착하기 위한 접착부재가 포함될 수 있다.
다음으로, 테이프(320) 상에 제2 반도체 칩(220)을 실장하고, 제2 부착층(210)을 이용하여 제2 반도체 칩(220) 상에 제2 반도체 칩(220)을 실장한다. 제2 반도체 칩(220)은 내부에 집적 회로를 포함할 수 있다. 또한, 제2 반도체 칩(220)은 메모리 칩 또는 비메모리 칩일 수 있다. 또한, 테이프(320) 상에 복수개의 제2 반도체 칩(220)이 적층된 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 하나의 제2 반도체 칩(220)이 적층될 수도 있다.
또한, 제2 반도체 칩(220)의 활성면에는 내부의 집적 회로와 연결된 복수의 제2 패드(222)가 포함될 수 있다. 제2 패드(222)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다.
다음으로, 테이프(320)의 일면 상에 실장되는 제2 반도체 칩(220)은 제2 연결부재(230)를 이용하여, 제2 반도체 칩(220)의 제2 패드(222) 및 제2 내부 리드(242)를 전기적으로 연결할 수 있다. 제2 연결부재(230)는 예를 들어, 본딩 와이어 등일 수 있다. 제2 내부 리드(242)의 상면에는 제2 연결부재(230)와 전기적인 연결을 하기 위하여 일정 영역 도금층(미도시)이 형성될 수 있다. 이때, 상기 도금층은 은(Ag) 도금층 일 수 있다.
다음으로 제2 몰딩부재(250)를 이용하여 제2 반도체 칩(220) 및 제2 내부 리드(242)를 덮어 제2 패키지(20)를 형성할 수 있다. 제2 댐바(246)는 제2 반도체 칩(220)에 몰딩 공정시 제2 몰딩부재(250)가 제2 내부 리드(242) 밖으로 흐르는 것을 방지한다. 또한, 제2 댐바(246)는, 제2 댐바(246) 양쪽으로 배열된 제2 내부 리드(242)와 제2 외부 리드(244), 및 제2 리드 프레임(240) 전체를 지지한다.
제2 몰딩부재(250)는 제2 반도체 칩(220) 및 제2 내부 리드(242)를 덮어 보호할 수 있다. 제2 몰딩부재(250)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 이러한, 제2 몰딩부재(250)는 레진과 같은 폴리머로 형성될 수 있는 것으로 예를 들어, EMC(Epoxy Molding Compound)로 형성될 수 있다.
도 12 및 도 13을 함께 참조하면, 블레이드, 레이저 또는 기타 금형을 이용한 트리밍 공정을 수행하여 제2 댐바(246) 및 제2 외부 리드(244)를 커팅한다.
제2 댐바(246) 및 제2 외부 리드(244)가 커팅됨으로써, 제2 패키지(20)는 복수의 제2 내부 리드(242) 각각을 전기적으로 분리할 수 있다.
다음으로, 제2 패키지(20)에서 테이프(300) 및 지지기판(350)을 제거한다. 그러나, 이에 한정되는 것은 아니며, 제2 댐바(246) 및 제2 외부 리드(244)를 커팅하는 공정과 테이프(320)/지지기판(350)을 제거하는 공정은 작업 방식에 따라 순서가 변경될 수 있다.
다음으로, 제2 내부 리드(242) 상에서 테스트 핀(미도시)을 이용하여 제2 패키지(20)의 전기적 테스트를 수행한다. 상기 전기적 테스트는 DC 테스트 같은 간단한 테스트 또는 제2 패키지(20)의 기능에 대한 총괄 테스트(full test)일 수 있다. 전기적 테스트를 통과하지 못한 제2 패키지(20)는 폐기될 수 있다.
도 14는 도 13의 제2 패키지(20)를 개략적으로 도시하는 평면도이다.
도 13 및 도 14를 함께 참조하면, 제2 패키지(20)의 제2 리드 프레임(240)에 커팅 공정을 수행하여 제2 외부 리드(244) 및 제2 댐바(246)를 제거한다.
도 15는 제1 패키지(10) 및 제2 패키지(20)가 전기적으로 연결되어 형성된 반도체 패키지(1)를 개략적으로 도시하는 단면도이다.
도 15를 참조하면, 제1 패키지(10) 및 제2 패키지(20)는 도전성 접착부재(30)를 이용하여 전기적으로 연결될 수 있다.
도전성 접착부재(30)는 제1 패키지(10)에서 제1 내부 리드(142)의 하부면에 형성될 수 있다. 또는, 도전성 접착부재(30)는 제2 패키지(20)에서 제2 내부 리드(242)의 하부면에 형성될 수도 있다.
도전성 접착부재(30)는 예를 들어, 솔더 페이스트 또는 전도성 에폭시 등일 수 있다. 그러나, 이에 한정되는 것은 아니다. 솔더 페이스트(Solder Paste) 또는 전도성 에폭시(Epoxy)는 디스펜서(Dispenser)를 이용하여 내부 리드(130, 230) 하면에 분사되거나, 스크린 프린터(Screen Printer)를 이용하여 내부 리드(130, 230) 하면에 프린팅 될 수 있다.
도전성 접착부재(30)에 의해서 최하층 제1 반도체 칩(120)의 비활성면 및 최하층 제2 반도체 칩(220)의 비활성면은 서로 마주보며, 도전성 접착부재(30)의 두께만큼 이격하여 배치될 수 있다. 또한, 최하층 제1 반도체 칩(120)의 비활성면 및 최하층 제2 반도체 칩(220)의 비활성면 사이에는 충진물질(35)이 배치될 수도 있다.
다음으로, 제1 패키지(10)의 제1 외부 리드(144)를 소정의 형상으로 굽혀주는 포밍 공정을 수행한다.
다음으로, 반도체 패키지(1)의 기능을 포함하는 풀 테스트(full test)를 진행한다. 풀 테스트에서 불량 여부를 판단하고, 불량이 확인되면 제1 패키지(10) 또는 제2 패키지(20) 중에서 어느 것이 불량인지 여부를 확인하여, 반도체 패키지(1)를 형성하는 리워크 공정을 수행할 수 있다. 즉, 본 발명의 실시예에 따른 반도체 패키지(1)는 제1 패키지(10)의 제1 내부 리드(142) 및 제2 패키지(20)의 제2 내부 리드(242) 사이에 도전성 접착부재(30)가 배치되어 서로 결합되므로, 예를 들어, 제2 패키지(20)가 불량인 경우, 제1 패키지(10) 및 제2 패키지(20)는 반도체 패키지(1)로부터 분리될 수 있다. 그리고, 분리된 제1 패키지(10)는 테스트를 통과한 다른 제2 패키지(20)와 도전성 접착부재(30)를 이용하여 결합될 수 있다.
또한, 풀 테스트를 통과한 반도체 패키지(1) 및 리워크 공정을 통해 풀 테스트를 통과한 반도체 패키지(1)에 열을 가하는 공정을 수행하여, 제1 패키지(10)와 제2 패키지(20) 간의 접착도를 강화시킬 수 있다.
또한, 포밍 공정과 반도체 패키지(1)에 대한 풀 테스트는 서로 바뀔 수 있다.
반도체 패키지(1)는 하나의 리드 프레임 또는 기판의 상하면에 반도체 칩이 적층되어 있는 것이 아니라, 제1 패키지(10) 및 제2 패키지(20)를 독립적으로 형성한다. 또한, 제1 내부 리드(142) 및 제2 내부 리드(242) 사이에 도전성 접착부재(30)를 이용하여, 제1 패키지(10) 및 제2 패키지(20)를 결합한다.
따라서, 제1 패키지(10) 및 제2 패키지(20)는 용이하게 서로 분리될 수 있고, 다른 정상적인 패키지와 결합하여 반도체 패키지(1)를 형성할 수 있다.
여기서, 상술된 본 발명의 반도체 패키지의 구성들은 본 발명의 기술적 사상에서 벗어나지 않는 범위 내에서 수정 및 변경하여 수행하는 것이 가능하다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 사상을 해치지 않는 범위 내에서 당업자에 의한 변형이 가능함은 물론이다.
따라서, 본 발명에서 권리를 청구하는 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 후술되는 청구범위와 이의 기술적 사상에 의해 한정될 것이다.
1: 반도체 패키지 10b: 상부면 10: 제1 패키지
10a: 하부면 20b: 상부면 20: 패키지
20a: 하부면 30: 도전성 접착부재 35: 접착부재
110: 제1 부착층 120: 제1 반도체 칩 122: 제1 패드
130: 제1 연결부재 140: 제1 리드 프레임 142: 제1 내부 리드
144: 제1 외부 리드 146: 제1 댐바 150: 제1 몰딩부재
210: 제2 부착층 220: 제2 반도체 칩 222: 제2 패드
230: 제2 연결부재 240: 제2 리드 프레임 242: 제2 내부 리드
244: 제2 외부 리드 246: 제2 댐바 250: 제2 몰딩부재
300, 320: 테이프 350: 지지기판 400: 테스트 핀

Claims (10)

  1. 제1 반도체 칩, 상기 제1 반도체 칩과 전기적으로 연결되는 복수의 제1 내부 리드, 및 상기 제1 내부 리드로부터 연장되어 외부 장치와 전기적으로 연결되는 복수의 제1 외부 리드를 포함하는 하부에 배치되는 제1 패키지;
    제2 반도체 칩 및 상기 제2 반도체 칩과 전기적으로 연결되는 복수의 제2 내부 리드를 포함하는 상부에 배치되는 제2 패키지;
    를 포함하며, 상기 제1 반도체 칩의 비활성면 및 상기 제2 반도체 칩의 비활성면이 서로 마주보고, 상기 제1 내부 리드 및 상기 제2 내부 리드가 서로 접촉하여 전기적으로 연결되며,
    상기 제1 내부 리드의 상부면 및 상기 제1 반도체 칩의 비활성면은 서로 동일 레벨을 이루며,
    상기 제2 내부 리드의 하부면 및 상기 제2 반도체 칩의 비활성면은 서로 동일 레벨을 이루는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 복수의 제1 내부 리드는,
    상기 제1 반도체 칩을 둘러싸도록 배치되는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 반도체 칩 및 상기 제1 내부 리드를 덮고, 상기 제1 반도체 칩의 비활성면 및 상기 제1 외부 리드가 노출되도록 형성된 제1 몰딩부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 복수의 제2 내부 리드는,
    상기 제2 반도체 칩을 둘러싸도록 배치되는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2 내부 리드의 일측면 및 상기 제2 반도체 칩의 비활성면이 노출되도록, 상기 제2 내부 리드의 상부면 및 상기 제2 반도체 칩을 덮도록 형성된 제2 몰딩부재;
    를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 반도체 칩은 복수개인 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 반도체 칩은 복수개인 것을 특징으로 하는 반도체 패키지.
  10. 제1 반도체 칩, 상기 제1 반도체 칩이 전기적으로 연결되는 제1 내부 리드, 상기 제1 반도체 칩 및 상기 제1 내부 리드를 덮는 제1 밀봉부재 및, 상기 제1 내부 리드로부터 연장되어 상기 제1 밀봉부재 외부로 노출되어 외부 장치와 전기적으로 연결되는 제1 외부 리드를 포함하는 하부 패키지부;
    제2 반도체 칩, 상기 제2 반도체 칩이 전기적으로 연결되는 제2 내부 리드를 포함하며, 상기 제2 반도체 칩 및 상기 제2 내부 리드는 제2 몰딩부재에 의해 덮혀 있는 상부 패키지부; 및
    상기 하부 패키지부 및 상기 상부 패키지부 사이에 배치되는 접착부재;
    를 포함하며, 상기 하부 패키지부의 상기 제1 내부 리드의 일면 및 상기 상부 패키지의 제2 내부 리드의 일면이 서로 전기적으로 연결되고, 상기 제1 반도체 칩의 비활성면 및 상기 제2 반도체 칩의 비활성면이 서로 마주하며, 상기 제1 반도체 칩의 비활성면은 상기 접착부재의 하면과 접하며, 상기 제2 반도체 칩의 비활성면은 상기 접착부재의 상면과 접하는 것을 특징으로 하는 반도체 패키지.
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