CN214279951U - 半导体封装结构 - Google Patents

Abstract

本申请涉及半导体封装结构。根据本申请的部分实施例的半导体封装结构包括：衬底，其具有第一表面及与所述第一表面相对的第二表面；第一芯片，其设置于所述衬底的所述第一表面上；第二芯片，其设置于所述衬底的所述第一表面上并与所述第一芯片相邻；封装件，其囊封所述第一芯片及所述第二芯片；及沟槽结构，其从所述衬底的所述第二表面上凹陷并在所述第一芯片及所述第二芯片之间。本申请实施例提供的半导体封装结构提供了应力释放沟槽，因而具有良好的封装质量和可靠性。

Description

半导体封装结构

技术领域

本申请涉及半导体领域，更具体地，涉及一种半导体封装结构。

背景技术

在半导体封装技术领域中，随着对半导体的使用与性能的研究改进，半导体元件的尺寸走向越来越薄及越来越小。同时，通过对芯片的设置设计，出现了双芯片(dual-die)或多芯片(multi-die)的半导体设置设计。然而，随着半导体元件的尺寸的缩小以及不同的半导体设置设计，需要考虑半导体封装结构中不同材料之间交互作用对其稳定性的影响。

半导体封装结构中的芯片、封装件及电路板之间由于其组成的材料不同，存在不同的热膨胀系数(Coefficient of thermal expansion，下文中称CTE)。在冷热变换的环境中，由于不同组件彼此的体积收缩率或体积膨胀率的不同，这会导致半导体封装结构(尤其是双芯片半导体封装结构)中的应力分布不均或堆积，严重时会导致半导体封装结构的破损及变形，从而导致半导体封装结构的板级可靠性(Board LeveL Reliability,下文中称BLR)降低。

因此，关于如何避免半导体封装结构中应力堆积的影响所造成的BLR降低，业内还有很多技术问题需要解决。

实用新型内容

本申请实施例的目的之一在于提供一种半导体封装结构，其能够提供应力释放点以降低由不同材料的热膨胀系数所导致的应力分布不均，进而提供良好的封装质量并提升BLR。

在一些实施例中，本申请提供了一种半导体封装结构，其包括：衬底，其具有第一表面及与第一表面相对的第二表面；第一芯片，其设置于衬底的第一表面上；第二芯片，其设置于衬底的第一表面上并与第一芯片相邻；封装件，其囊封第一芯片及第二芯片；及沟槽结构，其从衬底的第二表面上凹陷并在第一芯片及第二芯片之间。

在一些实施例中，沟槽结构的深度小于衬底的厚度。

在一些实施例中，沟槽结构的深度大于或相当于衬底的厚度。

在一些实施例中，沟槽结构为一组虚线段，其中衬底沿沟槽结构包含至少一未切割段。

在一些实施例中，半导体封装结构进一步包含互连结构，所述互连结构位于所述衬底中，并投射地越过所述沟槽结构。

在一些实施例中，半导体封装结构进一步包含互连结构，所述互连结构位于所述衬底沿所述沟槽结构的所述未切割段中。

在一些实施例中，所述第一芯片的厚度为约100μm至约200μm。

在一些实施例中，所述衬底的边缘长度大于15mm。

在一些实施例中，半导体封装结构进一步包含：导电凸块，其设置于所述衬底的所述第二表面上，其中所述导电凸块的排列与所述第一芯片与所述第二芯片的设置位置相对应。

在一些实施例中，所述导电凸块包含第一导电凸块及与所述第一导电凸块相邻的第二导电凸块，且所述沟槽结构设置于所述第一导电凸块与所述第二导电凸块之间，其中所述沟槽结构的宽度小于所述第一导电凸块与所述第二导电凸块之间的间隔距离。

在一些实施例中，半导体封装结构进一步包含载体，所述载体通过所述导电凸块接合至所述衬底。

本申请实施例提供的半导体封装结构通过设置沟槽结构，能够提供半导体封装结构一个应力释放口，以释放半导体封装结构中由于热膨胀系数的不同所累积的应力分布。因此，本申请提供的半导体封装结构具有良好的产品质量和较高的板级可靠性(BLR)。

本申请实施例提供的额外层面及优点将部分地在后续说明中描述、显示、或是经由本申请实施例的实施而阐释。

附图说明

在下文中将简要地说明为了描述本申请实施例或现有技术所必要的附图以便于描述本申请的实施例。显而易见地，下文描述中的附图仅只是本申请中的部分实施例。对本领域技术人员而言，在不需要创造性劳动的前提下，依然可以根据这些附图中所例示的结构来获得其他实施例的附图。

图1为根据本申请一实施例的半导体封装结构的纵向截面示意图。

图2为根据本申请另一实施例的半导体封装结构的纵向截面示意图。

图3为根据本申请另一实施例的半导体封装结构的纵向截面示意图。

图4为根据本申请一实施例的半导体封装结构的设置方式的仰视示意图。

图5为根据本申请一实施例的半导体封装结构的设置方式的仰视示意图。

图6为根据本申请另一实施例的半导体封装结构的设置方式的仰视示意图。

图7A、图7B、图7C、图7D、图7E及图7F是根据本申请一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构

图8A、图8B、图8C、图8D、图8E及图8F是根据本申请一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构

图9A、图9B、图9C、图9D及图9E是根据本申请一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构

具体实施方式

本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。

如本文中所使用，术语“约”、“大体上”、“实质上”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±0.5％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％，那么可认为所述两个数值“大体上”相同。

再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。

在本申请中，除非经特别指定或限定之外，“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地，而且本领域技术人员可根据具体的情况以理解上述的用词可是，比如，固定连接、可拆式连接或集成连接；其也可是机械式连接或电连接；其也可是直接连接或通过中介结构的间接连接；也可是两个组件的内部通讯。

在半导体领域中，由于半导体封装结构中不同材料之间的CTE差异，半导体封装结构中的各个组件在不同温度变化过程中往往形成不均匀的应力分布堆积。举例而言，一般芯片的CTE会小于封装件与衬底的CTE，在降温操作期间时，芯片与封装件的收缩会小于衬底的收缩，这导致大量的应力集中于衬底与芯片的接触面，严重时会导致半导体封装结构弯曲乃至变形。同理，在升温操作期间时，芯片与封装件的膨胀会小于衬底的膨胀，这依然导致大量的应力集中于衬底与芯片的接触面，严重时会导致半导体封装结构弯曲乃至变形。上述CTE差异所导致的应力影响在双芯片(dual-die)或多芯片(multi-die)的半导体封装结构中尤为显著，其原因在于，双芯片(dual-die)或多芯片(multi-die)的半导体封装结构的边缘尺寸较大，在较薄的芯片厚度下，其长边缘的水平方向上的应力堆积更为明显。

鉴于上述问题，本申请实施例通过在相对于衬底与芯片接触面的衬底表面上对应于两个芯片之间的位置设置的沟槽结构，使得当半导体封装结构中的各个组件在不同温度变化过程中形成不均匀的应力分布堆积时，提供应力释放处，从而降低半导体封装结构在升温或降温环境下的应力堆积及可能的损害或变形，并且有效提升半导体封装结构的板级可靠性。

图1为根据本申请一实施例的半导体封装结构的纵向截面示意图。

如图1所示，根据本申请一实施例的一种半导体封装结构10能够包括：衬底100、第一芯片101、第二芯片102、封装件103及沟槽结构104。请注意，本文所称的“芯片”可代表管芯或裸片。

衬底100具有第一表面100a及与第一表面100a相对的第二表面100b。第一表面100a及第二表面100b可为实质上平坦的表面。在某些实施例中，衬底100可包括设置于上表面100a的用于与其它任意类型的电子元件电连接的一或多个结合焊垫。在某些实施例中，下表面100b可包括根据任何需要所设置的任意形式的连接结构。在某些实施例中，衬底100可包括靠近下表面100b设置的用于与位于半导体封装结构10外部的其它电子元件电连接的一或多个结合焊垫。在某些实施例中，衬底100可包括多个层，层可包括介电层、金属层、及连接单层或多层的电性连通(via)等本领域常见的衬底组成。在某些实施例中，衬底100可由任意合适类型的衬底材料构成。在一些实施例中，衬底的边缘长度可以大于，例如，但不限于，15mm、20mm、30mm。

第一芯片101设置于衬底100的第一表面100a上。第一芯片101可为任意类型的管芯或裸片，例如，但不限于，第一芯片101可为存储器、处理器或叉指换能器等。在一些实施例中，第一芯片101的厚度可以为，例如，但不限于，约100μm至约130μm、约150μm至约170μm、约100μm至约200μm。

第二芯片102设置于衬底100的第一表面100a上并与第一芯片101相邻。第二芯片102可为任意类型的管芯或裸片，例如，但不限于，第二芯片102可为存储器、处理器或叉指换能器等。在一些实施例中，第二芯片102的厚度可以为，例如，但不限于，约100μm至约130μm、约150μm至约170μm、约100μm至约200μm。在一些实施例中，第一芯片101的厚度与第二芯片102的厚度能够一样或不同。

封装件103囊封第一芯片101及第二芯片102。封装件103可以通过本领域中的常见的封装剂构成。

沟槽结构104从衬底100的第二表面100b上凹陷形成，沟槽结构104设置于第一芯片101及第二芯片102之间。沟槽结构104的深度T1大致上相当于衬底100的厚度D。沟槽结构104的宽度W1可以为，例如，但不限于，约15μm、约25μm、约50μm、约100μm、约1mm。

衬底100包含导电迹线100t，例如多层的铜导电迹线及电性连通(via)，构成互连结构。沟槽结构104的宽度W1及深度T1可根据互连结构在衬底100中的配置相应的调整，使沟槽结构104不会影响互连结构的功能。

在升降温过程中，半导体封装结构10通过设置沟槽结构104，能够将应力在沟槽结构104处释放。由于沟槽结构104位于第一芯片101及第二芯片102之间，沟槽结构104能够更有效的平衡第一芯片101及第二芯片102之间的应力分布。因此，本申请实施例提供的半导体封装结构具有更好的结构稳定性。由此，本申请实施例提供的半导体封装结构具有更好的封装质量。

参考图2，图2是根据本申请另一实施例的半导体封装结构10'的纵向截面示意图。

如图2所示，半导体封装结构10'与图1所示的半导体封装结构10的区别在于，半导体封装结构10'的沟槽结构104的深度T1进一步延伸到封装件103的部分。在一些实施例中，沟槽结构104的深度T1大于衬底100的厚度D。在一些实施例中，若第一芯片101及第二芯片102的侧向间距大于沟槽结构104的宽度W1，则沟槽结构104的顶部可延伸到第一芯片101及第二芯片102之间。在一些实施例中，沟槽结构104的顶部可高于第一芯片101或第二芯片102之顶部。

参考图3，图3是根据本申请另一实施例的半导体封装结构20的纵向截面示意图。

如图3所示，半导体封装结构20与图1所示的半导体封装结构10的区别中的一者在于，半导体封装结构20的沟槽结构104的深度T1小于衬底100的厚度D。

应理解，理论上来说，本申请实施例中沟槽结构104的深度T1越深，其应力释放的效果越好。然而，考虑到双芯片(dual-die)或多芯片(multi-die)的半导体封装结构的整体结构稳定性，本领域技术人员在不违背本申请的精神的情况下，可以根据实际半导体封装结构的尺寸对沟槽结构104的深度进行调整。在一些实施例中，沟槽结构104在封装件103中的延伸部分能够小于，例如，但不限于，封装件103的1/8厚度、1/4厚度或1/3厚度。

半导体封装结构20进一步包含了互连结构107，互连结构107位于衬底100中，并投射地越过沟槽结构104，即互连结构107通过衬底100中沟槽结构104上的残余部分，以实现越过沟槽结构104的电连接。互连结构107可以是本领域中通常的互连结构，例如，但不限于，导电迹线。互连结构107的材料为本领域中常用的导电材料，例如，但不限于，铜、铝、或其组合。

在一些实施例中，互连结构107能够电连接第一芯片101与第二芯片102。

应理解，为避免互连结构107的暴露，本领域技术人员在不违背本申请的精神的情况下，可以根据实际半导体封装结构的尺寸对沟槽结构104的深度进行调整。在一些实施例中，衬底100中沟槽结构104上的残余部分能够为，例如，但不限于，15μm、50μm、100μm、1mm。

参考图1至图3，在一些实施例中，半导体封装结构(10、10'、20)能够进一步包含：导电凸块106，导电凸块106设置于衬底100的第二表面100b上。导电凸块106的材料可为本领域中任意合适的具有良好支撑力和导电能力的材料，例如，但不限于，铜、锡、铅锡合金、或其组合。

在一些实施例中，半导体封装结构(10、10'、20)进一步包含载体110，所述载体110通过所述导电凸块106接合至所述衬底100。载体110可以是本领域中常见的电路元件，例如，但不限于，印刷电路板。

图4与图5分别为根据本申请一实施例的双芯片半导体封装结构的不同设置方式的仰视示意图。

如图4所示，虚线范围表示对应于半导体封装结构(10、10'、20)中第一芯片101与第二芯片102的设置位置，导电凸块的排列与第一芯片101与第二芯片102的设置位置相对应，亦即复数个导电凸块密集地排列在第一芯片101的投影面积下，复数个导电凸块密集地排列在第二芯片102的投影面积下。在一些实施例中，双芯片半导体封装结构包含两个相邻的导电凸块，第一导电凸块106a与第二导电凸块106b，其中第一导电凸块106a与第二导电凸块106b分别对应于第一芯片101与第二芯片102的设置位置。第一导电凸块106a与第二导电凸块106b之间具有一宽度S，沟槽结构104设置于第一导电凸块106a与第二导电凸块106b之间并具有一宽度W，其中宽度S大于宽度W。值得注意的是，图4中的宽度S大于在第一芯片101或第二芯片102的投影面积下复数个密集排列的导电凸块的间距S'，因此，沟槽结构104的宽度W可以小于、等于、或大于复数个密集排列的导电凸块的间距S'。

如图5所示，虚线范围表示对应于半导体封装结构(10、10'、20)中第一芯片101与第二芯片102的设置位置，导电凸块的排列与第一芯片101与第二芯片102的设置位置相对应，亦即复数个导电凸块区域性地密集排列在第一芯片101的投影面积下，复数个导电凸块区域性地密集排列在第二芯片102的投影面积下。在一些实施例中，双芯片半导体封装结构包含两个相邻的导电凸块，第一导电凸块106a与第二导电凸块106b，其中第一导电凸块106a与第二导电凸块106b分别对应于第一芯片101与第二芯片102的设置位置。第一导电凸块106a与第二导电凸块106b之间具有一宽度S，沟槽结构104设置于第一导电凸块106a与第二导电凸块106b之间并具有一宽度W，其中宽度S大于宽度W。值得注意的是，图5中的宽度S大约等于在第一芯片101或第二芯片102的投影面积下复数个密集排列的导电凸块的间距S'，因此，沟槽结构104的宽度W只可以小于复数个密集排列的导电凸块的间距S'。

图6为根据本申请另一实施例的多芯片半导体封装结构的设置方式的俯视示意图。本申请的多芯片半导体封装结构可以为大于二芯片以上半导体封装结构。如图6所示，虚线范围表示对应于第三芯片111、第四芯片112、第五芯片113及第六芯片114的设置位置，沟槽结构104a设置于上述第三芯片111与第四芯片112之间，沟槽结构104b设置于上述第三芯片111与第五芯片113之间，沟槽结构104c设置于上述第四芯片112与第六芯片114之间，沟槽结构104d设置于上述第五芯片113与第六芯片114之间。

应理解，在不违背本申请的精神下，本领域技术人员可根据本申请实施例提供的教示，在多芯片半导体封装结构中对相邻的两芯片间设置沟槽结构以降低半导体封装结构的应力堆积。

在一些实施例中，位于第三芯片111及第四芯片112之间与第五芯片113及第六芯片114之间的沟槽结构104a及104d为一组虚线段，其中衬底100沿沟槽结构104a及104d包含至少一未切割段115。半导体封装结构能够进一步包含互连结构，互连结构位于衬底100沿沟槽结构104a及104d的未切割段115中，即互连结构通过衬底100中的未切割段115，以实现第三芯片111及第四芯片112之间透过衬底100的电连接，以及第五芯片113及第六芯片114之间透过衬底100的电连接。本实施例中第三芯片111及第四芯片112之间的电连接密度可高于第三芯片111及第五芯片113之间的电连接密度。同样地，第五芯片113及第六芯片114之间的电连接密度可高于第四芯片112及第六芯片114之间的电连接密度。互连结构可以是本领域中通常的互连结构，例如，但不限于，导电迹线。互连结构的材料为本领域中常用的导电材料，例如，但不限于，铜、铝、或其组合。在不违背本申请的精神下，本领域技术人员可根据本申请实施例提供的教示，在衬底中沿沟槽结构设置任意未切割段以用于包覆通过沟槽结构的互连结构。

值得注意的是，图6中沿沟槽结构104a及104d的至少一未切割段115可置换为图3的沟槽结构104，亦即沟槽结构104的深度T1小于衬底100的厚度D部分切割段。互连结构可位于衬底100沿沟槽结构104a及104d的部分切割段中，即互连结构通过衬底100中的部分切割段，以实现越过沟槽结构104a或104d的电连。本实施例中第三芯片111及第四芯片112之间的电连接密度可高于第三芯片111及第五芯片113之间的电连接密度。同样地，第五芯片113及第六芯片114之间的电连接密度可高于第四芯片112及第六芯片114之间的电连接密度。互连结构可以是本领域中通常的互连结构，例如，但不限于，导电迹线。互连结构的材料为本领域中常用的导电材料，例如，但不限于，铜、铝、或其组合。在不违背本申请的精神下，本领域技术人员可根据本申请实施例提供的教示，在衬底中沿沟槽结构设置任意部分切割段以用于包覆通过沟槽结构的互连结构。

图7A、图7B、图7C、图7D、图7E及图7F是根据本申请一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构10。

如图7A所示，首先提供衬底100，衬底可包括多个层，层可包括介电层、金属层、及连接单层或多层的电性连通(via)等本领域常见的衬底组成。衬底可由任意合适类型的衬底材料构成。接着，在衬底的第一表面100a上设置第一芯片101与第二芯片102。

如图7B所示，使用封装剂将第一芯片101与第二芯片102囊封形成封装件103。封装件103可由本领域任意合适类型的封装剂构成。

接着，如图7C所示，在衬底的第二表面100b上设置导电凸块106。如图7D所示，在第一芯片101与第二芯片102的设置位置之间及其相邻的导电凸块间106a、106b使用沟槽切割工艺形成沟槽结构104。如图7E所示，对双芯片封装结构进行裁切、分割工艺。最后，如图7E所示，与载体110通过导电凸块结合以获得如图1所示的双芯片半导体封装结构10。

图8A、图8B、图8C、图8D、图8E及图8F是根据本申请另一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构10。图8A、图8B、图8C、图8D、图8E及图8F与图7A、图7B、图7C、图7D、图7E及图7F的实施例制备方式不同之处在于，如图8C及图8D所示，该实施例是先使用沟槽切割工艺形成沟槽结构104，而后在于具有沟槽结构104的衬底100上设置导电凸块106。

图9A、图9B、图9C、图9D及图9E是根据本申请另一实施例制造半导体封装结构的流程示意图，其可制造图1所示的半导体封装结构10。如图9A所示，与图8A、图8B、图8C、图8D、图8E及图8F的实施例制备方式不同之处在于，该实施例中提供的衬底100已预切割过并具有沟槽结构104。

本申请的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本申请的教示及揭示而作种种不背离本申请精神的替换及修饰。因此，本申请的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本申请的替换及修饰，并为本申请的权利要求书所涵盖。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

衬底，其具有第一表面及与所述第一表面相对的第二表面；

第一芯片，其设置于所述衬底的所述第一表面上；

第二芯片，其设置于所述衬底的所述第一表面上并与所述第一芯片相邻；

封装件，其囊封所述第一芯片及所述第二芯片；及

沟槽结构，其从所述衬底的所述第二表面上凹陷并在所述第一芯片及所述第二芯片之间。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述沟槽结构的深度小于所述衬底的厚度。

3.根据权利要求1所述的半导体封装结构，其特征在于，所述沟槽结构的深度大于或相当于所述衬底的厚度。

4.根据权利要求1所述的半导体封装结构，其特征在于，所述沟槽结构为一组虚线段，其中所述衬底沿所述沟槽结构包含至少一未切割段。

5.根据权利要求2所述的半导体封装结构，其特征在于，其进一步包含互连结构，所述互连结构位于所述衬底中，并投射地越过所述沟槽结构。

6.根据权利要求4所述的半导体封装结构，其特征在于，其进一步包含互连结构，所述互连结构位于所述衬底沿所述沟槽结构的所述未切割段中。

7.根据权利要求1所述的半导体封装结构，其特征在于，所述第一芯片的厚度为100μm至200μm，且所述衬底的边缘长度大于15mm。

8.根据权利要求1所述的半导体封装结构，其特征在于，其进一步包含：

导电凸块，其设置于所述衬底的所述第二表面上，其中所述导电凸块的排列与所述第一芯片与所述第二芯片的设置位置相对应。

9.根据权利要求8所述的半导体封装结构，其特征在于，所述导电凸块包含第一导电凸块及与所述第一导电凸块相邻的第二导电凸块，且所述沟槽结构设置于所述第一导电凸块与所述第二导电凸块之间，其中所述沟槽结构的宽度小于所述第一导电凸块与所述第二导电凸块之间的间隔距离。

10.根据权利要求8所述的半导体封装结构，其特征在于，其进一步包含载体，所述载体通过所述导电凸块接合至所述衬底。

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