JP2008218931A - 多層プリント配線板及びその製造方法 - Google Patents

多層プリント配線板及びその製造方法 Download PDF

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Abstract

【課題】コア層ビアの間隔を小さくし、高インピーダンス化を抑制する。
【解決手段】円筒状の導電層を有するコア層ビアを、導電部同士が互いに接するように形成した後、４つのコア層ビアの対称軸に沿って、コア基板を貫通するように、穴あけ加工を施し、所定の径の貫通孔を形成することによって、互いに分離されたコア層ビア１１，１１，…を形成し、この貫通孔に絶縁体を充填し、この絶縁体が充填された貫通孔の中心軸に沿って、コア基板を貫通するように、穴あけ加工を施し、この貫通孔より小さい所定の径の貫通孔を形成し、この貫通孔の内壁面に導電層を形成して、コア層ビア９を形成する。
【選択図】図１

Description

この発明は、多層プリント配線板及びその製造方法に係り、例えば、ビルドアッププリント配線板からなる多層プリント配線板及びその製造方法に関する。
従来より、コンピュータ装置や通信装置等の電子機器は、一般にプリント配線板が実装されて構成され、このプリント配線板には、表面実装部品（ＳＭＤ：Surface Mount Device）やスルーホール実装部品等の部品が搭載される。
ところで、近年の電子機器の高機能化に伴って、電子機器に実装されて使用されるプリント配線板の多層化が進んでいる。
一般に、多層プリント配線板としてのビルドアッププリント配線板１０１は、図１９に示すように、複数の導電層１０２と絶縁層１０３とが積層されてなる多層構造を有するベースとなるコア基板１０４と、コア基板１０４の上面側及び下面側に形成されたビルドアップ層１０５，１０６とを備えてなっている。
また、ビルドアッププリント配線板１０１は、共に電子部品としての表面実装部品１０７の接続端子を内層の導電層１０２に接続するためのコア基板１０４の下面から上面へ至るまで複数の導電層１０２及び絶縁層１０３を貫通するコア層ビア１０９と、ビルドアップ層１０５の下面から上面へ至るまでを貫通するビルドアップ層ビア１１１ａ，１１１ｂ，１１１ｃと、ビルドアップ層１０６の下面から上面へ至るまでを貫通するビルドアップ層ビア１１２ａ，１１２ｂ，１１２ｃとを有している。
ここで、各導電層１０２は、信号層、電源層、又はグランド層からなっている。また、表面実装部品１０７は、ビルドアップ層１０５，１０６の表面に形成された半田パッド１１３に、対応する接続端子が半田１１４を介して接続されて、ビルドアッププリント配線板１０１に取り付けられる。
ビルドアップ層１０５，１０６では、導電層の幅（厚さ）及びその間隙（絶縁層の幅（厚さ））は、共に１５μｍ程度までの微細化が可能である。また、各層間を接続するビルドアップ層ビア１１１ａ，１１１ｂ，１１１ｃ（１１２ａ，１１２ｂ，１１２ｃ）は、穴径（直径）５０μｍ程度まで、同一信号であれば、そのピッチを同層間で８０μｍ程度までの微細化が可能である。このため、高密度配線が可能となっている。
一方、コア基板１０４では、導電層の幅及びその間隙（絶縁層の幅）は、共に８０μｍ程度まで微細化が可能である。また、コア基板１０４が、６層以上の導電層が積層されてなっている場合には、コア層ビア１０９は、穴径（直径）２００μｍ程度まで、そのピッチを７００μｍ程度までの微細化が可能である。
このため、上側（表側）の表面実装部品１０７と、下側（裏側）の表面実装部品１０７とを、コア層ビア１０９を介して接続する場合に、コア基板１０４におけるコア層ビア１０９のピッチの粗さが、高密度配線のネックとなっていた。
また、特に、高周波伝送において、コア層ビア１０９ピッチ毎に、信号線、電源線、又はグランド線がアサインされるため、信号がコア層ビア１０９を経由する際に、グランドリターン電流の経路の距離が長くなって、高インピーダンス化を招いてしまう。
コア層ビアを経由する信号のグランドリターン電流の経路を確保するために、コア層ビアを、内側のビアと、外側のビアとからなる同軸構造とし、外側のビアをグランド線、内側のビアを信号線にアサインする技術が提案され（例えば、特許文献１、特許文献２、特許文献３等参照）、さらに、同軸構造の外層を２分割してそれぞれ信号線として用いる技術が提案されている（例えば、特許文献３等参照）。
特開２００１−２４４６３５号公報 特開２００２−３０５３７７号公報 特開２００１−２４４６３６号公報
解決しようとする問題点は、上記従来技術では、コア層でのビアのピッチを十分小さくすることが困難であるという点である。
すなわち、上記従来技術で、同軸構造としても、ビアのピッチを小さくして、微細化に対応することはできないので、高密度配線のために寄与することができない。
また、同軸構造の外層を２分割しても、ピッチを十分小さくすることが困難である上に、この構造のビアの形成が容易でない。
このように、特に、高周波伝送における高インピーダンス化を抑制しつつ、コア層でのビアのピッチを十分小さくすることが困難である。
この発明は、上述の事情に鑑みてなされたもので、特に、高周波伝送における高インピーダンス化を抑制しつつ、コア層のビアの間隔を小さくすることができる多層プリント配線板及びその製造方法を提供することを目的としている。
上記課題を解決するために、請求項１記載の発明は、電気部品を搭載し、複数の絶縁層と導電層とが交互に積層され、上記導電層に略垂直な方向に沿って、導電路が形成されてなる多層プリント配線板の製造方法に係り、複数の絶縁層と導電層とが交互に積層されてなる基板に、上記導電路を構成し、上記基板を貫通する複数の第１の導電路及び上記複数の第１の導電路に囲まれて配置される第２の導電路を形成する導電路形成工程を含み、該導電路形成工程は、上記基板に、筒状又は柱状の導電部本体の両端に縁端導電部が形成されてなる複数の導電部を、互いに隣接した上記縁端導電部同士が、少なくとも所定の離隔以内で近接又は接触するように形成する第１の工程と、上記複数の導電部の配置領域の中央部を、上記導電部の上記中央部の側の一部が除去され、互いに隣接した上記縁端導電部同士が少なくとも分離されるように穿孔して、第１の貫通孔を形成して、上記複数の第１の導電路を形成する第２の工程と、上記第１の貫通孔に絶縁体を充填した後、上記絶縁体が充填された上記第１の貫通孔の内部に、上記第１の貫通孔よりも断面の寸法が小さい第２の貫通孔を形成する第３の工程と、上記第２の貫通孔の内壁面に導電層を形成して、上記第２の導電路を形成する第４の工程とを含むことを特徴としている。
また、請求項２記載の発明は、請求項１記載の多層プリント配線板の製造方法に係り、上記第１の工程では、上記複数の第１の導電部を、互いに隣接した上記縁端導電部同士が接触するように形成することを特徴としている。
また、請求項３記載の発明は、請求項２記載の多層プリント配線板の製造方法に係り、上記第１の工程で形成される上記縁端導電部は、略円形状のランドからなり、上記第１の工程では、上記複数の第１の導電部を、互いに隣接した上記ランドの周縁を含む円弧の一部が重なるように形成することを特徴としている。
また、請求項４記載の発明は、請求項１、２又は３記載の多層プリント配線板の製造方法に係り、上記第１の工程では、上記複数の第１の導電部を、上記中央部の周りに環状に配置することを特徴としている。
また、請求項５記載の発明は、請求項１乃至４のいずれか１に記載の多層プリント配線板の製造方法に係り、上記第１の導電路は、信号配線を構成し、上記第２の導電路は、グランド配線を構成することを特徴としている。
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載の多層プリント配線板の製造方法に係り、上記基板としてのコア基板の上面側及び下面側に、ビルドアップ層を形成することを特徴としている。
また、請求項７記載の発明は、請求項１乃至６のいずれか１に記載の多層プリント配線板の製造方法に係り、上記第１の導電路及び上記第２の導電路を介して、上記電気部品としての表面実装部品に設けられた接続端子と所定の上記導電層とが接続されることを特徴としている。
また、請求項８記載の発明は、電気部品を搭載し、複数の絶縁層と導電層とが交互に積層され、上記導電層に略垂直な方向に沿って、導電路が形成されてなる多層プリント配線板に係り、複数の絶縁層と導電層とが交互に積層されてなる基板に形成され、上記導電路を構成し、上記基板を貫通する複数の第１の導電路と、上記複数の第１の導電路に囲まれて配置される第２の導電路とを備え、上記第１の導電路及び上記第２の導電路は、筒状又は柱状の導電部本体の両端に縁端導電部が形成されてなり、上記複数の第１の導電路は、互いに隣接した上記縁端導電部同士が、分離されるように配置され、かつ、上記第２の導電路は、上記複数の第１の導電部の配置領域の中央部に、上記各第１の導電路と所定の離隔を保って配置され、上記第１の導電路の少なくとも上記縁端導電部の周縁の上記中央部側の部位は、上記第２の導電路の上記縁端導電部の周縁の形状に対応した形状に成形されて、上記第２の導電路と上記所定の離隔が保たれていることを特徴としている。
また、請求項９記載の発明は、請求項８記載の多層プリント配線板に係り、上記第１の導電路の上記縁端導電部は、略円形状のランドの上記中央部側の部位が除去されて形成され、かつ、上記複数の第１の導電路は、互いに隣接する上記ランドの周縁を含む円弧の一部が接触するか又は重なるように形成されていることを特徴としている。
また、請求項１０記載の発明は、請求項８又は９記載の多層プリント配線板に係り、上記複数の第１の導電路は、上記中央部の周りに環状に配置されていることを特徴としている。
また、請求項１１記載の発明は、請求項８、９又は１０記載の多層プリント配線板に係り、上記第１の導電路は、信号配線を構成し、上記第２の導電路は、グランド配線を構成することを特徴としている。
また、請求項１２記載の発明は、請求項８乃至１１のいずれか１に記載の多層プリント配線板に係り、上記基板としてのコア基板の上面側及び下面側に、ビルドアップ層が形成されてなっていることを特徴としている。
また、請求項１３記載の発明は、請求項８乃至１２のいずれか１に記載の多層プリント配線板に係り、上記第１の導電路及び上記第２の導電路を介して、上記電気部品としての表面実装部品に設けられた接続端子と所定の上記導電層とが接続されていることを特徴としている。
この発明の構成によれば、基板に、複数の第１の導電部を、互いに隣接した縁端導電部同士が、少なくとも所定の離隔以内で近接又は接触するように形成し、複数の第１の導電部の配置領域の中央部を、第１の導電部の中央部の側の一部が除去され、互いに隣接した縁端導電部同士が少なくとも分離されるように穿孔して、第１の貫通孔を形成して、複数の第１の導電路を形成し、第１の貫通孔に絶縁体を充填した後、絶縁体が充填された第１の貫通孔の内部に、第１の貫通孔よりも断面の寸法が小さい第２の貫通孔を形成し、第２の貫通孔の内壁面に導電層を形成して、第２の導電路を形成するので、第１の導電部及び第２の導電部の配置間隔を小さくし、かつ、特に、高周波伝送で、高インピーダンス化を抑制することができる。
基板に、複数の第１の導電部を、互いに隣接した縁端導電部同士が、少なくとも所定の離隔以内で近接又は接触するように形成し、複数の第１の導電部の配置領域の中央部を、第１の導電部の中央部の側の一部が除去され、互いに隣接した縁端導電部同士が少なくとも分離されるように穿孔して、第１の貫通孔を形成して、複数の第１の導電路を形成し、第１の貫通孔に絶縁体を充填した後、絶縁体が充填された第１の貫通孔の内部に、第１の貫通孔よりも断面の寸法が小さい第２の貫通孔を形成し、第２の貫通孔の内壁面に導電層を形成して、第２の導電路を形成することによって、第１の導電部及び第２の導電部の配置間隔としての例えばコア層のビアの間隔を小さくし、かつ、特に、高周波伝送で、高インピーダンス化を抑制するという目的を実現した。
図１は、この発明の第１の実施例であるビルドアッププリント配線板の構成を示す断面図、図２は、同ビルドアッププリント配線板の構成を説明するための斜視図、図３乃至図６は、同ビルドアッププリント配線板の製造方法を説明するための工程図、また、図７乃至図１２は、同ビルドアッププリント配線板の製造方法を説明するための説明図である。
この例の多層プリント配線板としてのビルドアッププリント配線板１は、コンピュータや通信装置等の電子機器に実装され、図１及び図２に示すように、複数の導電層と絶縁層とが積層されてなる多層構造を有するコア基板４と、コア基板４の上面側（表面側）及び下面側（裏面側）にそれぞれ形成されたビルドアップ層５，６とを備えてなっている。ここで、コア基板４の各導電層は、信号層、電源層、又はグランド層からなっている。
このビルドアッププリント配線板１は、例えば、電子部品としての表面実装部品７，８の対応する接続端子７ａ，８ａ同士を接続するためのコア基板４の下面から上面へ至るまでの垂直方向に沿って形成された導電路を構成し、複数の導電層及び絶縁層を貫通するコア層ビア９，１１，１１，…と、ビルドアップ層５の下面から上面へ至るまでの導電路を構成するビルドアップ層ビア１２，１２，…，１３ａ，１３ｂ，１３ｂ，…と、ビルドアップ層６の下面から上面へ至るまでの導電路を構成するビルドアップ層ビア１４，１４，…，１５ａ，１５ｂ，１５ｂ，…とを有している。
この例では、グランド配線を構成し、略円筒形状の導電層を有するコア層ビア９の周りに、共に信号配線を構成し、断面円弧状で略半円筒形状の導電層を有する４つのコア層ビア１１，１１，…が配置されている。
また、コア層ビア９は、コア基板４及びビルドアップ層５，６の内側絶縁層１７，１８を貫通する略円筒形状の貫通孔の内壁面に、金属めっき層からなる導電層１９が形成され、両端部には、貫通孔を塞ぐように金属めっき層ならなる円板状の導電部（ビアランド）２２，２３が形成されてなり、上記貫通孔内には、例えば、エポキシ樹脂やポリイミド樹脂等の樹脂からなる絶縁体２４が充填されている。
また、各コア層ビア１１は、コア基板４を貫通する断面円弧状の壁面部の凹状内面に、金属めっき層からなる導電層２５が形成され、凹面がコア層ビア９を向くように、コア層ビア９の外側近傍に配置され、両端部には、金属めっき層ならなる導電部２６，２７が形成されてなり、コア層ビア９との間及び互いに隣接するコア層ビア１１との間には、樹脂からなる絶縁体２８が充填され、分離されている。
ここで、コア層ビア１１，１１，…は、平面視で、円弧の中心（上記円弧を含む円の中心）が、コア層ビア９の貫通孔の中心を中心とする正方形の頂点に位置するように配置され、中心軸を上記貫通孔の中心軸と共通とし、導電層２５及び円弧状の周縁を有する導電部２６，２７が、導電層１９の外周面よりも若干大きい径の円筒面によって抉られるように形成されている。
また、この例では、コア層ビア１１，１１，…は、導電部２６（２７）の円弧状の周縁を含む円同士が互いに接するように、配置されている。
各ビルドアップ層ビア１２は、ビルドアップ層５のそれぞれ内側絶縁層１７に形成され、各ビルドアップ層ビア１３ａ（１３ｂ）は、ビルドアップ層５の外側絶縁層３１に形成されている。
また、ビルドアップ層ビア１２は、対応するコア層ビア１１に接続され、ビルドアップ層ビア１２と、ビルドアップ層ビア１３ｂとは、金属めっき層としての導電部３３を介して接続されている。
また、ビルドアップ層ビア１３ａは、導電部３３と同層の金属めっき層（蓋めっき）としての導電部２２を介してコア層ビア９に接続されている。
また、各ビルドアップ層ビア１４は、ビルドアップ層６のそれぞれ内側絶縁層１８に形成され、各ビルドアップ層ビア１５ａ（１５ｂ）は、ビルドアップ層６の外側絶縁層３２に形成されている。
また、ビルドアップ層ビア１４は、対応するコア層ビア１１に接続され、ビルドアップ層ビア１４と、ビルドアップ層ビア１５ｂとは、金属めっき層としての導電部３４を介して接続されている。
また、ビルドアップ層ビア１５ａは、導電部３４と同層の金属めっき層（蓋めっき）としての導電部２３を介してコア層ビア９に接続されている。
また、表面実装部品７（８）は、ビルドアップ層５（６）の上面（下面）に形成された半田パッド３５（３６）に、対応する接続端子７ａ（８ａ）が半田３７を介して接続されて、ビルドアッププリント配線板１に取り付けられる。
この例では、コア層ビア９、及びビルドアップ層ビア１３ａ、１５ａは、グランド配線を構成し、コア層ビア１１、ビルドアップ層ビア１２，１４、１３ｂ、１５ｂは、信号配線を構成し、表面実装部品７と、表面実装部品８との対応する接続端子７ａ，８ａ同士を接続している。
次に、図３乃至図１２を参照して、上記構成のビルドアッププリント配線板１の製造方法について説明する。
まず、図３（ａ）、図７及び図８に示すように、複数の導電層と絶縁層とが積層されてなる多層構造を有するコア基板４１に、４つのコア層ビア４２，４２，…を互いに近接するように形成する。
ここで、各コア層ビア４２は、コア基板４１を貫通する断面円筒状の金属めっき層からなる導電層４３が形成され、両端部には、金属めっき層（蓋めっき）ならなる導電部４４，４５が形成される。なお、導電層４３内には、樹脂からなる絶縁体が充填されている。
コア層ビア４２，４２，…は、平面視で、円筒状の導電層４３の中心軸が、正方形の頂点に位置するように、かつ、導電部４４，４４（４５，４５）同士が互いに接するように配置される。
次に、図３（ｂ）及び図７に示すように、ドリル４７を用いて、４つのコア層ビア４２，４２，４２，…の対称軸（上記正方形の中心を通る軸）に照準を合わせて、この対称軸に沿って、コア基板４１を貫通するように、穴あけ加工を施し、上記対称軸と各導電層４３の中心軸との距離程度の半径の貫通孔４８を形成する。
これによって、図９及び図１０に示すように、コア層ビア４２，４２，４２，…の導電層４３及び導電部４４，４５の上記対称軸側の領域が抉られて、コア基板４１を貫通し、その凹面が対称軸側を向くように形成された断面円弧状の導電層２５と、導電層２５の両端部に形成された金属めっき層ならなる導電部２６，２７とを有するコア層ビア１１，１１，…が、互いに分離された状態で形成される。
次に、貫通孔４８に樹脂からなる絶縁体５３を充填した後、図３（ｃ）に示すように、絶縁層５４，５５を形成する。
次に、図４（ａ）に示すように、レーザ穴あけ加工により、絶縁層５４，５５にビルドアップ層ビア用の開口５６，５７を形成する。
次に、同図（ｂ）に示すように、ドリルを用いて、絶縁体５３が充填された貫通孔４８の中心軸に沿って、絶縁層５４，５５及びコア基板４１を貫通するように、穴あけ加工を施し、貫通孔４８より小さい所定の径の貫通孔５８を形成する。ここで、貫通孔５８の内壁は、樹脂からなる絶縁層５９が残される。
次に、同図（ｃ）に示すように、貫通孔５８の内壁及び絶縁層５４，５５の表面にメッキ加工を施して、ビルドアップ層ビア１２，１４、導電層６２、導電層６３，６４を形成した後、図５（ａ）に示すように、貫通孔５８内に樹脂からなる絶縁体６５を充填する。
次に、同図（ｂ）に示すように、めっき処理（蓋めっき）によって、貫通孔５８と導電層６３，６４とを覆うように、導電層６６，６７を形成する。
次に、図６（ａ）に示すように、導電層６３，６４、導電層６６，６７にエッチング処理を施して、導電部（パッド）６８，６９を形成する。
さらに、同図（ｂ）に示すように、導電部６８，６９を覆うように絶縁層７１，７２を形成し、レーザ穴あけ加工等により、絶縁層７１，７２にビルドアップ層ビア１３ａ，１３ｂ，１５ａ，１５ｂを形成する。
次に、絶縁層７１，７２の表面にメッキ加工を施して、導電層を形成した後、エッチング処理を施して、導電部（パッド）３５，３６を形成する。
こうして、コア基板４の両側に、それぞれ、２層構造のビルドアップ層５，６を形成する。
ここで、グランド配線をコア層ビア９にアサインし、信号配線を分割されたコア層ビアホール１１，１１，…にアサインすることによって、コア層ビア９，１１，１１，…間のピッチを小さくしつつ、かつ、信号のグランドリターン電流経路を確保して、高インピーダンス化の抑制がなされる。したがって、配線密度を向上させながら、高周波伝送が可能なビルドアッププリント配線板１が得られる。
このように、この例の構成によれば、円筒状の導電層４３を有するコア層ビア４２，４２，…を、導電部４４，４４（４５，４５）同士が互いに接するように形成した後、４つのコア層ビア４２，４２，…の対称軸に沿って、コア基板４１を貫通するように、穴あけ加工を施し、上記対称軸と各導電層４３の中心軸との距離程度の半径の貫通孔４８を形成することによって、互いに分離されたコア層ビア１１，１１，…を形成し、貫通孔４８に樹脂からなる絶縁体５３を充填し、絶縁体５３が充填された貫通孔４８の中心軸に沿って、コア基板４１を貫通するように、穴あけ加工を施し、貫通孔４８より小さい所定の径の貫通孔５８を形成し、貫通孔５８の内壁面にメッキ加工を施して、導電層６２を形成して、コア層ビア９を形成して、略半円筒形状の導電層を有するコア層ビア９の周りに、断面円弧状で略半円筒形状の導電層を有するコア層ビア１１，１１，…が配置されるようにするので、コア層ビア９，１１，１１，…間のピッチを小さくすることができる。
すなわち、従来技術では、導電部（ビアランド）間の間隔の最小値の制限があるために、これによって、コア層ビアの間隔が制限されていたが、導電部（ビアランド）が接するまで近づけて、複数のコア層ビアを配置した後、中央部に貫通孔を形成して、コア層ビアを分断し絶縁してコア層ビア１１を形成するので、コア層ビア９，１１，１１，…間のピッチを小さくすることができる。
また、複数のコア層ビアを配置した後、中央部に貫通孔を形成して、コア層ビアを分断し絶縁してコア層ビア１１，１１，…を形成し、この後、中央部にコア層ビア９を形成し、グランド配線を中央部のコア層ビア９にアサインし、信号配線を周囲の分割されたコア層ビア１１，１１，…にアサインすることによって、信号がコア層ビア１１を経由する際に、この信号のグランドリターン電流の経路を近傍に確保することができるため、特に、高周波伝送において、高インピーダンス化を抑制することがでる。
しかも、上述したように、穴あけ加工工程や樹脂充填工程、金属めっき工程等の繰返しによって、コア層ビア９の周りに、コア層ビア１１，１１，…が配置されたビルドアッププリント配線板１を容易に製造することができる。
また、ビルドアッププリント配線板１を備えたコンピュータや通信装置等の電子機器の信頼性の向上に寄与することができる。
図１３乃至図１６は、この発明の第２の実施例であるビルドアッププリント配線板の製造方法を説明するための説明図である。
この例が上述した第１の実施例と大きく異なるところは、コア層ビアを、導電部（ビアランド）が重なるように配置した点である。
これ以外の構成は、上述した第１の実施例の構成と略同一であるので、その説明を簡略にする。
この例のビルドアッププリント配線板の製造方法では、まず、図１３及び図１４に示すように、複数の導電層と絶縁層とが積層されてなる多層構造を有するコア基板に、４つのコア層ビア８１，８１，…を、導電部８２，８２同士が互いに重なるように形成する。
各コア層ビア８１は、コア基板を貫通する断面円筒状の金属めっき層からなる導電層８３が形成され、両端部には、金属めっき層ならなる導電部８２，８２が形成される。
コア層ビア８１，８１，…は、平面視で、円筒状の導電層８３の中心軸が、正方形の頂点に位置するように配置され、この例の上記正方形の寸法は、第１の実施例における寸法よりも小さく設定される。
次に、図１５及び図１６に示すように、ドリルを用いて、４つのコア層ビア８１，８１，…の対称軸（上記正方形の中心を通る軸）に沿って、コア基板を貫通するように、穴あけ加工を施し、上記対称軸と各導電層８３の中心軸との距離程度の半径の貫通孔８４を形成する。
これによって、同図に示すように、コア層ビア８１，８１，…の導電層８３及び導電部２の上記対称軸側の領域が抉られて、コア基板を貫通し、その凹面が対称軸側を向くように形成された断面円弧状の導電層８５と、導電層８５の両端部に形成された金属めっき層ならなる導電部８６，８６とを有するコア層ビア８７，８７，…が、互いに分離された状態で形成される。
この例の構成によれば、上述した第１の実施例と略同様の効果を得ることができる。
加えて、一段とコア層ビアのピッチを小さくすることができる。
図１７及び図１８は、この発明の第３の実施例であるビルドアッププリント配線板の製造方法を説明するための説明図である。
この例が上述した第２の実施例と大きく異なるところは、６つのコア層ビアを重ねて配置した点である。
これ以外の構成は、上述した第２の実施例の構成と略同一であるので、その説明を簡略にする。
この例のビルドアッププリント配線板の製造方法では、まず、図１７に示すように、複数の導電層と絶縁層とが積層されてなる多層構造を有するコア基板に、６つのコア層ビア９１，９１，…を、導電部９２，９２同士が互いに重なるように形成する。
各コア層ビア９１は、コア基板を貫通する断面円筒状の金属めっき層からなる導電層９３が形成され、両端部には、金属めっき層ならなる導電部９２，９２が形成される。
コア層ビア９１，９１，…は、平面視で、円筒状の導電層９３の中心軸が、正六角形の頂点に位置するように配置される。
次に、図１８に示すように、ドリルを用いて、６つのコア層ビア９１，９１，…の対称軸（上記正六角形の中心を通る軸）に沿って、コア基板を貫通するように、穴あけ加工を施し、上記対称軸と各導電層９３の中心軸との距離程度の半径の貫通孔９４を形成する。
これによって、同図に示すように、コア層ビア９１，９１，…の導電層９３及び導電部９２の上記対称軸側の領域が抉られて、コア基板を貫通し、その凹面が対称軸側を向くように形成された断面円弧状の導電層９５と、導電層９５の両端部に形成された金属めっき層ならなる導電部９６，９６とを有するコア層ビア９７，９７，…が、互いに分離された状態で形成される。
この例の構成によれば、上述した第２の実施例と略同様の効果を得ることができる。
加えて、さらに一段とコア層ビアのピッチを小さくすることができる。
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述した実施例では、コア層ビアを、正方形状や正多角形状に配置する場合について述べたが、正三角形や、正八角形等、一般に、複数のコア層ビアを正多角形状に配置しても良いし、対称に配置しなくても良い。コア層ビアの大きさや、中心軸からの離隔も一定でなくても良い。
また、例えば６つのコア層ビアを、例えば長方形状の枠内に配置し、これらのなかに、例えば２つのグランド配線を構成するコア層ビアを形成しても良い。また、信号配線用のコア層ビアの方を大きく設定しても良い。
また、表面実装部品（ＳＭＤ：Surface Mount Device）の実装に加えて、スルーホール実装部品の実装にも適用することができる。
また、第１の実施例で、中央部に形成する貫通孔の大きさは、４つのコア層ビアの対称軸と各導電層の中心軸との距離程度の半径に限らず、これよりも大きくても良いし、小さくても良い。
また、第１の実施例では、コア層ビアを、隣接するコア層ビアの導電部（ビアランド）同士が互いに接するように、形成する場合について述べたが（図３（ａ））、所定の離隔以内で（例えば、あと僅かで接触する程度で）近接させるようにしても良い。このように、導電部同士を接触させないことによって、ＣＡＤを用いて設計する場合に、ショート扱いとならないので、容易にかつ迅速に設計を行うことができる。
また、第２の実施例で、配置するコア層ビア間の距離は、中央部に形成する貫通孔によって分断されて、コア層ビア間の絶縁が確保されれば、さらに、接近させても良い。
ビルドアップ層のコア基板のほか、一般に、多層プリント配線板のスルーホールやビアホールを形成する際に適用できる。
この発明の第１の実施例であるビルドアッププリント配線板の構成を示す断面図である。 同ビルドアッププリント配線板の構成を説明するための斜視図である。 同ビルドアッププリント配線板の製造方法を説明するための工程図である。 同ビルドアッププリント配線板の製造方法を説明するための工程図である。 同ビルドアッププリント配線板の製造方法を説明するための工程図である。 同ビルドアッププリント配線板の製造方法を説明するための工程図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 この発明の第２の実施例であるビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 この発明の第３の実施例であるビルドアッププリント配線板の製造方法を説明するための説明図である。 同ビルドアッププリント配線板の製造方法を説明するための説明図である。 従来技術を説明するための説明図である。
符号の説明
１ ビルドアッププリント配線板（多層プリント配線板）
４ コア基板（基板）
５，６ ビルドアップ層
７，８ 表面実装部品（電気部品）
９ コア層ビア（導電路、第２の導電路）
１１，８７，９７ コア層ビア （導電路、第１の導電路）
１２，１３ａ，１３ｂ，１４，１５ａ，１５ｂ ビルドアップ層ビア
１９ 導電層（導電部本体）
２２，２３ 導電部（縁端導電部、ランド）
２５ 導電層（導電部本体）
２６，２７ 導電部（縁端導電部、ランド）
４２ コア層ビア（導電部）
４３ 導電層（導電部本体）
４４，４５ 導電部（縁端導電部、ランド）
４８ 貫通孔（第１の貫通孔）
５８ 貫通孔（第２の貫通孔）
８５，９５ 導電層（導電部本体）
８６，９６ 導電部（縁端導電部、ランド）

Claims (13)

  1. 電気部品を搭載し、複数の絶縁層と導電層とが交互に積層され、前記導電層に略垂直な方向に沿って、導電路が形成されてなる多層プリント配線板の製造方法であって、
    複数の絶縁層と導電層とが交互に積層されてなる基板に、前記導電路を構成し、前記基板を貫通する複数の第１の導電路及び前記複数の第１の導電路に囲まれて配置される第２の導電路を形成する導電路形成工程を含み、
    該導電路形成工程は、前記基板に、筒状又は柱状の導電部本体の両端に縁端導電部が形成されてなる複数の導電部を、互いに隣接した前記縁端導電部同士が、少なくとも所定の離隔以内で近接又は接触するように形成する第１の工程と、
    前記複数の導電部の配置領域の中央部を、前記導電部の前記中央部の側の一部が除去され、互いに隣接した前記縁端導電部同士が少なくとも分離されるように穿孔して、第１の貫通孔を形成して、前記複数の第１の導電路を形成する第２の工程と、
    前記第１の貫通孔に絶縁体を充填した後、前記絶縁体が充填された前記第１の貫通孔の内部に、前記第１の貫通孔よりも断面の寸法が小さい第２の貫通孔を形成する第３の工程と、
    前記第２の貫通孔の内壁面に導電層を形成して、前記第２の導電路を形成する第４の工程とを含むことを特徴とする多層プリント配線板の製造方法。
  2. 前記第１の工程では、前記複数の第１の導電部を、互いに隣接した前記縁端導電部同士が接触するように形成することを特徴とする請求項１記載の多層プリント配線板の製造方法。
  3. 前記第１の工程で形成される前記縁端導電部は、略円形状のランドからなり、前記第１の工程では、前記複数の第１の導電部を、互いに隣接した前記ランドの周縁を含む円弧の一部が重なるように形成することを特徴とする請求項２記載の多層プリント配線板の製造方法。
  4. 前記第１の工程では、前記複数の第１の導電部を、前記中央部の周りに環状に配置することを特徴とする請求項１、２又は３記載の多層プリント配線板の製造方法。
  5. 前記第１の導電路は、信号配線を構成し、前記第２の導電路は、グランド配線を構成することを特徴とする請求項１乃至４のいずれか１に記載の多層プリント配線板の製造方法。
  6. 前記基板としてのコア基板の上面側及び下面側に、ビルドアップ層を形成することを特徴とする請求項１乃至５のいずれか１に記載の多層プリント配線板の製造方法。
  7. 前記第１の導電路及び前記第２の導電路を介して、前記電気部品としての表面実装部品に設けられた接続端子と所定の前記導電層とが接続されることを特徴とする請求項１乃至６のいずれか１に記載の多層プリント配線板の製造方法。
  8. 電気部品を搭載し、複数の絶縁層と導電層とが交互に積層され、前記導電層に略垂直な方向に沿って、導電路が形成されてなる多層プリント配線板であって、
    複数の絶縁層と導電層とが交互に積層されてなる基板に形成され、前記導電路を構成し、前記基板を貫通する複数の第１の導電路と、前記複数の第１の導電路に囲まれて配置される第２の導電路とを備え、
    前記第１の導電路及び前記第２の導電路は、筒状又は柱状の導電部本体の両端に縁端導電部が形成されてなり、
    前記複数の第１の導電路は、互いに隣接した前記縁端導電部同士が、分離されるように配置され、かつ、前記第２の導電路は、前記複数の第１の導電部の配置領域の中央部に、前記各第１の導電路と所定の離隔を保って配置され、
    前記第１の導電路の少なくとも前記縁端導電部の周縁の前記中央部側の部位は、前記第２の導電路の前記縁端導電部の周縁の形状に対応した形状に成形されて、前記第２の導電路と前記所定の離隔が保たれていることを特徴とする多層プリント配線板。
  9. 前記第１の導電路の前記縁端導電部は、略円形状のランドの前記中央部側の部位が除去されて形成され、かつ、前記複数の第１の導電路は、互いに隣接する前記ランドの周縁を含む円弧の一部が接触するか又は重なるように形成されていることを特徴とする請求項８記載の多層プリント配線板。
  10. 前記複数の第１の導電路は、前記中央部の周りに環状に配置されていることを特徴とする請求項８又は９記載の多層プリント配線板。
  11. 前記第１の導電路は、信号配線を構成し、前記第２の導電路は、グランド配線を構成することを特徴とする請求項８、９又は１０記載の多層プリント配線板。
  12. 前記基板としてのコア基板の上面側及び下面側に、ビルドアップ層が形成されてなっていることを特徴とする請求項８乃至１１のいずれか１に記載の多層プリント配線板。
  13. 前記第１の導電路及び前記第２の導電路を介して、前記電気部品としての表面実装部品に設けられた接続端子と所定の前記導電層とが接続されていることを特徴とする請求項８乃至１２のいずれか１に記載の多層プリント配線板。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095615A (ja) * 2013-11-14 2015-05-18 イビデン株式会社 プリント配線板
JP2020107878A (ja) * 2018-12-27 2020-07-09 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 多層回路基板

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
JP2010027654A (ja) * 2008-07-15 2010-02-04 Nec Corp 配線基板、配線基板のビア形成方法、及び配線基板の製造方法
US9123780B2 (en) * 2012-12-19 2015-09-01 Invensas Corporation Method and structures for heat dissipating interposers
US9603255B2 (en) * 2015-02-20 2017-03-21 Nextgin Technology Bv Method for producing a printed circuit board
US10257932B2 (en) * 2016-02-16 2019-04-09 Microsoft Technology Licensing, Llc. Laser diode chip on printed circuit board
EP3435747A4 (en) * 2016-03-24 2019-11-27 Kyocera Corporation PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREFOR
JP6819268B2 (ja) * 2016-12-15 2021-01-27 凸版印刷株式会社 配線基板、多層配線基板、及び配線基板の製造方法
JP7089453B2 (ja) * 2018-10-10 2022-06-22 新光電気工業株式会社 配線基板及びその製造方法
CN114828384A (zh) * 2021-01-21 2022-07-29 欣兴电子股份有限公司 电路板及其制作方法与电子装置
US20230063808A1 (en) * 2021-09-02 2023-03-02 Apple Inc. Coaxial via shielded interposer
US11895773B2 (en) * 2021-11-15 2024-02-06 Unimicron Technology Corp. Circuit board structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1051137A (ja) * 1996-07-30 1998-02-20 Nec Toyama Ltd プリント配線板の製造方法
JP2000216513A (ja) * 1999-01-22 2000-08-04 Hitachi Ltd 配線基板及びそれを用いた製造方法
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
JP2001244635A (ja) * 2000-03-01 2001-09-07 Ibiden Co Ltd プリント配線板の製造方法
JP2002305377A (ja) * 2001-04-09 2002-10-18 Ibiden Co Ltd 多層プリント配線板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001244636A (ja) 2000-03-01 2001-09-07 Ibiden Co Ltd プリント配線板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1051137A (ja) * 1996-07-30 1998-02-20 Nec Toyama Ltd プリント配線板の製造方法
JP2000216513A (ja) * 1999-01-22 2000-08-04 Hitachi Ltd 配線基板及びそれを用いた製造方法
JP2000357873A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
JP2001244635A (ja) * 2000-03-01 2001-09-07 Ibiden Co Ltd プリント配線板の製造方法
JP2002305377A (ja) * 2001-04-09 2002-10-18 Ibiden Co Ltd 多層プリント配線板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015095615A (ja) * 2013-11-14 2015-05-18 イビデン株式会社 プリント配線板
JP2020107878A (ja) * 2018-12-27 2020-07-09 テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． 多層回路基板

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