JP2008182240A - インターロック構造を備えたチップキャリア - Google Patents

インターロック構造を備えたチップキャリア Download PDF

Info

Publication number
JP2008182240A
JP2008182240A JP2008012892A JP2008012892A JP2008182240A JP 2008182240 A JP2008182240 A JP 2008182240A JP 2008012892 A JP2008012892 A JP 2008012892A JP 2008012892 A JP2008012892 A JP 2008012892A JP 2008182240 A JP2008182240 A JP 2008182240A
Authority
JP
Japan
Prior art keywords
base material
etching
lead frame
filling compound
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008012892A
Other languages
English (en)
Inventor
Say Teow Chan
サイ・テウ・チャン
Yue Gen Yu
ユ・ゲン・ユ
Hong Gu
ホン・グ
Dawei Xing
ダウェイ・ジン
Yun Zhao
ユン・ジャオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASMPT Singapore Pte Ltd
Original Assignee
ASM Technology Singapore Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM Technology Singapore Pte Ltd filed Critical ASM Technology Singapore Pte Ltd
Publication of JP2008182240A publication Critical patent/JP2008182240A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】リードフレームおよびそのリードフレームの製造方法を提供する。
【解決手段】まず、平坦な第一及び第二の側面を有するベース材料を、エッチングされた領域を形成するための所定のエッチングレベルへと第一の側面から選択的にエッチングする。その後、ベース材料の第一の側面上のエッチングされた領域が、充填用化合物で充填される。その後、ベース材料が、第二の側面上に充填用化合物を露出させるためのエッチングレベルへと第二の側面からエッチングされる。
【選択図】図３ｄ

Description

本発明は電子装置に係り、特に、半導体のアセンブリ及びパッケージング中に半導体集積回路チップを支持するために使用されるリードフレーム等のチップキャリアに関する。
リードフレームは伝統的に、その上に取り付けられた半導体回路に電気相互接続を提供するために使用される。典型的に、リードフレームを製造するために使用されるベース材料は、銅合金、ステンレス鋼または４２合金である。しかしながら、より小さくて薄いパッケージサイズを有しながらもより高いリード数を有する高性能装置に対する要求によって、より高価なボール・グリッド・アレイ（Ｂａｌｌ‐Ｇｒｉｄ Ａｒｒａｙ，ＢＧＡ）等の積層基板が急速に使用されるようになっている。
モールド化合物がリードフレームの一側の上のみにおいてリードフレーム上へとモールドされるというＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏ‐Ｌｅａｄ）パッケージが開発されている。これは、小さなサイズ、費用対効果、高い歩留まりで知られている。これは、ＢＧＡパッケージと性能及び効率において匹敵する。また、ＱＦＮパッケージは、共平面性及び放熱性が改善された高速回路に対して、特定の機械的利点を有する。ＱＦＮパッケージは、高周波数応用において“ノイズ”を生成するアンテナとして機能することがあるガルウイング型リードを有さないので、その電気性能は、従来のリードパッケージに対して優れている。
ＱＦＮパッケージは、低リード数アレイにおいて使用されるのに最適である。それにも関わらず、標準的なリードフレームパッケージと比較した際のＱＦＮパッケージの他の利点は、より高密度の相互接続を提供できるという点である。ＱＦＮパッケージのリードは典型的に、一、二または三列の構成で配置されている。また、ＱＦＮパッケージは、リードフレームに基づいたパッケージングが、積層に基づいた基板よりもコストが安いという利点を生かしている。何故ならば、多くの高コストの製造段階を介して印刷回路基板を製造するのよりも、単純に銅の薄いピースをエッチングしてリードフレームを形成する方が安価だからである。
しかしながら、既存のリードフレーム製造プロセスは、電気相互接続の多重の列を容易に備えることができるＢＧＡパッケージと比較して同程度の性能を有するリードフレームを製造するには、依然として不安定である。このような高性能リードフレームを製造可能なリードフレームを製造するための新規プロセスを開発する必要があるということは明らかである。
従って、より高価なＢＧＡ基板に対して有効な代替物として使用可能なリードフレーム等のチップキャリアを開発することが、本発明の課題の一つである。
また、従来のリードフレームと比較して比較的多数のリードを有し、そのリードがインターロック構造で適切に支持されてリードフレームが高密度パッケージングに適しているチップキャリアを製造することが、本発明の他の課題である。
本発明の第一側面によると、リードフレームの製造方法が提供される。本製造方法は、平坦な第一及び第二の側面を有するベース材料を提供する段階と、エッチングされた領域を形成するための所定のエッチングレベルへと第一の側面からベース材料を選択的にエッチングする段階と、ベース材料の第一の側面上のエッチングされた領域を充填用化合物で充填する段階と、第二の側面上に充填用化合物を露出させるためのエッチングレベルへと第二の側面からベース材料をエッチングする段階とを備える。
本発明の第二側面によるとリードフレームが提供される。本リードフレームは、実質的に平坦な第一及び第二の側面を有するベース材料であり、該ベース材料のエッチングされた領域によって離隔された少なくとも一つのダイパッド及び複数のリードを画定するベース材料と、ダイパッド及びリードをインターロックするためのベース材料のエッチングされた領域に形成された充填用化合物とを含み、充填用化合物が、ベース材料の平坦な第一及び第二の側面と略同一平面であるように形成されている。
本発明の第三側面によるとリードフレームが提供される。本リードフレームは、実質的に平坦な第一及び第二の側面を有するベース材料であり、該ベース材料のエッチングされた領域によって離隔された少なくとも一つのダイパッド及び複数のリードを画定するベース材料と、ダイパッド及びリードをインターロックするためのベース材料のエッチングされた領域に形成された充填用化合物と、ベース材料に対して充填用化合物を固定するための、エッチングされた領域の周囲のエッジに沿って配置されたくぼみ形状の固定用特徴部とを備える。
以下、本発明の好ましい実施形態を例示する添付図面を参照して、本発明の更なる詳細を開示する。図面の特殊性及びそれに関連する開示は、特許請求の範囲によって定められる本発明の広範な同一性の一般性を失わせるものではないということは理解されたい。
本発明によるリードフレーム及びその製造の特徴は、添付図面を参照して、以下の詳細な開示を読むことによって、完全に理解されるものである。
図１は、半導体ダイ１１を支持するために使用される本発明の好ましい実施形態によるリードフレームの部分切開平面図である。リードフレームは、リード１２と、半導体ダイ１１がその上に結合されるダイパッド１０とを備える。半導体ダイは、ファインワイヤ１３（典型的には金ワイヤ）を用いてリード１２に接続される。リード１２及びダイパッド１０は、ニッケル、ニッケル合金の第一層、パラジウム、金、銀、これらの合金の第二層でメッキされて、リード１２とワイヤ１３との間の接続性を増強させ、並びに、リード１２及びダイパッド１０の印刷回路基板上へのはんだぬれ性を増強させる。望ましくは、リードフレームはリード１２の内側と外側のリングを備え、リードフレーム内の電機接続の密度を増大させる。
図２ａから２ｆは、ベース材料が図１のリードフレームを製造するためのものである製造プロセスの第一パート中の多様な段階におけるベース材料の断面図を示す。図２ａは、そこからリードフレームが形成される第一及び第二の平坦な側面を有するベース金属２０から成る金属ベース材料を示す。例えば、ベース材料は、略０．００３から０．０２０インチまでの厚さの銅の薄いシートを含む。
図２ｂは、フォトレジスト層２１がベース金属２０の第一側面上に加えられた様子を示す。フォトレジスト２１は、感光性アクリルポリマーの系を含み得て、また、シート形状または液体として適用され得る。その厚さは０．０００２から０．００３インチまでの範囲で有り得る。
図２ｃは、フォトレジスト層２１がマスキングされて、露光されて、その後、フォトレジスト層２１のマスキングされていない領域を除去するために現像されて、リードフレームパターンを形成するために選択的にエッチングされるベース金属の特定の領域２２が露出される様子を示す。
図２ｄは、第一ハーフエッチングプロセス後のリードフレーム構造を示し、このプロセス中に、ベース金属２０の露出された領域２２が、所望のリードフレームパターンを生じさせるための所定のエッチングレベルへと、ベース金属２０のシートの厚さの略半分に選択的にエッチングされる２３。このエッチングプロセスは典型的には湿式エッチングプロセスであり、塩化第二鉄または塩化第二銅がエッチング剤として使用される。ここで、当該分野においては、多数の他の周知のエッチングプロセス及びエッチング剤が存在しており、本発明は特定のエッチングプロセスに限定されるものではない。
図２ｅでは、残存するフォトレジストが、エッチングされたベース材料から剥離されて、ハーフエッチングされたリードフレームパターン２４が残される。この剥離プロセスは、アルカリ溶液での水溶解を用いて行われることが好ましい。
ベース金属２０の第一側面上のエッチングされた領域はその後、充填用化合物２５で充填される。図２ｆは、モールド化合物や穴埋めインクなどの充填用化合物２５が、それぞれモールドまたは印刷によってリードフレーム２４のハーフエッチングされた領域のキャビティ内に導入された後のハーフエッチングされたリードフレーム２４を示す。このプロセスの後には、リード１２及びダイパッド１０の両方が、硬化プラスチックモールド化合物または穴埋めインクによって、取り囲まれて、インターロックされている。従来の下流プロセスとの互換性のために、モールド化合物は、半導体パッケージング産業において一般的に使用されている熱硬化型プラスチック化合物であることが好ましい。充填用化合物２５を注入した後に、余剰の充填用化合物を除去するために、好ましくは、モールド化合物または穴埋めインクのにじみのばり取りが化学的なばり取りまたは機械的なばり取りのどちらか、またはその両方によって実行される。
代替案として、上述のようにベース金属２０の第一側面をエッチングする前に、電気分解または他のメッキプロセスによって、ベース金属２０の第二側面の全体または選択された領域の上に、一つ以上のメッキ層２８（図３及び４を参照）を堆積させることが可能である。この場合、ベース金属の第二側面は、第一側面上のエッチングの際にメッキ層２８を保護するために、適切に被覆されることが望ましい。第一側面上のエッチングの後には、エッチングされた領域は、充填用化合物２５で同様に充填される。
図２に示されるプロセスの後で、二つの選択肢のいずれか一つを用いて、最終的なリードフレームを製造することができる。
図３ａから３ｄは、完成したリードフレームを製造するための本発明の第一の好ましい実施形態による製造プロセスの第二パート中の様々な段階におけるベース材料の断面図を示す。図３ａは、積層後のリードフレームを示し、積層中においては、テープ、フォトレジスト、印刷レジストまたは他のカバー層が、エッチングマスク２６として第一側面に加えられて、（既にハーフエッチングされている）第一側面の上面が、第二エッチングプロセス中に更にエッチングされることを防止するために、モールドされたリードフレームパターンを被覆する。
図３ｂでは、選択的エッチングではなくて、第二側面上の被覆されていない表面の実質的に全てがハーフエッチングされており、第二エッチングプロセス後のリードフレーム構造２７が示されている。この第二エッチングプロセス中に、エッチングマスクによって被覆されていない銅シートの表面は、リードフレーム構造２７を生じさせるためのエッチングレベルへと、ベース金属２０の厚さの略半分にエッチングされる。このエッチングプロセスは、図２ｄのプロセスと同じものであるが、選択的にマスキングせずに実施されることが好ましく、ベース金属２０の第二側面の全てがこのエッチングレベルへとエッチングされることになる。第二側面からベース金属２０をエッチングした後では、充填用化合物２５が第二側面上に露出される。
図３ｃは、層またはテープの剥離後のリードフレーム構造２７を示し、この剥離中に、エッチングマスクとして使用された保護層２６が除去される。
図３ｄは、メッキプロセス後の完成したリードフレーム２９を示し、このメッキプロセス中に、複数のメッキ層２８が、充填用化合物２５で充填されていないベース金属２０の第一及び第二側面の領域上に堆積される。まず、ニッケルまたはニッケル合金の中間層２８が、好ましくは無電解メッキプロセスによって加えられる。中間層の厚さは典型的には、０．２５から１０マイクロメートルまでで有り得て、より好ましくは、０．５から５マイクロメートルまでの範囲内である。次に、一つ以上の保護層を、好ましくは無電解メッキまたは浸漬プロセスによって、メッキするが、ここで、パラジウム、パラジウム合金、金、金合金、銀から成る組から選択された少なくとも一つの金属がメッキされる。保護層の厚さは、０．００１から５マイクロメートルまでの範囲内であることが好ましい。充填用化合物２５は導電体ではないので、このメッキ層２８は、充填用化合物の上にはメッキされない。これによって、本発明の好ましい実施形態によるリードフレームが製造される。
図４ａから４ｇは、完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の様々な段階におけるベース材料の断面図を示す。本実施形態では、メッキは、リードフレーム構造２７の一つの表面上（好ましくは第一側面上）にまず行われる。図４ａは、積層後のリードフレームを示し、この積層中に、テープ、フォトレジスト、印刷レジストまたは他のカバー層が、メッキマスク２６として加えられて、メッキ中に銅シートの充填されていない第二側面上でメッキが生じることを防止するために、銅シートを被覆する。
図４ｂは、メッキ後のリードフレームを示し、ニッケル／パラジウム、ニッケル／金、ニッケル／パラジウム／金、及び／又は、銀及び錫を含む一方のメッキ層２８が、好ましくは電気メッキ及び／又は無電解メッキによって、メッキされ得る。このメッキ層２８のメッキの厚さは、０．００１から５マイクロメートルまでの範囲内であることが好ましい。
図４ｃは、マスクを剥離した後のリードフレーム構造を示し、第二側面用のカバー層として使用されたエッチングマスク２６が除去されている。
図４ｄは、積層後のリードフレーム構造を示し、この積層中に、リードフレームの第一側面上のハーフエッチングされた表面が第二エッチングプロセス中にエッチングされることを防止するために、テープ、フォトレジスト、印刷レジストまたはエッチングマスク２６等の他のカバー層が加えられる。
図４ｅは、第二エッチング後のリードフレームを示し、第二エッチング中に、ベース材料の第二側面が、充填用化合物２５を露出させるためにシートの深さの半分にエッチングされる。このエッチングプロセスは、図３ｂに関して説明したエッチングプロセスと同じものである。
第一側面をエッチングする前にメッキ層２８でベース金属２０の第二側面の全てがメッキされているという上述の代替案のプロセスにおいては、第二側面の全てがエッチングされないことが望ましい。その代わりに、第二側面上のメッキ層２８が最終的な製品において維持される領域は、こうしたエッチング中に被覆されることが望ましい。従って、この場合、ベース金属２０の第二側面上に充填用化合物２５を露出させるために、充填用化合物２５が位置するベース金属２０の選択された領域のみが、第二側面上でエッチングされる。従って、ベース金属２０の第二側面は既にメッキされているので、図４ｆに関連して以下に開示されるベース金属２０の第二側面の更なるメッキは必要ない。
図４ｆは、ベース金属２０の第二側面のエッチング後の第二側面のメッキ後のリードフレームを示す。複数のメッキ層２８が、充填用化合物２５によって充填されていない領域の上に堆積されている。選択肢の一つは、メッキ（好ましくは無電解メッキ）によって、ニッケルまたはニッケル合金の中間層を加えることである。ニッケル層の厚さは典型的には、０．２５から１０マイクロメートルまでで有り得て、好ましくは０．５から５マイクロメートルまでの範囲内である。その後、一つ以上の保護層が、好ましくは無電解または浸漬メッキによって、メッキされ、このメッキ中に、パラジウム、パラジウム合金、金、金合金から成る組から選択された少なくとも一つの金属がメッキされる。保護層の厚さは０．００１から５マイクロメートルまでの範囲内であることが好ましい。他の選択肢は、銀または錫の層を０．００１から５マイクロメートルの範囲内で、好ましくは、無電解または浸漬メッキを用いてメッキすることである。充填用化合物２５は導電体ではないので、このメッキ層２８は、充填用化合物の上にはメッキされない。
図４ｇは、層またはテープの剥離後の完成したリードフレーム構造２９を示し、この剥離中に、エッチングマスク２６またはカバー層として使用された積層が除去される。
図５ａから５ｄは、本発明の好ましい実施形態による製造プロセスを利用して製造することのできるリードフレームの様々なレイアウトを示す。図５ａは、２列のリードレイアウトを有するリードフレーム１４の平面図である。この構成では、それぞれのダイパッド１０を取り囲む二列のリード１２が存在する。それぞれのダイパッド１０は複数のリード１２によって取り囲まれており、リード１２及びダイパッド１０は、リードフレーム１４のベース材料のエッチングされた領域１６によって離隔されている。ダイパッド１０及びリード１０のインターロックのために、充填用化合物２５が、リードフレーム１４のエッチングされた領域１６中に導入されている。図３ｄ及び４ｇに示されるように、充填用化合物２５は、ベース材料の第一及び第二の平坦な側面と実質的に同一平面であるように形成される。リード１２は正方形または矩形の形状で有り得て、また、規則的な一直線のパターンに配置され得る。
図５ｂは、３列のリードレイアウトを有するリードフレーム１４の平面図である。この構成では、それぞれのダイパッド１０を取り囲む三列のリード１２が存在する。リード１２は正方形または矩形の形状で有り得て、また、規則的な一直線のパターンに配置され得る。このレイアウトによって、リードフレーム１４が、２列のリードレイアウトよりも高いリード数を提供可能になる。
図５ｃは、３列のリードレイアウトを有する他のリードフレーム１４の平面図であるが、リードは、規則的な一直線のパターンの代わりに、スタガード型パターンを有する。このスタガード型パターンは、ワイヤ結合ループレイアウトの選択肢をより多くする利点を有する。
図５ｄは、３列のスタガード型リードレイアウトを有する更に他のリードフレーム１４の平面図であるが、リード１２は、四角形の代わりに、円形にエッチングされている。円形のリード１２は、モールド中にモールド化合物の流れを促進することに役立ち得る。
図６ａから６ｅは、本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、モールドの固定を増強するための様々な特徴部を示す。図６ａはモールド化合物でリードフレーム１４をモールドする際のモールドのボイドを防止し、充填用化合物に対する固定を増強するための複数の特徴部を示す。
固定用特徴部の一つは、ダイパッド１０のエッジに沿って予めエッチングされて間隔の空けられた多重ノッチという形状で有り得るノッチイン特徴部３０を含む。これはモールド後のモールド化合物を固定するためのものであり、モールド化合物が外れることを防止する。また、ノッチイン特徴部３０は、モールドの流れを促進し、モールドのボイドを排除することができる。このノッチイン特徴部は、正方形や矩形等の四角形で有り得る。
更なる固定用特徴部は、リードフレーム１４のエッチングされた領域１６の周囲のエッジに沿ったくぼみで有り得て、リードフレーム１４に対して充填用化合物２５を固定するためのものである。くぼみは、エッチングされた領域１６の側面に沿った実質的なＴ字型で有り得て（例えばＴ字型ロック３１）、または、コーナーの実質的なＭ字型（例えばＭ字型ロック３２）で有り得る。また、Ｔ字型ロック３１及びＭ字型ロック３２は、モールドのボイドが、リードフレーム１４のモールドパネルのエッジ上に形成されることを防止するのに役立つ。
図６ｂは、モールド固定用及びボイド形成防止用特徴部が、ダイパッド１０のエッジ上の半円形のノッチイン特徴部３３である場合を示すリードフレーム１４の平面図である。この半円形は、モールドのボイドを防止することにおいて優れた性能を示す。
図６ｃは、ダイパッド１０上の他のモールド固定用特徴部を示し、ダイパッド１０の全体が多数の小型パッド３４から成っている。小型パッド３４のそれぞれは、エッチングされた領域１６においてこの小型パッドが充填用化合物２５で取り囲まれた際に、充填用化合物２５に対する固定用特徴部として機能し得る。
図６ｄは、ベース材料に対して充填用化合物を固定するための固定用特徴部として機能する露出されたタイバー３５を示す。露出されたタイバー３５のそれぞれは、ダイパッド１０をコーナーのリード１２に接続し、また、タイバー３５はそれぞれのダイパッド１０のコーナーに位置していることが好ましい。これは、ダイパッド１０が大型のダイサイズ用に設計されている場合に特に有益である。更に、図６ａ及び６ｄの特徴部を組み合わせて、より良いリードフレーム性能を達成することができる。
図６ｅは、リードフレーム１４上に非金属のダイパッド１０を有するリードフレーム１４の平面図である。金属ダイパッド１０の代わりに、リードフレーム上に取り付けられたダイが、上述のようなダイパッドの位置において、リードフレーム１４のエッチングされた領域１６上へと導入された充填用化合物上に、直接存在している。
従って、本発明により、まずベース材料の一側からベース材料をエッチングして、モールド化合物や穴埋めインク等の充填用化合物を、ダイパッド及びリードの保持用のインターロックリードフレームパターンとして加えることによる、リードフレームの製造方法が開示された。その後、ベース材料は反対側からエッチングされて、充填用化合物が露出される。これによって、リードフレームのリード数が大幅に増加し、また、最終的なパッケージの厚さが減少する。
また、リードフレームパターンをインターロックし、それによって、従来技術の方法と比較してリード数を顕著に増加し、パッケージングの厚さを減少するために、モールド化合物や穴埋めインク等の充填用化合物を使用する、新規リードフレームが開示された。本発明の好ましい実施形態によって、２ミルという薄さのより薄いリードフレームの製造が可能になる。また、本発明のプロセスによって、リードフレームとこれをインターロックする充填用化合物との間の接着性を良くすることができる。
使用されるフォトレジスト、モールド化合物、穴埋めインク、印刷レジスト及びテープの種類、リードフレームを形成するためにベース材料をエッチングするプロセス、リードとパッドとの間のインターロックを形成するためにモールドするまたはインクで穴埋めするプロセス、モールドのにじみを除去するためのばり取りのプロセス、メッキ層を堆積させるプロセス等の上述の様々なプロセスの詳細は、例示目的のためだけに提供されたものであり、均等な結果を提供する他のプロセス及び材料で代替してもよいということは認識されたい。
本発明の原理について、本願で開示される特定の方法に関して明示したが、本発明の実施において、多様な逸脱が行われ得ることは認識されたい。本発明の範囲は、本願で開示される特定の方法に限定されるものではなく、特許請求の範囲によって判断されるものである。
本発明の好ましい実施形態によるリードフレームの部分切開平面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 図１のリードフレームを製造するために、充填用化合物がベース材料に組み込まれる製造プロセスの第一パート中の或る段階におけるベース材料の断面図である。 完成したリードフレームを製造するための本発明の第一の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第一の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第一の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第一の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 完成したリードフレームを製造するための本発明の第二の好ましい実施形態による製造プロセスの第二パート中の或る段階におけるベース材料の断面図を示す。 本発明の好ましい実施形態による製造プロセスを利用して製造することのできるリードフレームのレイアウトを示す。 本発明の好ましい実施形態による製造プロセスを利用して製造することのできるリードフレームのレイアウトを示す。 本発明の好ましい実施形態による製造プロセスを利用して製造することのできるリードフレームのレイアウトを示す。 本発明の好ましい実施形態による製造プロセスを利用して製造することのできるリードフレームのレイアウトを示す。 本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、充填用化合物に対する固定を増強するための特徴部を示す。 本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、充填用化合物に対する固定を増強するための特徴部を示す。 本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、充填用化合物に対する固定を増強するための特徴部を示す。 本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、充填用化合物に対する固定を増強するための特徴部を示す。 本発明の好ましい実施形態によるリードフレームのモールド中のモールドのボイド形成を防止し、充填用化合物に対する固定を増強するための特徴部を示す。
符号の説明
１０ ダイパッド
１１ 半導体ダイ
１２ リード
１３ ファインワイヤ
１４ リードフレーム

Claims (23)

  1. 平坦な第一及び第二の側面を有するベース材料を提供する段階と、
    エッチングされた領域を形成するための所定のエッチングレベルへと前記第一の側面から前記ベース材料を選択的にエッチングする段階と、
    前記ベース材料の前記第一の側面上の前記エッチングされた領域を充填用化合物で充填する段階と、
    前記第二の側面上に前記充填用化合物を露出させるためのエッチングレベルへと前記第二の側面から前記ベース材料をエッチングする段階とを備える、リードフレームの製造方法。
  2. 前記エッチングレベルが、前記ベース材料の厚さの略半分である、請求項１に記載の製造方法。
  3. 前記充填用化合物が穴埋めインクを含む、請求項１に記載の製造方法。
  4. 前記充填用化合物で充填する段階が、前記穴埋めインクを前記エッチングされた領域上へと印刷する段階を含む、請求項３に記載の製造方法。
  5. 前記充填用化合物がモールド化合物を含む、請求項１に記載の製造方法。
  6. 前記充填用化合物を導入した後に、前記ベース材料の前記第一の側面から余剰な充填用化合物を除去する段階を更に備える、請求項１に記載の製造方法。
  7. 前記ベース材料の前記第一の側面を被覆する一方で、被覆されていない前記第二の側面から前記ベース材料をエッチングする段階を更に備える、請求項１に記載の製造方法。
  8. 前記第二の側面をエッチングした後に、前記充填用化合物で充填されていない前記ベース材料の前記第一及び第二の側面の領域上にメッキ層を堆積させる段階を更に備える、請求項７に記載の製造方法。
  9. 前記ベース材料の前記第二の側面の略全てが、選択的にエッチングされず、前記第二の側面上の前記充填用化合物を露出させるためのエッチングレベルへとエッチングされる、請求項１に記載の製造方法。
  10. 前記ベース材料の前記第二の側面上の選択された領域のみが、前記第二の側面上の前記充填用化合物を露出させるためのエッチングレベルへと選択的エッチングによって、エッチングされる、請求項１に記載の製造方法。
  11. 前記第二の側面をエッチングする前に、前記ベース材料の前記第二の側面を被覆して、
    前記ベース材料の前記第一の側面上にメッキ層を堆積させる段階を更に備える、請求項１に記載の製造方法。
  12. 前記ベース材料の前記第二の側面をエッチングする前に、メッキされた前記ベース材料の前記第一の側面を被覆する段階を含む、請求項１１に記載の製造方法。
  13. 前記ベース材料の前記第二の側面をエッチングした後に、前記第二の側面上に一つ以上のメッキ層を堆積させる段階を更に備える、請求項１２に記載の製造方法。
  14. 前記第一の側面から前記ベース材料を選択的にエッチングする前に、準備されている前記ベース材料の第二側面上にメッキ層を堆積させる段階を更に備える、請求項１に記載の製造方法。
  15. 前記第二の側面から前記ベース材料をエッチングする段階は、前記第二の側面上にメッキされたメッキ層を選択的に被覆する一方で、被覆された前記メッキ層をエッチングせずに前記第二側面上に前記充填用化合物を露出させるためのエッチングレベルへと前記第二の側面から前記ベース材料を選択的にエッチングする段階を更に備える、請求項１４に記載の製造方法。
  16. 実質的に平坦な第一及び第二の側面を有するベース材料であり、該ベース材料のエッチングされた領域によって離隔された少なくとも一つのダイパッド及び複数のリードを画定するベース材料と、
    前記ダイパッド及び前記リードをインターロックするための前記ベース材料の前記エッチングされた領域に形成された充填用化合物とを含み、
    前記充填用化合物が、前記ベース材料の平坦な前記第一及び第二の側面と略同一平面であるように形成されている、リードフレーム。
  17. 前記ベース材料に対して前記充填用化合物を固定するための、前記ダイパッドのエッジに沿って間隔の空けられた複数のノッチを備えた前記ベース材料上の固定用特徴部を含む、請求項１６に記載のリードフレーム。
  18. 前記ノッチが半円形または四角形である、請求項１７に記載のリードフレーム。
  19. 前記ベース材料に対して前記充填用化合物を固定するための、前記ダイパッドを前記リードに接続するタイバーを備えた前記ベース材料上の固定用特徴部を含む、請求項１６に記載のリードフレーム。
  20. 前記ダイパッドのそれぞれが、前記ダイパッドに対して前記充填用化合物を固定するための、前記充填用化合物によって取り囲まれた複数の小型パッドを有する、請求項１６に記載のリードフレーム。
  21. 前記ベース材料に対して前記充填用化合物を固定するための、前記エッチングされた領域の周囲のエッジに沿って配置された複数のくぼみを備えた前記ベース材料上の固定用特徴部を含む、請求項１６に記載のリードフレーム。
  22. 前記複数のくぼみが略Ｔ字型またはＭ字型である、請求項２１に記載のリードフレーム。
  23. 実質的に平坦な第一及び第二の側面を有するベース材料であり、該ベース材料のエッチングされた領域によって離隔された少なくとも一つのダイパッド及び複数のリードを画定するベース材料と、
    前記ダイパッド及び前記リードをインターロックするための前記ベース材料の前記エッチングされた領域に形成された充填用化合物と、
    前記ベース材料に対して前記充填用化合物を固定するための、前記エッチングされた領域の周囲のエッジに沿って配置されたくぼみ形状の固定用特徴部とを備える、リードフレーム。
JP2008012892A 2007-01-24 2008-01-23 インターロック構造を備えたチップキャリア Pending JP2008182240A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US88641007P 2007-01-24 2007-01-24

Publications (1)

Publication Number Publication Date
JP2008182240A true JP2008182240A (ja) 2008-08-07

Family

ID=39640988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008012892A Pending JP2008182240A (ja) 2007-01-24 2008-01-23 インターロック構造を備えたチップキャリア

Country Status (6)

Country Link
US (1) US20080174981A1 (ja)
JP (1) JP2008182240A (ja)
KR (1) KR20080069931A (ja)
CN (1) CN101231958B (ja)
SG (1) SG144859A1 (ja)
TW (1) TW200837920A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091326A (ja) * 2009-10-26 2011-05-06 Mitsui High Tec Inc リードフレーム及び半導体装置の中間製品

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110752B2 (en) * 2008-04-08 2012-02-07 Ibiden Co., Ltd. Wiring substrate and method for manufacturing the same
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
CN101840902B (zh) * 2010-04-30 2011-06-15 江苏长电科技股份有限公司 芯片直接置放引线框结构及其生产方法
US9805956B2 (en) * 2013-01-23 2017-10-31 Asm Technology Singapore Pte Ltd Lead frame and a method of fabrication thereof
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US10153424B2 (en) 2016-08-22 2018-12-11 Rohm Co., Ltd. Semiconductor device and mounting structure of semiconductor device
CN109427698B (zh) 2017-09-04 2023-08-29 恩智浦美国有限公司 组装qfp型半导体器件的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291244A (ja) * 1993-03-31 1994-10-18 Kawasaki Steel Corp リードフレームおよび半導体装置
JPH07106504A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
JPH0997868A (ja) * 1995-09-28 1997-04-08 Dainippon Printing Co Ltd リードフレーム部材及びその製造方法
JPH10329461A (ja) * 1997-05-29 1998-12-15 Nec Yamagata Ltd 半導体装置及びその製造方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424541B1 (en) * 1999-04-21 2002-07-23 Conexant Systems, Inc Electronic device attachment methods and apparatus for forming an assembly
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
TW498443B (en) * 2001-06-21 2002-08-11 Advanced Semiconductor Eng Singulation method for manufacturing multiple lead-free semiconductor packages
CN100514580C (zh) * 2003-08-26 2009-07-15 宇芯（毛里求斯）控股有限公司 可颠倒无引线封装及其堆叠
US20060087010A1 (en) * 2004-10-26 2006-04-27 Shinn-Gwo Hong IC substrate and manufacturing method thereof and semiconductor element package thereby

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291244A (ja) * 1993-03-31 1994-10-18 Kawasaki Steel Corp リードフレームおよび半導体装置
JPH07106504A (ja) * 1993-09-30 1995-04-21 Hitachi Ltd リードフレームおよびそれを用いた半導体装置
JPH0997868A (ja) * 1995-09-28 1997-04-08 Dainippon Printing Co Ltd リードフレーム部材及びその製造方法
JPH10329461A (ja) * 1997-05-29 1998-12-15 Nec Yamagata Ltd 半導体装置及びその製造方法
JP2003309242A (ja) * 2002-04-15 2003-10-31 Dainippon Printing Co Ltd リードフレーム部材とリードフレーム部材の製造方法、及び該リードフレーム部材を用いた半導体パッケージとその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091326A (ja) * 2009-10-26 2011-05-06 Mitsui High Tec Inc リードフレーム及び半導体装置の中間製品

Also Published As

Publication number Publication date
TW200837920A (en) 2008-09-16
CN101231958B (zh) 2010-06-09
KR20080069931A (ko) 2008-07-29
SG144859A1 (en) 2008-08-28
US20080174981A1 (en) 2008-07-24
CN101231958A (zh) 2008-07-30

Similar Documents

Publication Publication Date Title
JP2008182240A (ja) インターロック構造を備えたチップキャリア
TWI413461B (zh) 佈線板之製造方法
TWI756078B (zh) 半導體封裝件及半導體封裝件之製造方法
JP5945564B2 (ja) パッケージキャリアおよびその製造方法
US10134666B2 (en) Package substrate, method for fabricating the same, and package device including the package substrate
US20100239857A1 (en) Structure of embedded-trace substrate and method of manufacturing the same
US20130020688A1 (en) Chip package structure and manufacturing method thereof
JP4329678B2 (ja) 半導体装置に用いるリードフレームの製造方法
WO2013097580A1 (zh) 一种芯片上芯片封装及制造方法
JP3137323B2 (ja) 半導体装置及びその製造方法
CN213635983U (zh) 半导体器件和电子设备
KR100975977B1 (ko) 다열 리드형 리드프레임 및 그 제조방법
KR101187913B1 (ko) 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법
KR20100006898A (ko) 반도체 패키지와, 이의 제조 방법
KR20110116849A (ko) 반도체 패키지용 회로 기판의 제조 방법
KR102535353B1 (ko) 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
KR102583276B1 (ko) 반도체 패키지 기판, 이의 제조방법, 반도체 패키지 및 이의 제조방법
JP5382889B2 (ja) パッケージ構造の製造方法
KR100963578B1 (ko) 다열 리드 프레임 및 그 제조방법
JP3719863B2 (ja) 半導体パッケージおよび製造方法
US9922914B2 (en) Plated terminals with routing interconnections semiconductor device
US9000590B2 (en) Protruding terminals with internal routing interconnections semiconductor device
JP4591098B2 (ja) 半導体素子搭載用基板の製造方法
KR20090131776A (ko) 다열형 리드리스 리드프레임 및 그의 반도체 패키지 및그의 제조방법
JP2004241790A (ja) 半導体装置及びそれに使用されるチップキャリアの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080929

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110208