JP2008124947A

JP2008124947A - 増幅器

Info

Publication number: JP2008124947A
Application number: JP2006308529A
Authority: JP
Inventors: Yoji Murao; 洋二村尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-11-15
Filing date: 2006-11-15
Publication date: 2008-05-29
Anticipated expiration: 2026-11-15
Also published as: JP5028966B2; KR20080044197A; US20080278231A1; GB0722090D0; KR100977423B1; US7602243B2; GB2443930A; CN101183854A; CN101183854B; GB2443930B

Abstract

【課題】増幅素子として半導体素子を用いた高周波増幅器において、信号の包絡線に応じて当該半導体素子のバイアス電圧を制御する場合、常に最適な入出力整合回路となるように制御して、高効率を達成可能とする。
【解決手段】増幅用半導体素子７のバイアス電圧を、バイアス制御回路４を用いて、信号の包絡線に応じて可変する場合に、このバイアス電圧から入出力整合回路６，８のインピーダンス制御用の制御電圧を生成して、半導体素子７のバイアス電圧と入出力整合回路６，８の制御電圧とを同期して供給することにより、入出力整合回路６，８のインピーダンスが、常時最適に可変制御されるので、高効率の増幅が得られる。
【選択図】図１

Description

本発明は増幅器に関し、特に高周波増幅器に関するものである。

近年のブロードバンド通信システムでは、信号のピーク電力が平均電力に比べて１０ｄＢ程度高い信号が使用される。このような場合、情報を誤りなく送信するためには、送信段の高周波増幅器としては、平均送信電力に対して１０ｄＢ以上高いピーク電力を送信し得るものを使用する必要がある。一般に、増幅器は、ピーク電力と平均送信電力との比（バックオフと呼ばれる）が大きい程電力効率が低くなる。他方、環境意識の高まりから、無線通信システムにおいても、低消費電力が要求されており、特に、電力消費割合が大きい高周波増幅器の高効率化が望まれている。

高周波増幅器の高効率化の手法として、エンベロープトラッキングやＥＥＲ（Envelope Elimination and Restoration：包絡線除去及び復元）方式など、信号の包絡線に同期して、増幅器の増幅素子であるＦＥＴのドレイン電圧を変動させる、すなわち、信号レベルが低い場合には、ドレイン電圧を下げて増幅器のピーク電力を下げ、バックオフを小さくして高効率化を図る手法がある（特許文献１参照）。

ここで、高周波増幅器では、ＦＥＴやバイポーラトランジスタなどの増幅用半導体素子の入出力部に整合回路を設けてインピーダンス整合を図るようになっているが、半導体素子は、一般にそのバイアス条件が変化するとインピーダンスも変化するので、あるバイアス条件において最適な整合回路であっても、異なるバイアス条件では、必ずしも最適な整合回路とはならない。そこで、特許文献２を参照すると、包絡線追跡増幅器が開示されており、この増幅器では、入力信号の包絡線に応じて入出力整合回路のインピーダンスを補正するようになっている。

特開２００６−０９３８７４号公報特表２００３−５２４９８８号公報

特許文献２の増幅器では、入力信号の包絡線に応じて入出力整合回路のインピーダンス補正を行っているが、増幅用半導体素子のバイアス可変のための電圧制御と、入出力整合回路のインピーダンス可変のための電圧制御とが、独立した構成となっているので、両者の電圧制御のタイミングがずれると、最適な整合回路とはならず、よって良好な効率制御ができないという問題がある。

本発明の目的は、常に最適な入出力整合回路となるよう制御することにより、高効率を達成することが可能な増幅器を提供することである。

本発明による増幅器は、増幅用半導体素子と、その入出力整合回路とを含み、前記半導体素子への供給バイアス電圧を被増幅信号の包絡線に応じて変化させるようにした増幅器であって、前記入出力整合回路のインピーダンスを、前記包絡線に応じてかつ前記バイアス電圧に同期して変化させる手段を含むことを特徴とする。

本発明によれば、増幅用半導体素子のバイアス電圧と入出力整合回路のインピーダンスとを、信号包絡線に同期して変化させるようにすることにより、常に最適な入出力整合回路が得られて、高効率を達成することができるという効果がある。

以下に、本発明の実施の形態について図面を用いて説明する。図１は本発明の一実施の形態を示す機能ブロック図である。図１において、高周波信号入力端子１から入力された高周波信号は、方向性結合器２により高周波信号ルートと包絡線ルートとに分岐される。高周波信号ルートでは、高周波信号は、遅延調整器５において、包絡線ルートとの遅延差をなくすように時間調整された後、入力整合回路６を介して増幅用半導体素子７へ入力される。増幅出力は出力整合回路８を介して高周波信号出力端子９から導出される。

方向性結合器２により分岐された包絡線ルートでは、高周波信号は、包絡線検波器３において包絡線検波され、その検波出力はバイアス制御回路４へ入力される。バイアス制御回路４は、検波出力である包絡線に応じて、増幅用半導体素子７のバイアス電圧を制御すると共に、入力整合回路６及び出力整合回路８のインピーダンスを制御するようになっている。

図２は図１に示した本発明の一実施例の形態の動作を示すフローチャートである。入力された高周波信号は方向性結合器２により分岐された後（ステップＳ１，Ｓ２）、包絡線検波器３において包絡線情報のみが抽出される（ステップＳ３，Ｓ４）。この包絡線情報はバイアス制御回路４へ入力されて、バイアス制御回路４において、包絡線情報に基づいて増幅用半導体素子７のバイアス電圧が算出される。なお、本例では、この半導体素子７をＦＥＴとすると、当該バイアス電圧は、ドレイン電圧となり（ステップＳ５）、ＦＥＴのドレイン端子へ供給されることになる（ステップＳ６）。

これに並行して、ステップＳ５にて計算されたドレイン電圧から、入出力整合回路へ印加すべき制御電圧が算出されて（ステップＳ７）、この算出された制御電圧が入出力整合回路６，８へそれぞれ印加される（ステップＳ８）。以下に、ステップＳ７における入出力整合回路への制御電圧の算出方法について説明する。

図３を参照すると、増幅用半導体素子７であるＦＥＴの入出力インピーダンスの一例がスミスチャートとして示されており、ドレイン−ソース間電圧Ｖdsを＋１０Ｖ〜＋３０Ｖの範囲で変えた場合のものである。このように、バイアス電圧ＶdsによりＦＥＴの入出力インピーダンスが変化することが判る。従って、ＦＥＴの入出力インピーダンスの変化に伴って、入出力整合回路６，８のインピーダンスも、バイアス制御回路４による制御電圧に基づいて変化させるようにしている。この制御電圧の具体的な算出方法としては、予めＦＥＴのドレイン−ソース間電圧Ｖdsに対して最適な入出力整合回路６，８の各インピーダンスを実現するための制御電圧情報を記録したＲＯＭテーブルを用いる手法が考えられる。

すなわち、図３に示したＦＥＴのＶdsに対応した入出力インピーダンスに、入出力整合回路６，８の各インピーダンスが整合するように、入出力整合回路６，８の可変インピーダンス素子（例えば、可変容量ダイオード）への制御電圧を、Ｖdsに応じて予め計算してＲＯＭテーブルに格納しておく。そして、ＦＥＴへ印加すべきＶdsによりＲＯＭテーブルを参照して、入出力整合回路６，８への制御電圧を読出すのである。

他の方法としては、ＦＥＴのＶdsに対して、入出力整合回路６，８への制御電圧を多項式近似しておき、Ｖdsからこの多項式を用いて制御電圧を算出するようにする。例えば、ＦＥＴのＶdsをｘ、入出力整合回路への制御電圧をｙとすると、
ｙ＝ａ0 ＋ａ1 ・ｘ＋ａ2 ・ｘ² ＋・・・＋ａn ・ｘⁿ
なる式にて、ｙを近似することができる。なお、ａ0 〜ａn は係数であり、ｎは自然数とする。更に、他の方法としては、ＦＥＴに印加するＶdsを抵抗分圧など、受動素子を用いて、入出力整合回路６，８に印加する手法を用いることもできる。

図４は、本発明を適用した場合において、ＦＥＴ７のＶdsを変化させたときのドレイン効率の計算結果例を示す図であり、横軸は出力、縦軸はドレイン効率を夫々示している。５本のグラフは、ドレイン電圧がそれぞれ＋１０Ｖ，＋１５Ｖ，＋２０Ｖ，＋２５Ｖ，＋３０Ｖの場合のものである。なお、図１の実施の形態では、入出力整合回路６，８の双方において、Ｖdsに応じて制御電圧を変えるものであるが、図４の例では、計算の簡単化のために、出力整合回路８の制御電圧のみを変えた場合について示している。

図４から判るように、各電圧Ｖdsのグラフでドレイン効率が最大となる出力レベルが存在しており、この最大ドレイン効率とＶdsとの関係をプロットしたのが図５の「変動整合」のグラフであり、本発明による整合回路のインピーダンスを変動制御する場合のものである。「変動整合」のグラフからも明らかなように、Ｖdsが２０Ｖ程度以上では、最大ドレイン効率は６０％弱で一定となっている。

これに対して、図５の「固定整合」のグラフは、整合回路のインピーダンスを変動制御せずに、ＦＥＴのＶdsのみを信号の包絡線に応じて変えた場合のものである。このグラフは、整合回路のインピーダンスを変えない場合の図６に示した出力レベル対ドレイン効率における最大ドレイン効率とＶdsとの関係をプロットしたものである。図５のこの「固定整合」のグラフと本発明による「変動整合」とのグラフとから明らかなように、本発明によればドレイン効率が向上しており、特に、Ｖdsが２０Ｖ以下では、１０％以上の改善がみられることが判る。

図７は本発明の他の実施の形態を示すブロック図であり、図１と同等部分は同一符号をもって示している。本例では、図１に示した高周波増幅器に加えて、ベースバンド信号処理部１２及び周波数変換器１４を有する無線通信装置に、本発明を適用したものである。本例では、ベースバンド信号入力端子１１における信号の包絡線情報の抽出を、ベースバンド信号処理部１２内の包絡線情報抽出部１３により実現している。図１におけるバイアス制御回路４がデジタル信号処理機能により実現される場合には、図７に示す如く、包絡線情報をベースバンド信号として扱う方が回路の構成が容易となる。

ＱＰＳＫやＱＡＭなどのデジタル多値変調方式では、情報は振幅と位相とにより表現されるので、その振幅情報をそのまま包絡線情報として使用できることになる。一例としては、Ｉ／Ｑデジタル信号からそのまま振幅を算出し（√（Ｉ² ＋Ｑ² ））、これを包絡線情報として用いる。あるいは、Ｉ／Ｑデジタル信号をそれぞれＤ／Ａコンバータによりベースバンド帯の信号に変化した後の振幅をそれぞれｉ，ｑとすると、その振幅は√（ｉ² ＋ｑ² ）となるので、これを包絡線情報として用いることができる。

なお、図７の例では、図１の方向性結合器２及び包絡線検波器３が当然に不要となるが、他の構成は図１と同じである。

この様に、本発明では、増幅用半導体素子のバイアス電圧を信号の包絡線に応じて変化させる際に、その入出力整合回路の入出力インピーダンスをも同期して同時に変化させているので、増幅器の効率が向上すると共に、高周波信号ルートと包絡線ルートとのタイミング調整も、高周波信号ルートに、遅延調整器５を挿入することにより可能となるので、常に高効率が期待できることになる。すなわち、高周波信号が半導体素子７へ印加されるタイミングと、バイアス制御回路４による半導体素子７へのバイアス電圧及び入出力整合回路への制御電圧との変化制御タイミングとを、遅延調整器１４で高周波信号の遅延調整を行って同期させることにより、常に正確な効率制御ができるのである。

また、この遅延調整器５を、必要に応じて、増幅用半導体素子７に印加される電圧に応じて制御して遅延調整できるようにすることも可能である。増幅用半導体素子の最適な入出力インピーダンスは、印加されるバイアス電圧に応じて変化することは上述したとおりであるが、その変化の度合は信号周波数によっても異なる場合があり、よって、各バイアス電圧において最適な遅延量も異なることがある。それを補償するために、バイアス電圧に応じて遅延調整器５の遅延量を調整するようにしても良いのである。

上述した実施の形態においては、増幅用半導体素子７としてＦＥＴを用いて、バイアス電圧としてドレイン−ソース間電圧Ｖdsについて述べているが、ゲート−ソース間電圧Ｖgsであっても良く、またＦＥＴに限らずバイポーラトランジスタを用いても良い。この場合におけるバイアス電圧は、コレクタ−エミッタ間電圧Ｖceやベース−エミッタ間電圧Ｖbeなどとなる。

図１及び図７における入出力整合回路６，８としては、周知の電圧制御型の位相器を用いることができる。その理由は、インピーダンスは振幅と位相との情報を有するものであるから、位相を可変とすることにより、インピーダンスが変化し、よって入出力整合回路のインピーダンスが可変制御できることになるからである。

本発明の一実施の形態のブロック図である。本発明の一実施の形態の動作を示すフローチャートである。ＦＥＴ素子において、ドレイン−ソース電圧Ｖdsの変化に対する入出力インピーダンスの変化を示すスミスチャートである。本発明の一実施の形態において、ＦＥＴ素子のＶdsの変化に対するドレイン効率の変化を示す図である。本発明の一実施の形態におけるＦＥＴ素子のＶdsの変化に対する最大ドレイン効率の変化を、従来例と共に示す図である。従来例におけるＦＥＴ素子のＶdsの変化に対するドレイン効率の変化を示す図である。本発明の他の実施の形態のブロック図である。

符号の説明

１高周波信号入力端子
２方向性結合器
３包絡線検波器
４バイアス制御回路
５遅延調整器
６入力整合回路
７増幅用半導体素子
８出力整合回路
９高周波信号出力端子
１１ベースバンド信号入力端子
１２ベースバンド信号処理部
１３包絡線情報抽出部
１４周波数変換部

Claims

増幅用半導体素子と、その入出力整合回路とを含み、前記半導体素子への供給バイアス電圧を被増幅信号の包絡線に応じて変化させるようにした増幅器であって、前記入出力整合回路のインピーダンスを、前記包絡線に応じてかつ前記バイアス電圧に同期して変化させる手段を含むことを特徴とする増幅器。
前記手段は、前記入出力整合回路のインピーダンス変化のための制御電圧を、前記バイアス電圧に応じて生成することを特徴とする請求項１記載の増幅器。
前記手段は、前記包絡線に応じたバイアス電圧にそれぞれ対応して前記制御電圧を予め格納したテーブルを有し、前記バイアス電圧により前記テーブルを参照してこのバイアス電圧に対応した制御電圧を読出すようにしたことを特徴とする請求項２記載の増幅器。
前記手段は、前記バイアス電圧から多項式近似により前記制御電圧を算出することを特徴とする請求項２記載の増幅器。
前記手段は、前記バイアス電圧を抵抗分圧して前記制御電圧を算出することを特徴とする請求項２記載の増幅器。
前記整合回路は、入出力電圧制御型の可変位相器であることを特徴とする請求項１〜６いずれか記載の増幅器。
前記包絡線の情報を、前段のベースバンド信号処理部におけるデジタル信号の振幅情報から抽出することを特徴とする請求項１〜６いずれか記載の増幅器。
前記被増幅信号の前記半導体素子への印加タイミングと、前記バイアス電圧及び前記制御電圧の変化タイミングとを同期させる調整手段を、更に含むことを特徴とする請求項１〜７いずれか記載の増幅器。