JP2007528604A - 半導体装置の製造方法、及び本方法により製造される半導体装置 - Google Patents

半導体装置の製造方法、及び本方法により製造される半導体装置 Download PDF

Info

Publication number
JP2007528604A
JP2007528604A JP2007502815A JP2007502815A JP2007528604A JP 2007528604 A JP2007528604 A JP 2007528604A JP 2007502815 A JP2007502815 A JP 2007502815A JP 2007502815 A JP2007502815 A JP 2007502815A JP 2007528604 A JP2007528604 A JP 2007528604A
Authority
JP
Japan
Prior art keywords
electrode
capacitor
dielectric material
wiring layer
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007502815A
Other languages
English (en)
Other versions
JP2007528604A5 (ja
JP4891224B2 (ja
Inventor
ピー． レンメル、トーマス
カルパット、スリイラム
エフ． ミラー、メルビー
ザーチャー、ピーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2007528604A publication Critical patent/JP2007528604A/ja
Publication of JP2007528604A5 publication Critical patent/JP2007528604A5/ja
Application granted granted Critical
Publication of JP4891224B2 publication Critical patent/JP4891224B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半導体装置を形成する方法は、半導体基板であって、パターニング済み配線層（１２０，５２０，１０２０，１６２０）が当該半導体基板の上に形成される構成の半導体基板（１１０，５１０，１０１０，１６１０）を設ける工程と、第１誘電体材料（１３０，５３０，１０３０，１６３０）を配線層の上に堆積させる工程と、第１電極材料（１４０，５４０，１０４０，１６４０）を第１誘電体材料の上に堆積させる工程と、第２誘電体材料（１５０，５５０，１０５０，１６５０）を第１電極材料の上に堆積させる工程と、第２電極材料（１６０，５６０，１０６０，１６６０）を第２誘電体材料の上に堆積させる工程と、第２電極材料をパターニングして第１キャパシタ（２１０，７１０，１３１０，１６１５）の上部電極（２１１，６１１，１１１１，１６１１）を形成する工程と、そして第１電極材料をパターニングして第２キャパシタ（２２０，７２０，１３２０，１６２５）の上部電極（２２１，７２１，１２２１，１６２１）を形成し、第１キャパシタの一の電極（２１２，７１２，１２１２，１６１２）を形成し、そして抵抗体（２３０，７３０，１３３０）を画定する工程と、を含む。

Description

本発明は概して半導体装置に関し、特に半導体装置内部の受動素子に関する。
キャパシタ、抵抗体、インダクタなどのような受動素子を半導体装置内部で使用して非常に広い範囲の機能を実行する。受動素子は特定の機能または機能群に関して、例えば受動素子のサイズ及び寸法を制御することにより、そして／または受動素子を形成するために使用される材料を制御することにより最適化することができる。一例として、半導体装置の層間誘電体（ＩＬＤ）領域の内部に形成される金属−絶縁体−金属（ＭＩＭ）キャパシタについて考察する。高い容量密度が望ましい場合、ＭＩＭキャパシタは、キャパシタの厚さが出来る限り薄くなるように構成することができ、そして／または高い誘電率を有する材料を使用して構成することができる。他方、高性能キャパシタが望ましい場合、ＭＩＭキャパシタは、高い容量直線性、低い容量リーク、及び低い容量温度係数（ＴＣＣ）を実現する材料を使用して構成することができる。
多くの用途に関して、高性能キャパシタ及び高密度キャパシタの両方が１つの集積回路の上で実現することが望ましい。しかしながら、現在の形成方法ではこのような回路を実現することができない。従って、高性能キャパシタ及び高密度キャパシタの両方が１つの集積回路の上で集積化されるような半導体素子、及び半導体素子を形成する方法が必要になる。
本発明の一の実施形態においては、半導体装置を形成する方法では、半導体基板であって、パターニング済み配線層が当該半導体基板の上に形成される構成の半導体基板を設け、第１誘電体材料をパターニング済み配線層の上に堆積させ、第１電極材料を第１誘電体材料の上に堆積させ、第２誘電体材料を第１電極材料の上に堆積させ、第２電極材料を第２誘電体材料の上に堆積させ、第３誘電体材料を第２電極材料の上に堆積させ、第３誘電体材料及び第２電極材料をパターニングして第１キャパシタの上部電極を形成し、そして第２誘電体材料及び第１電極材料をパターニングして第２キャパシタの上部電極を形成して、第１キャパシタの電極を形成し、かつ抵抗体を画定する。本発明の別の実施形態においては、パターニング済み配線層は第２キャパシタの下部電極を構成し、そして第１キャパシタには設けず、更に第１電極材料をパターニングする処理では抵抗体を画定しない。
説明を簡単かつ明瞭にするために、これらの図面に描かれる図は構造の概要を示し、そして公知の特徴及び方法に関する記述及び詳細を省略して本発明を不必要に不明瞭にすることがないようにしている。更に、これらの図面に描かれる図に含まれる構成要素は必ずしも寸法通りには描かれていない。例えば、これらの図における幾つかの構成要素の寸法を他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くしている。異なる図の同じ参照番号は同じ構成要素を指す。
記述及び請求項において用いられているとすると、「第１」、「第２」、「第３」、「第４」などの用語は、同様な構成要素を区別するために使用し、必ずしも特定の連続する、または時系列に従った順番を表すために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば本明細書に記載する例示の順番以外の、またはその他の順番以外の順番で動作することができることを理解されたい。また、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」、及びこれらの全ての変形は包括的な意味を持たせているので、一連の構成要素を備えるプロセス、方法、製品、または装置は必ずしもこれらの構成要素に限定されるのではなく、明らかには列挙されていない、またはこのようなプロセス、方法、製品、または装置に固有の他の構成要素を含むことができるものとする。
記述及び請求項において用いられているとすると、「左の」、「右の」、「前の」、「後の」、「頂部の」、「底の」「上に」「下に」などの用語は、表現上の目的で使用し、必ずしも恒久的な相対位置を表わすために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば本明細書に記載する例示の配置以外の、または他の配置以外の配置で動作することができることを理解されたい。本明細書において使用する「接続される（ｃｏｕｐｌｅｄ）」という用語は、電気的に、機械的に、または他の方法で直接的に、或いは間接的に接続されるとして定義される。
本明細書において使用する「ｏｖｅｒ」という単語は、必ずではないが、「ｏｎ」を意味することを理解されたい。従って、例えば「第２誘電体材料を第１電極材料を覆って堆積させる」というフレーズは、本明細書において記載される複数の方法の内の少なくとも一つの方法の少なくとも一つの実施形態では、「第２誘電体材料を第１電極材料の上に堆積させる」処理を意味することができる。本明細書における同様のフレーズは、単語「ｏｖｅｒ」及び「ｏｎ」に関して同様の意味を有することができる。
図１は、本発明の或る実施形態による形成プロセスにおける特定の工程での半導体装置１００の一部分の断面図である。図１に示すように、半導体装置１００は半導体基板１１０と、半導体基板１１０上のパターニング済み配線層１２０と、パターニング済み配線層１２０上の誘電体材料１３０と、誘電体材料１３０上の電極材料１４０と、電極材料１４０上の誘電体材料１５０と、誘電体材料１５０上の電極材料１６０と、そして電極材料１６０上の誘電体材料１７０と、を備える。
一例として、パターニング済み配線層１２０は、一の実施形態では、ダマシン銅（ｄａｍａｓｃｅｎｅ ｃｏｐｐｅｒ）を含む銅を含むことができる。パターニング済み配線層１２０はアルミニウム、またはこの技術分野では公知の別の導電材料を含むこともできる。一の実施形態では、パターニング済み配線層１２０は部分１２１と、そして部分１２１からギャップ１２３によって分離される部分１２２と、を含むことができる。少なくとも一つの実施形態では、ギャップ１２３は二酸化シリコン領域、二酸化シリコン系材料領域、または低誘電率材料領域を表わす。
別の例として、誘電体材料１３０は窒化シリコン、または酸素を含有しない別の誘電体材料を含むことができる。特定の実施形態では、誘電体材料１３０はプラズマを利用して成膜された窒化物（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｎｉｔｒｉｄｅ：ＰＥＮ）を含む。
更に別の例として、誘電体材料１５０は約８よりも大きい、好適には約２０よりも大きい実効誘電率を有する材料、または複数の材料の組み合わせを含むことができる。一の実施形態では、誘電体材料１５０は、第１酸化ハフニウム層と、第１酸化ハフニウム層上の酸化タンタル層と、そして酸化タンタル層上の第２酸化ハフニウム層と、を含む積層体を含む。他の実施形態では、誘電体材料１５０は、酸化ジルコニウム、酸化アルミニウム、酸化チタン、チタン酸バリウムストロンチウム（ＢＳＴ）、窒化シリコン（ＰＥＮを含む）を含むことができる。
別の実施形態では、誘電体材料１５０は積層構造を含むことができ、この積層構造では、前述の複数の材料、またはここでは触れない他の同様の材料の内のいずれかから成る複数の層が積み重ねられる。これらの別の実施形態では、電極材料のような隣接層に接触することになる積層構造の特定の層は、当該材料に適合することができるように選択される。この表現では、適合性とは、材料密着性、化学的及び電気的相互作用性などの観点での適合性を意味する。一例として、酸化タンタルは銅の上部に直接配置することができない、というのは、酸化タンタルが銅を酸化するからである。別の例として、酸化タンタルは窒化タンタルの上部に直接配置することができない、というのは、酸素が窒化タンタルに拡散し、かつ窒素が酸化タンタルに拡散して電極材料の電気特性及び誘電体材料の誘電特性にそれぞれ悪影響を及ぼすからである。これとは異なり、酸化ハフニウムは窒化タンタルと不所望の反応を起こすことがない。
更に別の実施形態では、誘電体材料１５０は混合体を含むことができ、この混合体では、前述の複数の材料、またはここでは触れない他の同様の材料の内のいずれかの種々の組み合わせのいずれかを、種々の比率の内のいずれかの比率で混合して誘電体材料層または誘電体材料層群を形成する。
更に別の例として、電極材料１４０は窒化タンタル、窒化チタン、タンタル、タングステン系金属、ニッケル系金属、他の高融点金属、及び同様の材料を含むことができる。以下に更に議論するように、電極材料１４０の一部分を、本発明の或る実施形態において抵抗体として使用することができ、本発明の或る実施形態では、電極材料１６０のどの部分も抵抗体としては使用しない。従って、電極材料１６０は電極材料１４０として上に列挙した複数の材料の内のいずれかを含むことができ、そして銅、アルミニウム、金などのような更に高い導電率の材料を含むこともできる。
誘電体材料１７０は誘電体材料１３０と同様の組成とすることができ、かつ例えば、アモルファス炭素を含むこともできる。誘電体材料１７０は少なくとも一つの実施形態では、電気的機能を提供することがないが、ビアエッチングのエッチング停止層として、そして／または電極材料１６０に対する後の工程でのパターニングの間のハードマスクとして機能することができる。ＭＩＭキャパシタにおける絶縁体として機能する他に、誘電体材料１５０及び１３０はエッチング停止層として機能することもでき、そして誘電体材料１５０は更に、電極材料１６０に対する後の工程でのパターニングの間のハードマスクとして機能することができる。
図２は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１００の一部分の断面図である。図２に示すように、誘電体材料１７０及び電極材料１６０をパターニングしてキャパシタ２１０の電極２１２を形成している。図２に更に示すように、誘電体材料１５０及び電極材料１４０をパターニングしてキャパシタ２２０の電極２２１を形成し、キャパシタ２１０の電極２１２を形成し、そして抵抗体２３０を画定している。キャパシタ２１０及び２２０、及び抵抗体２３０の少なくとも一部分はパターニング済み配線層１２０の上に形成される。
本発明の一の実施形態では、パターニング済み配線層１２０の部分１２１はキャパシタ２１０の電極２１３を構成する。同じ、または別の実施形態では、パターニング済み配線層１２０の部分１２２はキャパシタ２２０の電極２２２を構成する。
一例として、電極２１１はキャパシタ２１０の上部電極とすることができ、電極２１２はキャパシタ２１０の中間電極とすることができ、そして電極２１３はキャパシタ２１０の下部電極とすることができる。別の例として、電極２２１はキャパシタ２２０の上部電極とすることができ、そして電極２２２はキャパシタ２２０の下部電極とすることができる。
一の実施形態では、キャパシタ２１０は高い容量密度を有することができる。別の表現をすると、キャパシタ２１０は高い単位面積当たり容量を有することができ、この場合、１平方マイクロメートル当たり約４フェムトファラド（ｆＦ／μｍ２）以上の単位面積当り容量（Ｃ／Ａ）として定義される。同じ、または別の実施形態では、キャパシタ２２０はキャパシタ２１０よりも単位面積当たり容量が小さいが、キャパシタ２１０よりも高い品質を有することができる。一例として、キャパシタ２２０は約１．６ｆＦ／μｍ２の単位面積当たり容量（Ｃ／Ａ）を有することができる。キャパシタ２２０はキャパシタ２１０よりも高い品質を有することができる、というのは理由の一つとして、キャパシタ２２０は、例えばリーク電流、直線性、及び／又は信頼度に関して、キャパシタ２１０を構成する複数の材料の内の少なくとも幾つかの材料よりも良好な特性を示す誘電体材料を含むからである。少なくとも一つの実施形態では、キャパシタ２１０及び２２０の一部分を構成する複数の誘電体材料の差はまた、キャパシタ２１０とキャパシタ２２０との間の品質の差、及び単位面積当たり容量の差に影響を与える。従って、この少なくとも一つの実施形態では、キャパシタ２１０を構成する複数の誘電体層の内の少なくとも一つの誘電体層は、キャパシタ２２０を構成する複数の誘電体層の内の少なくとも一つの誘電体層の材料とは異なる材料を含む。キャパシタ２１０及び２２０に関する幾つかの許容される誘電体材料の特定の例が上に挙げられている。
一例として、キャパシタ２２０は、高い直線性を示す材料、低い容量温度係数（ＴＣＣ）を示す材料、及び低いリーク電流を示す材料の内の一つ以上を有することができ、これによってキャパシタ２２０を高性能キャパシタとすることができる。抵抗体２３０は、例えば高性能薄膜抵抗体とすることができる。
キャパシタ２１０及びキャパシタ２２０の両方が半導体基板１１０の上に、または上方に位置するので、半導体装置１００は性能に関して、単一キャパシタが高い容量密度、または高い直線性、低い容量温度係数（ＴＣＣ）、または低いリーク電流を示すとしても、単一キャパシタしか持たない半導体装置よりもずっと高い柔軟性を提供する。単なる一つの例として、半導体装置１００のような半導体装置は無線通信システム及び有線通信システムの両方において非常に有用と成り得る。
図３は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１００の一部分の断面図である。図３に示すように、電気コンタクト３１１はキャパシタ２１０の電極２１３に接続され、電気コンタクト３１２及び３１３はキャパシタ２１０の電極２１１に接続され、そして電気コンタクト３１４はキャパシタ２１０の電極２１２に接続されている。図３に更に示すように、電気コンタクト３２１及び３２２はキャパシタ２２０の電極２２１に接続され、電気コンタクト３２３はキャパシタ２２０の電極２２２に接続され、そして電気コンタクト３３１及び３３２は抵抗体２３０に接続されている。この技術分野では公知のように、抵抗体２３０は或る実施形態では、図３に示す２つの電気コンタクト３３１及び３３２に加えて更に別の電気コンタクト群に接続することができる。同様に、キャパシタ２１０の電極２１１，２１２，及び２１３、及びキャパシタ２２０の電極２２１及び２２２は、電極２１１，２１２，２１３，２２１，及び２２２に接続され、かつ図３に示す１つ、または２つの電気コンタクトに加えて更に別の電気コンタクト群に接続することができる。
図示の実施形態では、キャパシタ２１０は並列接続される２つのＭＩＭキャパシタを有する積層型キャパシタを構成する。複数のＭＩＭキャパシタを並列接続することにより、キャパシタ２１０は、非積層型キャパシタよりも高い単位面積当たり容量（Ｃ／Ａ）を有することができるが、非積層型キャパシタよりも品質が劣る可能性がある、というのは、積層型キャパシタの誘電体材料の品質が悪いからである。
一の実施形態では、少なくとも電気コンタクト３１１，３１２，３１３，３１４，３２１，３２２，及び３２３は互いにほぼ同時に形成される。図示しない実施形態では、少なくとも電気コンタクト３１２，３１３，３１４，３２１，３２２，及び３２３は互いにほぼ同時に形成されるが、電気コンタクト３１１は形成されない。図示しない当該実施形態では、キャパシタ２１０の電極２１３は部分１２１を通して集積回路の別の部分に電気的に接続される。この技術分野の当業者であれば、当該部分１２１は、必ずではないが、電極２１１または２１２の全体の下に延在することができることが理解できるであろう。同様に、部分１２２は、必ずではないが、電極２２１の全体の下に延在することができる。更に、部分１２１及び１２２は、電極２１１，２１２，及び２２１の下に位置する連続体である必要はない。
図４は、半導体装置１００を本発明の或る実施形態に従って形成する方法４００を示すフローチャートである。方法４００は、多数ある工程の中でもとりわけ、２つのパターニング工程を含み、方法４００がマスク２枚の製造方法（ｔｗｏ−ｍａｓｋ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ）であることを示し、この２枚マスク製造方法では、１枚マスクＭＩＭキャパシタ及び２枚マスクＭＩＭキャパシタを抵抗体とともに１つの集積回路に集積化する。この技術分野の当業者であれば、上記の２つのマスクは、ＭＩＭキャパシタを本発明の或る実施形態に従って形成するために必要なマスクであり、かつ更に別のマスクが、例えばパターニング済み配線層、上部配線構造、基本ＭＩＭキャパシタ構造を形成するためには必要ではない任意に用いられる層、などのような集積回路の他の部分を形成するために必要となることが理解できるであろう。
方法４００の工程４１０では、パターニング済み配線層が形成されている半導体基板を設ける。一例として、半導体基板は、図１に示した半導体基板１１０と同様のものとすることができ、パターニング済み配線層は、これもまた図１に示したパターニング済み配線層１２０と同様のものとすることができる。
方法４００の工程４２０では、第１誘電体材料をパターニング済み配線層の上に堆積させる。一例として、第１誘電体材料は、図１に示した誘電体材料１３０と同様のものとすることができる。
方法４００の工程４３０では、第１電極材料を第１誘電体材料の上に堆積させる。一例として、第１電極材料は、図１に示した電極材料１４０と同様のものとすることができる。
方法４００の工程４４０では、第２誘電体材料を第１電極材料の上に堆積させる。一例として、第２誘電体材料は、図１に示した誘電体材料１５０と同様のものとすることができる。
方法４００の工程４５０では、第２電極材料を第２誘電体材料の上に堆積させる。一例として、第２電極材料は、図１に示した電極材料１６０と同様のものとすることができる。
方法４００の工程４６０では、第３誘電体材料を第２電極材料の上に堆積させる。一例として、第３誘電体材料は、図１に示した誘電体材料１７０と同様のものとすることができる。
方法４００の工程４７０では、第３誘電体材料及び第２電極材料を、第１マスクを使用してパターニングして、第１キャパシタの上部電極を形成する。一例として、第１キャパシタは、図２に示したキャパシタ２１０と同様のものとすることができ、そして第１キャパシタの上部電極は、これもまた図２に示した電極２１１と同様のものとすることができる。
方法４００の工程４８０では、第２誘電体材料及び第１電極材料を、第２マスクを使用してパターニングして、第２キャパシタの上部電極を形成し、第１キャパシタの中間電極を形成し、及び、抵抗体を画成する。一例として、第２キャパシタはキャパシタ２２０と同様のものとすることができ、第２キャパシタの上部電極は電極２２１と同様のものとすることができ、中間電極は電極２１２と同様のものとすることができ、そして抵抗体は抵抗体２３０と同様のものとすることができ、これらの電極２２１，２１２及び抵抗体２３０は全てが図２に示されている。
方法４００の工程４９０では、第１キャパシタの少なくとも上部電極及び中間電極に、かつ第２キャパシタの少なくとも上部電極に接続される少なくとも一つの電気コンタクトを形成するとともに、抵抗体との少なくとも２つの電気コンタクトを形成する。一例として、電気コンタクト群は、全てが図３に初めて示されている電気コンタクト３１１，３１２，３１３，３１４，３２１, ３２２，３２３，３３１，及び３３２と同様のものとすることができる。方法４００の一の実施形態においては、工程４８０では、これらの電気コンタクトを互いに同時に形成する。
方法４００の一の実施形態では、パターニング済み配線層は第２キャパシタの下部電極を構成し、かつ第１キャパシタには設けない。方法４００の異なる実施形態では、パターニング済み配線層は第１キャパシタの下部電極及び第２キャパシタの下部電極を構成する。方法４００の当該異なる実施形態では、第１キャパシタの電極は第１キャパシタの中間電極を含み、そして第１キャパシタの中間電極は第１キャパシタの上部電極と第１キャパシタの下部電極との間に位置する。
図５は、本発明の或る実施形態による形成プロセスにおける特定の工程での半導体装置５００の一部分の断面図である。図５に示すように、半導体装置５００は半導体基板５１０と、半導体基板５１０上のパターニング済み配線層５２０と、パターニング済み配線層５２０上の誘電体材料５３０と、誘電体材料５３０上の電極材料５４０と、電極材料５４０上の誘電体材料５５０と、誘電体材料５５０上の電極材料５６０と、そして電極材料５６０上の誘電体材料５７０と、を備える。一例として、半導体基板５１０、パターニング済み配線層５２０、誘電体材料５３０、電極材料５４０、誘電体材料５５０、電極材料５６０、及び誘電体材料５７０は、図１に示した半導体基板１１０、パターニング済み配線層１２０、誘電体材料１３０、電極材料１４０、誘電体材料１５０、電極材料１６０、及び誘電体材料１７０のそれぞれと同様のものとすることができる。図示の実施形態では、パターニング済み配線層５２０は部分５２１と、部分５２１からギャップ５２３によって分離される部分５２２と、を含む。部分５２１、部分５２２、及びギャップ５２３は、図１に示した部分１２１、部分１２２、及びギャップ１２３のそれぞれと同様のものとすることができる。
図５に更に示すように、誘電体材料５３０をパターニングして、パターニング済み配線層５２０の部分５２５を露出させる開口５３１を形成しており、そして電極材料５４０を誘電体材料５３０の上、及び開口５３１の内部に堆積させて電極材料５４０がパターニング済み配線層５２０の部分５２５に物理的、かつ電気的にコンタクトする、または接続されるようにしている。
図６は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置５００の一部分の断面図である。図６に示すように、誘電体材料５７０及び電極材料５６０をパターニングして電極６１１を形成している。一例として、電極６１１は、図２に示した電極２１１と同様のものとすることができる。
図７は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置５００の断面図である。図７に示すように、電極６１１はキャパシタ７１０の電極である。図７に更に示すように、誘電体材料５５０及び電極材料５４０をパターニングしてキャパシタ７２０の電極７２１を形成し、キャパシタ７１０の電極７１２を形成し、そして抵抗体７３０を画定している。キャパシタ７１０及び７２０、及び抵抗体７３０の少なくとも一部分はパターニング済み配線層５２０の上に形成される。一例として、電極７２１及び抵抗体７３０は、それぞれ電極２２１及び抵抗体２３０と同様のものとすることができ、電極２２１及び抵抗体２３０は共に図２に初めて示される。別の例として、キャパシタ７１０は、図２に示したキャパシタ２１０と、キャパシタ７１０がキャパシタ２１０のように、高い容量密度を有することができるという点で同様のものとすることができる。更に別の例として、キャパシタ７２０は、図２に示したキャパシタ２２０と、キャパシタ２２０がキャパシタ２１０よりも高い品質を有することができるのと同じように、キャパシタ７２０がキャパシタ７１０よりも高い品質を有することができるという点で同様のものとすることができる。
本発明の一の実施形態では、パターニング済み配線層５２０の部分５２１はキャパシタ７１０の電極７１３を構成する。当該実施形態では、電極７１３及び電極７１２はキャパシタ７１０の下部電極を構成する。部分５２１が電極７１３を構成しない、異なる実施形態では、電極７１２がキャパシタ７１０の下部電極を構成する。同じ、または別の実施形態では、パターニング済み配線層５２０の部分５２２はキャパシタ７２０の電極７２２を構成する。
図８は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置５００の一部分の断面図である。図８に示すように、電気コンタクト８１１はキャパシタ７１０の電極７１３に接続され、電気コンタクト８１２及び８１３はキャパシタ７１０の電極６１１に接続され、そして電気コンタクト８１４はキャパシタ７１０の電極７１２に接続されている。この技術分野の当業者であれば、電気コンタクト８１４は、パターニング済み配線層５２０の部分５２１が設けられない実施形態においてのみ形成されることが理解できるであろう。部分５２１が設けられる実施形態では、電極７１２への電気コンタクトは部分５２１を通して行なわれる。
図８に更に示すように、電気コンタクト８２１及び８２２はキャパシタ７２０の電極７２１に接続され、電気コンタクト８２３はキャパシタ７２０の電極７２２に接続され、そして電気コンタクト８３１及び８３２は抵抗体７３０に接続されている。この技術分野では公知のように、抵抗体７３０は或る実施形態では、図８に示す２つの電気コンタクト８３１及び８３２の他に、更に別の電気コンタクト群に接続することができる。同様に、キャパシタ７１０の電極６１１，７１２，及び７１３、及びキャパシタ７２０の電極７２１及び７２２は、電極６１１，７１２，７１３，７２１，及び７２２に接続され、かつ図８に示す１つ、または２つの電気コンタクトの他に、更に別の電気コンタクト群に接続することができる。
一の実施形態では、少なくとも電気コンタクト８１１，８１２，８１３，８１４，８２１，８２２，及び８２３は互いにほぼ同時に形成される。図示しない実施形態では、少なくとも電気コンタクト８１２，８１３，８１４，８２１，及び８２２は互いにほぼ同時に形成されるが、電気コンタクト８１１及び／又は電気コンタクト８２３は形成されない。図示しない当該実施形態では、キャパシタ７１０の電極７１３及び／又はキャパシタ７２０の電極７２２は部分５２１及び部分５２２をそれぞれ通して集積回路の別の部分に電気的に接続される。
図９は、半導体装置５００を本発明の或る実施形態に従って形成する方法９００を示すフローチャートである。方法９００は、多数ある工程の中でもとりわけ、３つのパターニング工程を含み、方法９００がマスク３枚の製造方法（ｔｈｒｅｅ−ｍａｓｋ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ）であることを示し、この形成方法では、１マスクＭＩＭキャパシタ及び３マスクＭＩＭキャパシタを抵抗体とともに１つの集積回路に集積化する。この技術分野の当業者であれば、前出の文において触れた３つのマスクは、ＭＩＭキャパシタを本発明の或る実施形態に従って形成するために必要なマスクであり、かつ更に別のマスクが、例えばパターニング済み配線層、上部配線構造、基本ＭＩＭキャパシタ構造を形成するためには必要ではない任意に用いられる層、などのような集積回路の他の部分を形成するために必要となることが理解できるであろう。
方法９００の工程９０５では、パターニング済み配線層が当該半導体基板の上に形成されている半導体基板を設け、この場合、パターニング済み配線層の各部分が第１キャパシタの下部電極及び第２キャパシタの下部電極を画定する。一例として、半導体基板は、図５に示した半導体基板５１０と同様のものとすることができ、そしてパターニング済み配線層は、これもまた図５に示したパターニング済み配線層５２０と同様のものとすることができる。別の例として、第１キャパシタは、図７に示したキャパシタ７１０と同様のものとすることができ、そして第２キャパシタは、これもまた図７に示したキャパシタ７２０と同様のものとすることができる。更に別の例として、パターニング済み配線層の内、第１及び第２キャパシタの下部電極を画定する部分は、図５に示した部分５２１及び５２２と同様のものとすることができる。
方法９００の工程９１０では、第１誘電体材料をパターニング済み配線層の上に堆積させる。一例として、第１誘電体材料は、図５に示した誘電体材料５３０と同様のものとすることができる。
方法９００の工程９１５では、第１誘電体材料を第１マスクを使用してパターニングして、パターニング済み配線層の一部分を露出させる開口を形成する。一例として、開口は開口５３１と同様のものとすることができ、かつパターニング済み配線層の露出部分は部分５２５と同様のものとすることができ、これらの開口５３１及び露光部分は共に、図５に初めて示される。
方法９００の工程９２０では、第１電極材料を第１誘電体材料の上に、かつ開口の内部に堆積させて、第１電極材料がパターニング済み配線層の露出部分とコンタクトするようにする。一例として、第１電極材料は、図５に示した電極材料５４０と同様のものとすることができる。
方法９００の工程９２５では、第２誘電体材料を第１電極材料の上に堆積させる。一例として、第２誘電体材料は、図５に示した誘電体材料５５０と同様のものとすることができる。
方法９００の工程９３０では、第２電極材料を第２誘電体材料の上に堆積させる。一例として、第２電極材料は、図５に示した電極材料５６０と同様のものとすることができる。
方法９００の工程９３５では、第３誘電体材料を第２電極材料の上に堆積させる。一例として、第３誘電体材料は、図５に示した誘電体材料５７０と同様のものとすることができる。
方法９００の工程９４０では、第３誘電体材料及び第２電極材料を、第２マスクを使用してパターニングして、第１キャパシタの上部電極を形成する。一例として、第１キャパシタの上部電極は、図６に示した電極６１１と同様のものとすることができる。
方法９００の工程９４５では、第２誘電体材料及び第１電極材料を、第３マスクを使用してパターニングして、第２キャパシタの上部電極と、第１キャパシタの下部電極の少なくとも一部分とを形成する。一例として、第２キャパシタの上部電極は、図７に示した電極７２１と同様のものとすることができ、そして第１キャパシタの下部電極、または下部電極の一部分は、図７に示した電極７１２と同様のものとすることができる。一の実施形態では、工程９４５では更に、抵抗体を形成することができる。一例として、抵抗体は、図７に示した抵抗体７３０と同様のものとすることができる。
方法９００の工程９５０では、第１キャパシタの上部電極及び下部電極の各々に、かつ第２キャパシタの上部電極及び下部電極の各々に接続される少なくとも一つの電気コンタクトを形成し、これらの電気コンタクトの各々は互いにほぼ同時に形成される。別の実施形態においては、工程９５０では、第１キャパシタの上部電極に、かつ第２キャパシタの上部電極及び下部電極の各々に接続されるが、第１キャパシタの下部電極には接続されない電気コンタクトを形成することができる。当該別の実施形態では、キャパシタ７１０の電極７１３は部分５２１を通して集積回路の別の部分に電気的に接続される。更に別の実施形態においては、工程９５０では、第１キャパシタの上部電極と、そして第２キャパシタの上部電極とに接続されるが、（１）第１キャパシタの下部電極、または第２キャパシタの下部電極には接続されない、そして／または（２）第２キャパシタの下部電極には接続されない電気コンタクトを形成することができる。これらの別の実施形態では、キャパシタ７１０の電極７１３、及び／又はキャパシタ７２０の電極７２２は部分５２１及び５２２をそれぞれ通して集積回路の別の部分に電気的に接続される。
抵抗体を形成する方法９００の或る実施形態においては、工程９５０または別の工程では更に、抵抗体との電気コンタクトを形成することができる。一例として、これらの電気コンタクトは、全てを図８に示した電気コンタクト８１１，８１２，８１３，８１４，８２１, ８２２，８２３，８３１，及び８３２の内の一つ以上と同様のものとすることができる。
図１０は、本発明の或る実施形態による形成プロセスにおける特定の工程での半導体装置１０００の一部分の断面図である。図１０に示すように、半導体装置１０００は半導体基板１０１０と、半導体基板１０１０上に形成されるパターニング済み配線層１０２０と、パターニング済み配線層１０２０上の誘電体材料１０９０と、誘電体材料１０９０上の電極材料１０８０と、電極材料１０８０上の誘電体材料１０３０と、誘電体材料１０３０上の電極材料１０４０と、電極材料１０４０上の誘電体材料１０５０と、誘電体材料１０５０上の電極材料１０６０と、そして電極材料１０６０上の誘電体材料１０７０と、を備える。
一例として、半導体基板１０１０、パターニング済み配線層１０２０、誘電体材料１０３０、電極材料１０４０、誘電体材料１０５０、電極材料１０６０、及び誘電体材料１０７０は、図１に示した半導体基板１１０、パターニング済み配線層１２０、誘電体材料１３０、電極材料１４０、誘電体材料１５０、電極材料１６０、及び誘電体材料１７０のそれぞれと同様のものとすることができる。別の例として、電極材料１０８０は電極材料１４０と同様のものとすることができ、そして誘電体材料１０９０は誘電体材料１３０と同様のものとすることができ、電極材料１４０及び誘電体材料１３０は両方ともに図１に初めて示される。
図示の実施形態では、パターニング済み配線層１０２０は部分１０２１と、部分１０２１からギャップ１０２３によって分離される部分１０２２と、を含む。部分１０２１、部分１０２２、及びギャップ１０２３は、図１に示した部分１２１、部分１２２、及びギャップ１２３のそれぞれと同様のものとすることができる。
図１０に更に示すように、誘電体材料１０９０をパターニングして、パターニング済み配線層１０２０の一部分を露出させる開口１０３１及び開口１０３２を形成しており、そして電極材料１０８０を誘電体材料１０９０の上に、かつ開口１０３１及び１０３２の内部に堆積させて電極材料１０８０がパターニング済み配線層１０２０の露出部分に物理的、かつ電気的にコンタクトする、または接続されるようにしている。
図１１は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１０００の一部分の断面図である。図１１に示すように、誘電体材料１０７０及び電極材料１０６０をパターニングして電極１１１１を形成している。一例として、電極１１１１は、図２に示した電極２１１と同様のものとすることができる。
図１２は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１０００の断面図である。図１２に示すように、誘電体材料１０５０及び電極材料１０４０をパターニングして電極１２１２及び電極１２２１を形成している。一例として、電極１２２１は図７に示した電極７２１と同様のものとすることができる。
図１３は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１０００の一部分の断面図である。図１３に示すように、電極１１１１及び１２１２はキャパシタ１３１０の電極である。図１３に更に示すように、電極１２２１はキャパシタ１３２０の電極である。図１３に更に示すように、誘電体材料１０３０及び電極材料１０８０をパターニングしてキャパシタ１３１０の電極１３１３、キャパシタ１３２０の電極１３２２、及び抵抗体１３３０を形成している。キャパシタ１３１０及び１３２０、及び抵抗体１３３０の少なくとも一部分はパターニング済み配線層１０２０の上に形成される。一例として、電極１２１２及び電極１２２１は、電極２１２及び電極２２１のそれぞれと同様のものとすることができ、電極２１２及び電極２２１は共に図２に初めて示される。別の例として、キャパシタ１３１０は、図２に示したキャパシタ２１０と、キャパシタ１３１０がキャパシタ２１０のように、高い容量密度を有することができるという点で同様のものとすることができる。更に別の例として、キャパシタ１３２０は、図２に示したキャパシタ２２０と、キャパシタ２２０がキャパシタ２１０よりも高い品質を有することができるのと同じように、キャパシタ１３２０がキャパシタ１３１０よりも高い品質を有することができるという点で同様のものとすることができる。
図１４は、本発明の或る実施形態による形成プロセスにおける後の工程での半導体装置１０００の一部分の断面図である。図１４に示すように、電気コンタクト１４１１はキャパシタ１３１０の電極１３１３に接続され、電気コンタクト１４１２及び１４１３はキャパシタ１３１０の電極１１１１に接続され、電気コンタクト１４１４はキャパシタ１３１０の電極１２１２に接続され、そして電気コンタクト１４１５はパターニング済み配線層１０２０の部分１０２１に接続されている。図１４に更に示すように、電気コンタクト１４２１及び１４２２はキャパシタ１３２０の電極１２２１に接続され、電気コンタクト１４２３はキャパシタ１３２０の電極１３２２に接続され、電気コンタクト１４２４はパターニング済み配線層１０２０の部分１０２２に接続され、そして電気コンタクト１４３１及び１４３２は抵抗体１３３０に接続されている。
キャパシタ１３１０の電気コンタクト１３１３との電気コンタクトは、種々の方法の内のいずれかの方法を使用して取ることができる。一例として、電極１３１３との電気コンタクトは、電気コンタクト１４１１を通してのみ、電気コンタクト１４１５を通してのみ、またはパターニング済み配線層１０２０の部分１０２１を通してのみ取ることができる。別の例として、電極１３１３との電気コンタクトは、電気コンタクト１４１１及び１４１５、及びパターニング済み配線層１０２０の部分１０２１の内のいずれか２つを通して、すなわち電気コンタクト１４１１及び１４１５を通して、電気コンタクト１４１１及び部分１０２１を通して、または電気コンタクト１４１５及び部分１０２１を通して取ることができる。更に別の例として、電極１３１３との電気コンタクトは、電気コンタクト１４１１及び１４１５、及びパターニング済み配線層１０２０の部分１０２１の３つ全てを通して同時に取ることができる。同様に、キャパシタ１３２０の電極１３２２との電気コンタクトは種々の方法によって取ることができる。一例として、電極１３２２との電気コンタクトは、電気コンタクト１４２３を通してのみ、電気コンタクト１４２４を通してのみ、またはパターニング済み配線層１０２０の部分１０２２を通してのみ取ることができる。別の例として、電極１３２２との電気コンタクトは、電気コンタクト１４２３及び１４２４、及びパターニング済み配線層１０２０の部分１０２２の内のいずれか２つを通して、すなわち電気コンタクト１４２３及び１４２４を通して、電気コンタクト１４２３及び部分１０２２を通して、または電気コンタクト１４２４及び部分１０２２を通して取ることができる。更に別の例として、電極１３２２との電気コンタクトは、電気コンタクト１４２３及び１４２４、及びパターニング済み配線層１０２０の部分１０２２の３つ全てを通して同時に取ることができる。
この技術分野の当業者であれば、キャパシタ１３１０及び１３２０の内の一方に使用される特定の電気的コンタクト形成法が、キャパシタ１３１０及び１３２０の内の他方に使用される特定の電気的コンタクト形成法に必ず影響する訳ではないことが理解できるであろう。そうではなく、上述の電気的コンタクト形成法の内のいずれかをいずれかのキャパシタに、他のキャパシタに関して選択される特定の電気的コンタクト形成法に関係なく、使用することができる。
この技術分野では公知のように、抵抗体１３３０は或る実施形態では、図１４に示す２つの電気コンタクト１４３１及び１４３２の他に、更に別の電気コンタクト群に接続することができる。同様に、キャパシタ１３１０の電極１１１１，１２１２，及び１３１３、及びキャパシタ１３２０の電極１２２１及び１３２２は、電極１１１１，１２１２，１３１３，１２２１，及び１３２２に接続され、かつ図１４に示す１つ、または２つの電気コンタクトの他に、更に別の電気コンタクト群に接続することができる。図示の実施形態では、キャパシタ１３１０はキャパシタ２１０のように、並列接続される２つのＭＩＭキャパシタを有する積層型キャパシタを含む。
一の実施形態では、少なくとも電気コンタクト１４１１，１４１２，１４１３，１４１４，１４２１，１４２２，及び１４２３は互いにほぼ同時に形成される。図示しない実施形態では、少なくとも電気コンタクト１４１２，１４１３，１４１４，１４２１，１４２２，及び１４２３は互いにほぼ同時に形成されるが、電気コンタクト１４１１は形成されない。図示しない当該実施形態では、キャパシタ１３１０の電極１３１３は部分１０２１を通して集積回路の別の部分に電気的に接続される。
図１５は、半導体装置１０００を本発明の或る実施形態に従って形成する方法１５００を示すフローチャートである。方法１５００は、多数ある工程の中でもとりわけ、４つのパターニング工程を含み、方法１５００がマスク４枚の製造方法（ｆｏｕｒ−ｍａｓｋ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ）であることを示し、この方法では、２マスクＭＩＭキャパシタ及び３マスクＭＩＭキャパシタを抵抗体とともに１つの集積回路に集積化する。この技術分野の当業者であれば、上記の４つのマスクは、ＭＩＭキャパシタを本発明の或る実施形態に従って形成するために必要なマスクであり、かつ更に別のマスクが、例えばパターニング済み配線層、上部配線構造、基本ＭＩＭキャパシタ構造を形成するためには必要ではない任意に用いられる層、などのような集積回路の他の部分を形成するために必要となることが理解できるであろう。
方法１５００の工程１５０５では、パターニング済み配線層が当該半導体基板の上に形成されている半導体基板を設ける。一例として、半導体基板は、図１０に示した半導体基板１０１０と同様のものとすることができる。別の例として、パターニング済み配線層は、これもまた図１０に示したパターニング済み配線層１０２０と同様のものとすることができる。
方法１５００の工程１５１０では、第１誘電体材料をパターニング済み配線層の上に堆積させる。一例として、第１誘電体材料は、図１０に示した誘電体材料１０９０と同様のものとすることができる。
方法１５００の工程１５１５では、第１誘電体材料を、第１マスクを使用してパターニングして、第１開口及び第２開口を第１誘電体材料に形成する。一例として、第１開口は開口１０３１と同様のものとすることができ、そして第２開口は開口１０３２と同様のものとすることができ、これらの開口１０３１及び１０３２は共に図１０に初めて示される。
方法１５００の工程１５２０では、第１電極材料を第１誘電体材料の上に、かつ第１及び第２開口の内部に堆積させる。一例として、第１電極材料は、図１０に示した電極材料１０８０と同様のものとすることができる。
方法１５００の工程１５２５では、第２誘電体材料を第１電極材料の上に堆積させる。一例として、第２誘電体材料は、図１０に示した誘電体材料１０３０と同様のものとすることができる。
方法１５００の工程１５３０では、第２電極材料を第２誘電体材料の上に堆積させる。一例として、第２電極材料は、図１０に示した電極材料１０４０と同様のものとすることができる。
方法１５００の工程１５３５では、第３誘電体材料を第２電極材料の上に堆積させる。一例として、第３誘電体材料は、図１０に示した誘電体材料１０５０と同様のものとすることができる。
方法１５００の工程１５４０では、第３電極材料を第３誘電体材料の上に堆積させる。一例として、第３電極材料は、図１０に示した電極材料１０６０と同様のものとすることができる。
方法１５００の工程１５４５では、第４誘電体材料を第３電極材料の上に堆積させる。一例として、第４誘電体材料は、図１０に示した誘電体材料１０７０と同様のものとすることができる。
方法１５００の工程１５５０では、第４誘電体材料及び第３電極材料を、第２マスクを使用してパターニングして、第１キャパシタの上部電極を形成する。一例として、第１キャパシタは図１３に示したキャパシタ１３１０と同様のものとすることができ、そして第１キャパシタの上部電極は図１１に示した電極１１１１と同様のものとすることができる。
方法１５００の工程１５５５では、第３誘電体材料及び第２電極材料を、第３マスクを使用してパターニングして、第１キャパシタの中間電極、及び第２キャパシタの上部電極を形成する。一例として、第２キャパシタは図１３に示したキャパシタ１３２０と同様のものとすることができる。別の例として、第１キャパシタの中間電極は図１２に示した電極１２１２と同様のものとすることができ、そして第２キャパシタの上部電極は、これもまた図１２に示した電極１２２１と同様のものとすることができる。
方法１５００の工程１５６０では、第２誘電体材料及び第１電極材料を、第４マスクを使用してパターニングして、第１キャパシタの下部電極、及び第２キャパシタの下部電極を形成する。少なくとも一つの実施形態では、工程１５６０を実行することにより抵抗体も形成する。一例として、第１キャパシタの下部電極は電極１３１３と同様のものとすることができ、そして第２キャパシタの下部電極は電極１３２２と同様のものとすることができ、これらの電極１３１３及び１３２２は共に、図１３に初めて示される。別の例として、抵抗体は、これもまた図１３に示した抵抗体１３３０と同様のものとすることができる。
方法１５００の工程１５６５では、第１キャパシタの上部電極、中間電極、及び下部電極の各々に、かつ第２キャパシタの上部電極及び下部電極の各々に接続される電気コンタクト群を形成する。工程１５６０において抵抗体を形成する実施形態においては、工程１５６５または別の工程では更に、抵抗体との電気コンタクトを形成する。一例として、これらの電気コンタクトは、全てが図１４に初めて示される電気コンタクト１４１１，１４１２，１４１３，１４１４，１４１５，１４２１, １４２２，１４２３，１４２４，１４３１，及び１４３２の内の一つ以上と同様のものとすることができる。
この技術分野の当業者には、２つのＭＩＭキャパシタを有する集積回路は、上に記載したプロセスフローの他の、他のプロセスフローを使用して形成することができることが明らかであろう。例えば、図示しない実施形態では、２つのＭＩＭキャパシタを有する半導体装置は次のようにして形成することができる。すなわち、半導体基板であって、パターニング済み配線層が当該半導体基板の上に形成される構成の半導体基板を設け、第１誘電体材料をパターニング済み配線層の上に堆積させ、第１誘電体材料をパターニングしてパターニング済み配線層に向かって開いた第１開口を第１キャパシタに形成し、第１電極材料を第１誘電体材料の上に、かつ第１開口の内部に堆積させ、第２誘電体材料を第１電極材料の上に堆積させ、第２誘電体材料、第１電極材料、及び第１誘電体材料をパターニングしてパターニング済み配線層に向かって開いた第２開口を第２キャパシタに形成し、第２電極材料を第２誘電体材料の上に、かつ第２開口の内部に堆積させ、第３誘電体材料を第２電極材料の上に堆積させ、第３誘電体材料及び第２電極材料をパターニングして第１キャパシタの上部電極、及び第２キャパシタの下部電極を画定し、第３電極材料を第３誘電体材料の上に堆積させ、第４誘電体材料を第３電極材料の上に堆積させ、第４誘電体材料及び第３電極材料をパターニングして第２キャパシタの上部電極を画定し、第２誘電体材料及び第１電極材料をパターニングして第１キャパシタの下部電極と第２キャパシタの下部電極とを絶縁し、更に抵抗体を画定し、そしてこれらのキャパシタの電極との、そして抵抗体との電気コンタクトを形成する。
前の節において記載したプロセスによって形成される構造は、図７に最初に示したキャパシタ７１０と同様の第１キャパシタを含むことができるが、追加の誘電体材料及び／又は電極材料が電極６１１に類似する電極の一端または両端に、かつ誘電体材料５５０に類似する誘電体材料の一部分の上に位置することができるという点で少なくとも異なっている。また、前の節において記載したプロセスによって形成される構造は更に、図１３に最初に示したキャパシタ１３２０と同様の第２キャパシタを含むことができるが、追加の誘電体材料及び／又は電極材料が電極１２２１に類似する電極の一端または両端に、かつ誘電体材料１０３０に類似する誘電体材料の一部分の上に位置することができるという点、及び電極材料１０８０に類似する電極材料、及び誘電体材料１０３０に類似する誘電体材料がこれらの材料の内部に深い開口を有することができるので、前述の材料群が異なる構造を有することになるという点で、少なくとも異なっている。また、前の節において記載したプロセスによって形成される構造は更に、例えば図１３に最初に示した抵抗体１３３０と同様の抵抗体を含むことができる。
図１６は、本発明の或る実施形態による形成プロセスにおける特定の工程での半導体装置１６００の一部分の断面図である。図１６に示すように、半導体装置１６００は、半導体基板であって、パターニング済み配線層１６２０が当該半導体基板の上に形成される構成の半導体基板１６１０と、パターニング済み配線層１６２０上の誘電体材料１６３０と、誘電体材料１６３０上の電極材料１６４０と、電極材料１６４０上の誘電体材料１６５０と、誘電体材料１６５０上の電極材料１６６０と、そして電極材料１６６０上の誘電体材料１６７０と、を備える。一例として、半導体基板１６１０、誘電体材料１６３０、電極材料１６４０、誘電体材料１６５０、電極材料１６６０、及び誘電体材料１６７０は、全てが図１に初めて示される半導体基板１１０、誘電体材料１３０、電極材料１４０、誘電体材料１５０、電極材料１６０、及び誘電体材料１７０のそれぞれと同様のものとすることができる。別の例として、パターニング済み配線層１６２０は図１に示したパターニング済み配線層１２０と同様のものとすることができるが、パターニング済み配線層１６２０が図示の実施形態では、パターニング済み配線層１２０の部分１２２に対応する部分１６２２しか含まない点が異なる。パターニング済み配線層１２０の部分１２１に対応する部分は全く、パターニング済み配線層１６２０には設けられない。
図１６に更に示すように、誘電体材料１６７０及び電極材料１６６０をパターニングして、キャパシタ１６１５の電極１６１１を形成している。図１６に更に示すように、誘電体材料１６５０及び電極材料１６４０をパターニングして、キャパシタ１６２５の電極１６２１を形成し、かつキャパシタ１６１５の電極１６１２を形成している。キャパシタ１６１５及び１６２５の少なくとも一部分はパターニング済み配線層１６２０の上に形成される。
本発明の一の実施形態では、パターニング済み配線層１６２０の部分１６２２はキャパシタ１６２５の電極１６８２を構成する。一例として、電極１６１１はキャパシタ１６１５の上部電極とすることができ、そして電極１６１２はキャパシタ１６１５の下部電極とすることができる。別の例として、電極１６２１はキャパシタ１６２５の上部電極とすることができ、そして電極１６８２はキャパシタ１６２５の下部電極とすることができる。
図１６に更に示すように、電気コンタクト１６６２及び１６６３はキャパシタ１６１５の電極１６１１に接続され、そして電気コンタクト１６６４はキャパシタ１６１５の電極１６１２に接続されている。電気コンタクト１６７１及び１６７２はキャパシタ１６２５の電極１６２１に接続され、そして電気コンタクト１６７３はキャパシタ１６２５の電極１６８２に接続されている。この技術分野では公知のように、キャパシタ１６１５の電極１６１１及び１６１２、及びキャパシタ１６２５の電極１６２１及び１６８２は、電極１６１１，１６１２，１６２１，及び１６８２に接続され、かつ図１６に示す１つ、または２つの電気コンタクトの他に、更に別の電気コンタクト群に接続することができる。一の実施形態では、少なくとも電気コンタクト１６６２，１６６３，１６６４，１６７１，１６７２，及び１６７３は互いにほぼ同時に形成される。
半導体装置１６００は更に、電極材料１６４０及び誘電体材料１６５０の一部分によって構成される部分１６９０を備える。一の実施形態では、部分１６９０を使用して抵抗体を構成することができ、この抵抗体は図２に最初に示した抵抗体２３０と同様のものとすることができる。当該実施形態では、電気コンタクト群は抵抗体に、抵抗体２３０に関して示し、そして記載した方法と同様の方法により接続することができる。
図１７は、半導体装置１６００を本発明の或る実施形態に従って形成する方法１７００を示すフローチャートである。方法１７００の工程１７１０では、パターニング済み配線層が当該半導体基板の上に形成されている半導体基板を設け、この場合、パターニング済み配線層は第２キャパシタの下部電極を構成し、そして第１キャパシタには設けられない。一例として、半導体基板は、図１６に示した半導体基板１６１０と同様のものとすることができ、そしてパターニング済み配線層は、これもまた図１６に示したパターニング済み配線層１６２０と同様のものとすることができる。別の例として、第１キャパシタはキャパシタ１６１５と同様のものとすることができ、第２キャパシタはキャパシタ１６２５と同様のものとすることができ、そして第２キャパシタの下部電極は電極１６８２と同様のものとすることができ、キャパシタ１６１５、キャパシタ１６２５、及び電極１６８２は全て、図１６に初めて示される。
方法１７００の工程１７２０では、第１誘電体材料をパターニング済み配線層の上に堆積させる。一例として、第１誘電体材料は、図１６に示した誘電体材料１６３０と同様のものとすることができる。
方法１７００の工程１７３０では、第１電極材料を第１誘電体材料の上に堆積させる。一例として、第１電極材料は、図１６に示した電極材料１６４０と同様のものとすることができる。
方法１７００の工程１７４０では、第２誘電体材料を第１電極材料の上に堆積させる。一例として、第２誘電体材料は、図１６に示した誘電体材料１６５０と同様のものとすることができる。
方法１７００の工程１７５０では、第２電極材料を第２誘電体材料の上に堆積させる。一例として、第２電極材料は、図１６に示した電極材料１６６０と同様のものとすることができる。
方法１７００の工程１７６０では、第３誘電体材料を第２電極材料の上に堆積させる。一例として、第３誘電体材料は、図１６に示した誘電体材料１６７０と同様のものとすることができる。
方法１７００の工程１７７０では、第３誘電体材料及び第２電極材料をパターニングして第１キャパシタの上部電極を形成する。一例として、第１キャパシタの上部電極は図１６に示した電極１６１１と同様のものとすることができる。
方法１７００の工程１７８０では、第２誘電体材料及び第１電極材料をパターニングして第２キャパシタの上部電極、及び第１キャパシタの一の電極を形成する。一例として、第２キャパシタの上部電極は電極１６２１と同様のものとすることができ、そして前記一の電極は電極１６１２と同様のものとすることができ、電極１６２１及び１６１２は共に図１６に初めて示される。
方法１７００の工程１７９０では、少なくとも第１キャパシタの上部電極及び下部電極に、かつ第２キャパシタの上部電極及び下部電極に接続される少なくとも一つの電気コンタクトを形成する。一例として、これらの電気コンタクトは、全てが図１４に初めて示される電気コンタクト１６６２，１６６３，１６６４，１６７１，１６７２，及び１６７３の内の一つ以上と同様のものとすることができる。方法１７００の一の実施形態においては、工程１７９０では、これらの電気コンタクトを互いに同時に形成する。
方法１７００の一の実施形態では、工程１７８０を使用して抵抗体を半導体基板の上に形成することができる。当該実施形態では、一例として、抵抗体は図２に示した抵抗体２３０と同様のものとすることができる。抵抗体は、第１電極材料及び第２誘電体材料の一部分を使用して形成することができる。一例として、第１電極材料及び第２誘電体材料の一部分は、図１６に示した部分１６９０と同様のものとすることができる。
本発明について特定の実施形態を参照しながら記載してきたが、この技術分野の当業者であれば、種々の変更を、本発明の技術思想または技術範囲から逸脱しない範囲において加え得ることが分かるであろう。このような変更の種々の例がこれまでの記述に示されている。従って、本発明の実施形態の開示は本発明の技術範囲を例示するために為されるのであり、本発明を制限するために為されるのではない。本発明の技術範囲は添付の請求項が要求する範囲によってのみ制限されるものである。例えば、この技術分野の当業者にとっては、本明細書において議論される半導体装置は種々の実施形態において用いることができ、かつこれらの実施形態の内の或る実施形態に関するこれまでの議論が、考えられる全ての実施形態を完全に記述したものに必ずしもなっている訳ではないことを容易に理解することができると思われる。
更に、効果、他の利点、及び技術的問題に対する解決法について、特定の実施形態に関して上に記載してきた。しかしながら、効果、利点、及び問題解決法、及び効果、利点、または問題解決法をもたらし得る、またはさらに顕著にし得るいかなる要素または要素群も、請求項群のいずれか、または全ての必須の、必要な、または基本的な特徴または要素であると解釈されるべきではない。
更に、本明細書に開示する実施形態及び限定事項は、実施形態及び／又は限定事項が、（１）明示的に請求項において請求されておらず、かつ（２）均等論に基づいて請求項における表現要素及び／又は限定事項の均等物となる、または均等物となる可能性のある場合に、寄与論に基づいて公衆に寄与されるものとはならない。
本発明の或る実施形態による形成プロセスにおける特定の工程での半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図１の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図２の半導体装置の一部分の断面図。 図１〜３の半導体装置を本発明の或る実施形態に従って形成する方法を示すフローチャート。 本発明の或る実施形態による形成プロセスにおける特定の工程での別の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図５の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図６の半導体装置の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図７の半導体装置の一部分の断面図。 図５〜８の半導体装置を本発明の或る実施形態に従って形成する方法を示すフローチャート。 本発明の或る実施形態による形成プロセスにおける特定の工程での別の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図１０の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図１１の半導体装置の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図１２の半導体装置の一部分の断面図。 本発明の或る実施形態による形成プロセスにおける後の工程での、図１３の半導体装置の一部分の断面図。 図１０〜１４の半導体装置を本発明の或る実施形態に従って形成する方法を示すフローチャート。 本発明の或る実施形態による形成プロセスにおける特定の工程での別の半導体装置の一部分の断面図。 図１６の半導体装置を本発明の或る実施形態に従って形成する方法を示すフローチャート。

Claims (37)

  1. パターニング済み配線層が当該半導体基板の上に形成される構成の半導体基板を設ける工程と、
    第１誘電体材料をパターニング済み配線層の上に堆積させる工程と、
    第１電極材料を第１誘電体材料の上に堆積させる工程と、
    第２誘電体材料を第１電極材料の上に堆積させる工程と、
    第２電極材料を第２誘電体材料の上に堆積させる工程と、
    第２電極材料をパターニングして第１キャパシタの上部電極を形成する工程と、
    第１電極材料をパターニングして、第２キャパシタの一の電極、及び第１キャパシタの一の電極を形成するとともに抵抗体を画定する工程とを備える、半導体装置の製造方法。
  2. 前記パターニング済み配線層は第２キャパシタの下部電極を構成し、かつ第１キャパシタには設けられない、請求項１記載の方法。
  3. 前記パターニング済み配線層が第１キャパシタの下部電極、及び第２キャパシタの下部電極を構成する、請求項１記載の方法。
  4. 第１キャパシタの前記一の電極は第１キャパシタの中間電極を形成し、かつ、第１キャパシタの中間電極は第１キャパシタの上部電極と第１キャパシタの下部電極との間に位置する、請求項３記載の方法。
  5. 第１キャパシタの上部電極、中間電極、及び下部電極にそれぞれ接続される複数の電気コンタクトを形成する工程と、
    第２キャパシタの上部電極及び下部電極にそれぞれ接続される複数の電気コンタクトを形成する工程とをさらに備え、
    これらの電気コンタクトを形成する工程では、
    第１キャパシタの上部電極、中間電極、及び下部電極の各々との、及び第２キャパシタの電極との電気コンタクトの各々を互いにほぼ同時に形成する、請求項４記載の方法。
  6. 第１キャパシタの下部電極に接続される電気コンタクトを形成せずに、第１キャパシタの上部電極及び中間電極にそれぞれ接続される複数の電気コンタクトを形成する工程と、
    第２キャパシタの少なくとも上部電極に接続される電気コンタクトを形成する工程とをさらに備える、請求項４記載の方法。
  7. 前記電気コンタクトを形成する工程では、
    第１キャパシタの上部電極及び中間電極の各々との、及び第２キャパシタの上部電極及び下部電極の各々との電気コンタクトの各々を互いにほぼ同時に形成する、請求項６記載の方法。
  8. 第１誘電体材料を堆積させた後に、第１誘電体材料をパターニングしてパターニング済み配線層の一部分を露出させる開口を形成する工程と、
    第１電極材料を堆積させる工程では、第１電極材料の一部分を開口の内部に堆積させて第１電極材料の前記部分がパターニング済み配線層の前記部分とコンタクトさせる、請求項１記載の方法。
  9. 第１誘電体材料は窒化シリコンからなり、かつ
    第２誘電体材料は約８よりも大きい実効誘電率を有する材料からなる、請求項１記載の方法。
  10. 第２誘電体材料は、
    第１酸化ハフニウム層と、
    第１酸化ハフニウム層上の酸化タンタル層と、
    酸化タンタル層上の第２酸化ハフニウム層とを備える、請求項９記載の方法。
  11. 前記パターニング済み配線層はダマシン銅からなり、
    第１及び第２電極材料は窒化タンタルからなる、請求項１記載の方法。
  12. 抵抗体に接続される電気コンタクトをさらに形成する、請求項１記載の方法。
  13. 第１誘電体材料は窒化シリコンからなり、
    第２誘電体材料は、
    第１酸化ハフニウム層と、
    第１酸化ハフニウム層上の酸化タンタル層と、
    酸化タンタル層上の第２酸化ハフニウム層とを備え、
    前記パターニング済み配線層はダマシン銅からなり、
    第１及び第２電極材料は窒化タンタルからなる、請求項１記載の方法。
  14. 第１電極材料をパターニングする工程では、第１電極材料をパターニングして第２キャパシタの上部電極を形成する、請求項１記載の方法。
  15. 第２電極材料をパターニングする工程では、第２電極材料をパターニングして第１キャパシタの上部電極、及び第２キャパシタの上部電極を形成する、請求項１記載の方法。
  16. 半導体基板と、
    前記半導体基板上のパターニング済み配線層と、
    前記パターニング済み配線層上の第１キャパシタと、
    前記パターニング済み配線層上の第２キャパシタと、
    前記パターニング済み配線層上の抵抗体とを備え、
    第１キャパシタは電極材料層からなるとともに第１の数量の誘電体層を備え、
    第２キャパシタは前記電極材料層からなるとともに第２の数量の誘電体層を備え、及び、
    誘電体層の前記第１の数量は前記第２の数量よりも大きいことによって、第１キャパシタは第２キャパシタよりも大きい単位面積当たり容量を有する、半導体装置。
  17. 第１キャパシタの複数の誘電体層の内の少なくとも一つの誘電体層は、第２キャパシタの複数の誘電体層の内の少なくとも一つの誘電体層の材料とは異なる材料からなる、請求項１６記載の半導体装置。
  18. 第１の数量の誘電体層は第１誘電体材料及び第２誘電体材料からなり、
    第２の数量の誘電体層は第１誘電体材料からなり、
    第１誘電体材料は窒化シリコンからなり、
    第２誘電体材料は約８よりも大きい実効誘電率を有する材料からなり、及び
    前記電極材料層は窒化タンタルからなる、請求項１７記載の半導体装置。
  19. 第２誘電体材料は、
    第１酸化ハフニウム層と、
    第１酸化ハフニウム層上の酸化タンタル層と、
    酸化タンタル層上の第２酸化ハフニウム層とを備える、請求項１８記載の半導体装置。
  20. パターニング済み配線層が当該半導体基板の上に形成され、及び、前記パターニング済み配線層の一部分が第１キャパシタの下部電極及び第２キャパシタの下部電極を画定している半導体基板を設ける工程と、
    第１誘電体材料を前記パターニング済み配線層の上に堆積させる工程と、
    第１誘電体材料をパターニングして前記パターニング済み配線層の一部分を露出させる開口を形成する工程と、
    第１電極材料を第１誘電体材料の上に、かつ開口の内部に堆積させて、第１電極材料がパターニング済み配線層の前記部分とコンタクトする工程と、
    第２誘電体材料を第１電極材料の上に堆積させる工程と、
    第２電極材料を第２誘電体材料の上に堆積させる工程と、
    第２電極材料をパターニングして第１キャパシタの上部電極を形成する工程と、
    第１電極材料をパターニングして第２キャパシタの上部電極、及び第１キャパシタの下部電極を形成する工程とを備える、半導体装置の製造方法。
  21. 第１電極材料をパターニングする工程では更に、抵抗体を形成する、請求項２０記載の方法。
  22. 第１誘電体材料はプラズマを利用して成膜された窒化物からなる、請求項２０記載の方法。
  23. 第１キャパシタの上部電極及び下部電極の各々との電気コンタクトを形成する工程と、
    第２キャパシタの上部電極及び下部電極の各々との電気コンタクトを形成する工程とをさらに備え、
    前記電気コンタクトを形成する工程では、
    第１キャパシタの上部電極及び下部電極の各々との、及び第２キャパシタの上部電極及び下部電極の各々との電気コンタクトの各々を互いにほぼ同時に形成する、請求項２０記載の方法。
  24. 第１キャパシタの下部電極に接続される電気コンタクトを形成せずに第１キャパシタの上部電極に接続される電気コンタクトを形成する工程と、
    第２キャパシタの少なくとも上部電極に接続される電気コンタクトを形成する工程とをさらに備える請求項２３記載の方法。
  25. 第１電極材料は窒化タンタルからなり、
    第２誘電体材料は約８よりも大きい実効誘電率を有する材料からなる、請求項２０記載の方法。
  26. 第２誘電体材料は、
    第１酸化ハフニウム層と、
    第１酸化ハフニウム層上の酸化タンタル層と、
    酸化タンタル層上の第２酸化ハフニウム層とを備える、請求項２５記載の方法。
  27. 第１電極材料をパターニングする工程では、抵抗体を画定し、
    抵抗体との電気コンタクトを形成する工程をさらに備える、請求項２０記載の方法。
  28. パターニング済み配線層が当該半導体基板の上に形成されている半導体基板を設ける工程と、
    第１誘電体材料を前記パターニング済み配線層の上に堆積させる工程と、
    第１誘電体材料をパターニングして第１開口及び第２開口を第１誘電体材料に形成する工程と、
    第１電極材料を第１誘電体材料の上に、かつ第１及び第２開口の内部に堆積させる工程と、
    第２誘電体材料を第１電極材料の上に堆積させる工程と、
    第２電極材料を第２誘電体材料の上に堆積させる工程と、
    第３誘電体材料を第２電極材料の上に堆積させる工程と、
    第３電極材料を第３誘電体材料の上に堆積させる工程と、
    第３電極材料をパターニングして第１キャパシタの上部電極を形成する工程と、
    第３誘電体材料及び第２電極材料をパターニングして第１キャパシタの中間電極及び第２キャパシタの上部電極を形成する工程と、
    第２誘電体材料及び第１電極材料をパターニングして第１キャパシタの下部電極、及び第２キャパシタの下部電極を形成する工程とを備える半導体装置の製造方法。
  29. 第１キャパシタの上部電極、中間電極、及び下部電極の各々との電気コンタクトを形成する工程と、
    第２キャパシタの上部電極及び下部電極の各々との電気コンタクトを形成する工程とをさらに備える、請求項２８記載の方法。
  30. 前記電気コンタクトを形成するための工程では、
    第１キャパシタの上部電極及び中間電極の各々との、及び第２キャパシタの上部電極及び下部電極の各々との電気コンタクトの各々を互いにほぼ同時に形成する、請求項２９記載の方法。
  31. 第１誘電体材料はプラズマを利用して成膜された窒化物からなり、
    第２誘電体材料は２つの酸化ハフニウム層の間に位置する酸化タンタル層を含む、請求項２８記載の方法。
  32. 第１電極材料、第２電極材料、及び第３電極材料は窒化タンタルからなり、
    パターニング済み配線層はダマシン銅からなる、請求項２８記載の方法。
  33. 第１電極材料をパターニングする処理では抵抗体を画定し、
    抵抗体との電気コンタクトを形成する工程をさらに備える、請求項２８記載の方法。
  34. パターニング済み配線層が当該半導体基板の上に形成されている半導体基板を設ける工程と、
    第１誘電体材料を前記パターニング済み配線層の上に堆積させる工程と、
    第１電極材料を第１誘電体材料の上に堆積させる工程と、
    第２誘電体材料を第１電極材料の上に堆積させる工程と、
    第２電極材料を第２誘電体材料の上に堆積させる工程と、
    第２電極材料をパターニングして第１キャパシタの上部電極を形成する工程と、
    第１電極材料をパターニングして第２キャパシタの一の電極及び第１キャパシタの一の電極を形成する工程と、
    パターニング済み配線層は第２キャパシタの下部電極を構成し、かつ第１キャパシタには設けられない、半導体装置の製造方法。
  35. 第１電極材料をパターニングする工程では、第１電極材料をパターニングして第２キャパシタの上部電極を形成する、請求項３４記載の方法。
  36. 第１誘電体材料を堆積させた後に、第１誘電体材料をパターニングしてパターニング済み配線層の一部分を露出させる開口を形成する工程をさらに備え、
    第１電極材料を堆積させる工程では、第１電極材料の一部分を開口の内部に堆積させて第１電極材料の前記部分がパターニング済み配線層の前記部分とコンタクトするようにする、請求項３４記載の方法。
  37. 第２電極材料をパターニングする工程では、第２電極材料をパターニングして第１キャパシタの上部電極、及び第２キャパシタの上部電極を形成する、請求項３４記載の方法。
JP2007502815A 2004-03-10 2005-02-10 半導体装置の製造方法、及び本方法により製造される半導体装置 Expired - Fee Related JP4891224B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/799,554 US6919244B1 (en) 2004-03-10 2004-03-10 Method of making a semiconductor device, and semiconductor device made thereby
US10/799,554 2004-03-10
PCT/US2005/004008 WO2005091795A2 (en) 2004-03-10 2005-02-10 Method of making a semiconductor device, and semiconductor device made thereby

Publications (3)

Publication Number Publication Date
JP2007528604A true JP2007528604A (ja) 2007-10-11
JP2007528604A5 JP2007528604A5 (ja) 2008-04-03
JP4891224B2 JP4891224B2 (ja) 2012-03-07

Family

ID=34740180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007502815A Expired - Fee Related JP4891224B2 (ja) 2004-03-10 2005-02-10 半導体装置の製造方法、及び本方法により製造される半導体装置

Country Status (6)

Country Link
US (2) US6919244B1 (ja)
EP (2) EP1723673B1 (ja)
JP (1) JP4891224B2 (ja)
KR (1) KR101102785B1 (ja)
CN (1) CN100487896C (ja)
WO (1) WO2005091795A2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015028974A (ja) * 2013-07-30 2015-02-12 富士通セミコンダクター株式会社 電子デバイスの製造方法
CN105304615A (zh) * 2014-06-05 2016-02-03 联华电子股份有限公司 半导体结构
JP2016527700A (ja) * 2013-06-13 2016-09-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 金属絶縁体金属キャパシタ構造
JP2018093232A (ja) * 2013-02-19 2018-06-14 クアルコム，インコーポレイテッド 相補型バックエンドオブライン（ｂｅｏｌ）キャパシタ

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260352A1 (de) * 2002-12-20 2004-07-15 Infineon Technologies Ag Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung
JP4308691B2 (ja) * 2004-03-19 2009-08-05 富士通マイクロエレクトロニクス株式会社 半導体基板および半導体基板の製造方法
JP4707330B2 (ja) * 2004-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20050255664A1 (en) * 2004-05-12 2005-11-17 Ching-Hung Kao Method of forming a metal-insulator-metal capacitor
KR100685616B1 (ko) * 2004-05-20 2007-02-22 매그나칩 반도체 유한회사 반도체 장치의 제조방법
US7144784B2 (en) * 2004-07-29 2006-12-05 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
KR100703965B1 (ko) * 2004-12-31 2007-04-05 삼성전자주식회사 유전체막 장벽층을 구비한 반도체 소자 커패시터의 형성방법 및 이에 의해 제조된 반도체 소자의 커패시터
KR100678638B1 (ko) * 2005-11-08 2007-02-05 삼성전자주식회사 반도체 소자의 제조 방법
JP2007311539A (ja) * 2006-05-18 2007-11-29 Nec Electronics Corp 半導体装置
KR100764741B1 (ko) * 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7956400B2 (en) * 2006-06-15 2011-06-07 Freescale Semiconductor, Inc. MIM capacitor integration
US7755164B1 (en) * 2006-06-21 2010-07-13 Amkor Technology, Inc. Capacitor and resistor having anodic metal and anodic metal oxide structure
JP2008112956A (ja) * 2006-08-03 2008-05-15 Sony Corp キャパシタおよびその製造方法、ならびに、半導体デバイスおよび液晶表示装置
US8124490B2 (en) 2006-12-21 2012-02-28 Stats Chippac, Ltd. Semiconductor device and method of forming passive devices
US7608538B2 (en) * 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
JP2008211115A (ja) * 2007-02-28 2008-09-11 Ricoh Co Ltd 半導体装置
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
US7951663B2 (en) * 2009-05-26 2011-05-31 Stats Chippac, Ltd. Semiconductor device and method of forming IPD structure using smooth conductive layer and bottom-side conductive layer
US8445353B1 (en) * 2009-09-29 2013-05-21 National Semiconductor Corporation Method for integrating MIM capacitor and thin film resistor in modular two layer metal process and corresponding device
US8349116B1 (en) * 2011-11-18 2013-01-08 LuxVue Technology Corporation Micro device transfer head heater assembly and method of transferring a micro device
US10515949B2 (en) * 2013-10-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and manufacturing method thereof
US9219110B2 (en) 2014-04-10 2015-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9391016B2 (en) * 2014-04-10 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
US9368392B2 (en) 2014-04-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. MIM capacitor structure
CN105226044B (zh) * 2014-05-29 2018-12-18 联华电子股份有限公司 集成电路及形成集成电路的方法
US9425061B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Buffer cap layer to improve MIM structure performance
US10115719B2 (en) * 2014-10-30 2018-10-30 GlobalFoundries, Inc. Integrated circuits with resistor structures formed from MIM capacitor material and methods for fabricating same
TWI622176B (zh) * 2015-12-04 2018-04-21 力晶科技股份有限公司 Ｍｉｍ電容之結構及其製造方法
DE102018107387B4 (de) 2017-09-28 2022-08-25 Taiwan Semiconductor Manufacturing Co. Ltd. Metall-isolator-metall-kondensatorstruktur mit hoher kapazität und verfahren zu deren herstellung
US10658455B2 (en) 2017-09-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal insulator metal capacitor structure having high capacitance
US10879172B2 (en) * 2018-08-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US12040268B2 (en) 2022-06-01 2024-07-16 Qualcomm Incorporated Thin film resistor (TFR) device structure for high performance radio frequency (RF) filter design

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145387A (ja) * 1997-11-10 1999-05-28 Nec Corp 半導体装置およびその製造方法
JP2000307219A (ja) * 1999-04-23 2000-11-02 Denso Corp 配線基板およびその製造方法
JP2001274340A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2002141417A (ja) * 2000-08-31 2002-05-17 Agere Systems Guardian Corp 並列キャパシタの積層構造と製造方法
JP2004507105A (ja) * 2000-08-21 2004-03-04 モトローラ・インコーポレイテッド 受動素子を有する半導体デバイスおよびそれを作製する方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW367621B (en) 1995-02-27 1999-08-21 Nxp Bv Electronic component comprising a thin-film structure with passive elements
US5708559A (en) 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
US5926359A (en) 1996-04-01 1999-07-20 International Business Machines Corporation Metal-insulator-metal capacitor
US6146939A (en) * 1998-09-18 2000-11-14 Tritech Microelectronics, Ltd. Metal-polycrystalline silicon-N-well multiple layered capacitor
CN1291352A (zh) * 1998-12-16 2001-04-11 因芬尼昂技术股份公司 具有电容元件的集成电路
US6200629B1 (en) * 1999-01-12 2001-03-13 United Microelectronics Corp. Method of manufacturing multi-layer metal capacitor
US6180976B1 (en) 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
KR100280288B1 (ko) 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
JP3180796B2 (ja) 1999-02-25 2001-06-25 日本電気株式会社 半導体装置の製造方法
US6117747A (en) 1999-11-22 2000-09-12 Chartered Semiconductor Manufacturing Ltd. Integration of MOM capacitor into dual damascene process
JP2001196559A (ja) * 2000-01-13 2001-07-19 Seiko Epson Corp 半導体装置及びその製造方法
US6466427B1 (en) * 2000-05-31 2002-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Microelectronic capacitor structure compatible with copper containing microelectronic conductor layer processing
JP4030257B2 (ja) 2000-08-14 2008-01-09 株式会社ルネサステクノロジ 半導体集積回路装置
US6365480B1 (en) 2000-11-27 2002-04-02 Analog Devices, Inc. IC resistor and capacitor fabrication method
WO2002075780A2 (en) * 2001-03-21 2002-09-26 Koninklijke Philips Electronics N.V. Electronic device having dielectric material of high dielectric constant
KR100446293B1 (ko) * 2002-01-07 2004-09-01 삼성전자주식회사 저항체를 포함하는 반도체 소자 제조 방법
KR100480603B1 (ko) * 2002-07-19 2005-04-06 삼성전자주식회사 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
US6902981B2 (en) * 2002-10-10 2005-06-07 Chartered Semiconductor Manufacturing Ltd Structure and process for a capacitor and other devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145387A (ja) * 1997-11-10 1999-05-28 Nec Corp 半導体装置およびその製造方法
JP2000307219A (ja) * 1999-04-23 2000-11-02 Denso Corp 配線基板およびその製造方法
JP2001274340A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置及びその製造方法
JP2004507105A (ja) * 2000-08-21 2004-03-04 モトローラ・インコーポレイテッド 受動素子を有する半導体デバイスおよびそれを作製する方法
JP2002141417A (ja) * 2000-08-31 2002-05-17 Agere Systems Guardian Corp 並列キャパシタの積層構造と製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018093232A (ja) * 2013-02-19 2018-06-14 クアルコム，インコーポレイテッド 相補型バックエンドオブライン（ｂｅｏｌ）キャパシタ
JP2016527700A (ja) * 2013-06-13 2016-09-08 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 金属絶縁体金属キャパシタ構造
JP2015028974A (ja) * 2013-07-30 2015-02-12 富士通セミコンダクター株式会社 電子デバイスの製造方法
CN105304615A (zh) * 2014-06-05 2016-02-03 联华电子股份有限公司 半导体结构
CN105304615B (zh) * 2014-06-05 2018-03-23 联华电子股份有限公司 半导体结构

Also Published As

Publication number Publication date
EP1723673A4 (en) 2010-06-16
CN1930685A (zh) 2007-03-14
CN100487896C (zh) 2009-05-13
EP2528086A3 (en) 2013-04-24
KR101102785B1 (ko) 2012-01-05
EP2528086A2 (en) 2012-11-28
US6919244B1 (en) 2005-07-19
WO2005091795A2 (en) 2005-10-06
EP1723673B1 (en) 2013-09-04
JP4891224B2 (ja) 2012-03-07
US7306986B2 (en) 2007-12-11
US20050272216A1 (en) 2005-12-08
EP1723673A2 (en) 2006-11-22
KR20070012361A (ko) 2007-01-25
WO2005091795A3 (en) 2005-12-15

Similar Documents

Publication Publication Date Title
JP4891224B2 (ja) 半導体装置の製造方法、及び本方法により製造される半導体装置
US7898059B2 (en) Semiconductor device comprising passive components
JP6046282B2 (ja) 金属絶縁体金属キャパシタ構造
US6777809B2 (en) BEOL decoupling capacitor
JP5091242B2 (ja) Ｍｉｍキャパシタ
JP2009152618A (ja) 半導体ダイにおける、電圧依存性が低減した高密度複合ｍｉｍキャパシタ
US20030011043A1 (en) MIM capacitor structure and process for making the same
US20040135189A1 (en) Semiconductor device
US20110080686A1 (en) Mim capacitor
KR100990615B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
EP1471566A2 (en) Semiconductor device and method for fabricating the same
JP2011040621A (ja) 半導体装置の設計方法および半導体装置の製造方法
WO2021085573A1 (ja) トレンチキャパシタ及びトレンチキャパシタの製造方法
KR100641536B1 (ko) 높은 정전용량을 갖는 금속-절연체-금속 커패시터의 제조방법
KR101159112B1 (ko) 가변 용량 캐패시터 및 그 제조방법
KR100346731B1 (ko) 다층 세라믹 커패시터 및 그 제조 방법
CN112602192B (zh) 电容装置及其制备方法
JP5394291B2 (ja) スタック型抵抗素子およびその製造方法
KR100662504B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080207

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110524

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110526

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110824

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111122

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111215

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141222

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees