JP2007509485A - 半導体デバイス・パッケージおよびその製造方法 - Google Patents

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ラウ、ダニエル、ウォク
アントニオ、ロマーリコ サントス サン
スバジオ、アナング
ハンナン マッケリガーン、マイケル
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アドバンスド インターコネクト テクノロジーズ リミテッド
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Abstract

半導体デバイス（ダイ）パッケージ（５０、１０２、１１０）のためのリード・フレーム（５２、１００、１１２）である。リード・フレーム（５２、１００、１１２）内のリード（６０）の各々は、インターポーザ（６４）を含み、このインターポーザは、パッケージ（５０、１０２、１１０）の外側面（５８）の近くに配置された一端（６６）と、ダイ（１４）の近くに配置された別の端部（６８）を有する。インターポーザ（６４）の両端から基板接続ポスト（７０）および支持ポスト（７４）が延びている。支持ポスト（７４）と反対のインターポーザ（６４）の表面には、ボンディング・サイト（７８）が形成されている。リード（６０）の各々は、ボンディング・サイト（７８）へのワイヤ・ボンディング、テープ・ボンディングまたはフリップ・チップ取り付けによりダイ（１４）上の関連する入出力（Ｉ／Ｏ）パッド（８０）に電気的に接続されている。ワイヤ・ボンディングを使用する場合、ボンディング・サイト（７８）にＩ／Ｏパッド（８０）を電気的に接続するワイヤは、Ｉ／Ｏパッド（８０）およびボンディング・サイト（７８）の双方にウェッジ・ボンディングできる。支持ポスト（７４）は、ボンディング・プロセスまたはコーティング・プロセス中にインターポーザ（６４）の端部（６８）に対する支持体となる（図３）。

Description

関連出願とのクロスレファレンス
本願は、全体を本明細書で参考として援用する２００３年４月１４日に出願された米国仮特許出願第６０／４９４，９８２号（代理人整理番号１０２４７９−１００）に基づく権利を請求するものである。
（発明の背景）
（１．発明の分野）
本発明は、半導体デバイス・パッケージに関し、より詳細には、本発明は、リード・フレームをベースとする半導体デバイス・パッケージおよびこのリード・フレームをベースとする半導体デバイス・パッケージを製造する方法に関する。
（２．関連技術の説明）
リード・フレームをベースとする半導体デバイス・パッケージでは、導電性リード・フレームにより、少なくとも１つの半導体デバイス（ダイ）と外側回路、例えば、プリント回路基板との間で電気信号が伝送される。このリード・フレームは、多数のリードを備え、各リードは、内側リード端と、反対の外側リード端を有する。内側リード端は、ダイ上の入出力（Ｉ／Ｏ）パッドに電気的に接続され、外側リード端は、パッケージ本体の外側のターミナルとなっている。外側リード端がパッケージ本体の面で終端している場合、このパッケージは、「リードレス」パッケージとして知られるが、外側リードがパッケージ本体の周辺を越えて延びる場合に、このパッケージは「リード付き」パッケージと称される。周知のリードレス・パッケージの例として、クォド・フラット・リードレス（ＱＦＮ）パッケージが挙げられる。このパッケージは、クォド・パッケージ本体の底部の周辺まわりに配置された４組のリードを有し、更に周知のリードレス・パッケージの例として、パッケージ本体の底部の両側に沿って２組のリードが配置されたデュアル・フラット・リードレス（ＤＦＮ）パッケージがある。ＱＦＮパッケージを製造する方法は、本願出願人が所有する公開された米国特許出願公開番号ＵＳ２００３／０２０３５３９Ａ１号に開示されており、この米国特許出願は、２００２年４月２９日に出願されており、その全体の内容を本明細書で参考として援用する。
一般にワイヤ・ボンディング、テープ自動ボンディング（ＴＡＢ）またはフリップ・チップ方法を使って内側リード端へのダイの接続が行われる。ワイヤ・ボンディングまたはＴＡＢ方法では内側リード端は、ダイからある距離離れて終端し、小径のワイヤまたは導電性テープにより、ダイの頂部にあるＩ／Ｏパッドに電気的に相互接続される。ダイは、支持パッドにより支持でき、この支持パッドは、リードによって囲まれている。フリップ・チップ方法では、リード・フレームの内側リード端は、ダイの下方に延び、ダイ上のＩ／Ｏパッドが直接、電気接続部、例えば、ハンダ接続部を介して内側リード端に接触するようにダイは、跳ね上げられる。
ワイヤ・ボンディングを使用するリードレス・パッケージでは、リードは、一般に２つの一般的な構造のうちの１つに形成される。図１に示される第１の構造では、各リード１０は、パッケージの側面の近くに配置されたポストから実質的に成る。ダイ１４を支持するためにリード１０の間に、一般に１つの支持パッド１２が配置される。これらリード１０および支持パッド１２は、ロッキング特徴部、例えば、リード１０および支持パッド１２から外側に突出するタブ１６を含むことができ、これらのタブは、モールディング・コンパウンドと協働し、リード１０および支持パッド１２をパッケージ内に係止する。この構造の１つの欠点は、ダイ１４上のＩ／Ｏパッケージをリード１０に接続するために、ボンディング・ワイヤ１８の長さを比較的長くしなければならないことである。長いボンディング・ワイヤ１８を使用することは、ダイ１４とリード１０の間の電気抵抗が増すので、パッケージの性能に悪影響が及ぶ。更にボンディング・ワイヤ１８は、比較的高価で、かつ脆弱であるので、多数のボンディング・ワイヤ１８を使用することは望ましいことではない。半導体業界は、同じサイズのパッケージに対して、より小さいサイズのダイを使用する傾向があり、このことは、所定のパッケージ・サイズに対するボンディング・ワイヤ１８の長さを相対的に長くしてしまっているが、これによって上記問題は、悪化している。
図２に示されるようなワイヤ・ボンディングされたリードレス・パッケージのための第２の構造全体では、リード１０は、ボード接続ポストからダイ支持パッド１２まで延びるインターポーザ２０を含む。このインターポーザ２０は、必要なボンディング・ワイヤ１８の長さを短くするので、図１の構造の問題の一部を解決できる。しかしながら、図２の構造は、ダイをリードにボンディングする際に、インターポーザ２０上のボンディング・サイトの同一平面性を維持することが困難であるという点で、それ自身問題がある。
フリップ・チップ・ボンディング方法を使用するリードレス・パッケージは、一般に支持パッド１２を有しない図２に示される構造に類似した構造を使用している。インターポーザ２０は、ダイ１４の下方に延び、ダイ１４上のＩ／Ｏパッドをインターポーザ２０上のボンディング・サイトにハンダ付けできるよう、ダイは跳ね上げられている。フリップ・チップ・ボンディング方法のために、この構造を使用することも、ダイ１４をリード１０にボンディングする際のインターポーザ２０上のボンディング・サイトの同一平面性を維持する問題を生じさせている。
ワイヤ・ボンディングを使用する場合、ボンディング・ワイヤ１８は、一般に次の３つのワイヤ・ボンディング技術、すなわち、超音波ボンディング、熱圧縮ボンディングおよび熱音波ボンディングのうちの１つを使って取り付けられる。
超音波ボンディングでは、冶金学的コールド溶着部を形成するために、圧力と超音波振動バーストとの組合せが使用される。超音波ボンディングは、ウェッジ・ボンドとして知られているボンディング部を形成する。ウェッジ・ボンドではワイヤ１８の側面に沿ってボンディングが生じ、この場合、ワイヤは、一般に図２における１９で示されるように、リード１０の表面にほぼ平行に延びる。
熱圧縮ボンディングでは溶着部を形成するのに圧力と高温との組合せを加える。他方、熱音波ボンディングは、溶着部を形成するのに圧力と高温と超音波振動バーストとの組合せを加える。熱圧縮技術および熱音波ボンディング技術は、一般にＩ／Ｏパッドにおいて「ボール・ボンド」およびリード１０におけるウェッジ・ボンドとして知られるボンディング部を一般に形成する。ボール・ボンドでは、ワイヤ１８の端部でボンディングが生じ、この場合、ワイヤ１８は、図２において２１で示されるように、ボンディング・サイトにあるＩ／Ｏパッドの表面からほぼ垂直に延びる。実際には金ワイヤまたは金合金ワイヤを使ってすべての熱圧縮ボンディングおよび熱音波ボンディングが実行される。最近のパッケージング技術では、多数のパッケージを同時に製造できるようにするために、相互に接続されたリード・フレームのマトリックスを使用する。かかる技術はハンダ、エポキシ、両面接続テープなどを使ってマトリックス内で各リード・フレームの中心支持パッド１２にダイ１４を一般に固定する。次に、関連するダイ１４上のＩ／Ｏパッドに、各リード・フレームのためのリード１０をワイヤ・ボンディングする。ワイヤ・ボンディング後、例えば、転写または射出成形方法を使ってプラスチック内にダイ１４と、ボンディング・ワイヤ１８と、リード１０の少なくとも一部を封止する。次に、ブレード、水ジェットなどによりパッドを１つ１つに分割し、外部回路に電気接続できるように、各パッケージのリード１０を露出したままに残す。
かかる最近の封止技術において、超音波ボンディングを使用することには、多数の理由から問題がある。例えば、最近のリード・フレーム上に形成されたリード１０は、極めて細く、従って、アルミニウム・ウェッジ・ボンディング方法によって容易に破壊され得る。かかる問題の結果、固体ボンディング・ポストを提供する別々にされたハーメチック・パッケージに対して、かつアルミニウム・ウェッジ・ボンディング方法実施中にパッケージを正確に回転し、位置決めできる場合には、アルミニウム・ウェッジ・ボンディングの使用は、保留されている。
従来技術の上記およびそれ以外の欠点は、第１のパッケージ面の少なくとも一部を形成するモールディング・コンパウンドと、このモールディング・コンパウンドによって少なくとも一部がカバーされた半導体デバイスと、モールディング・コンパウンドによって少なくとも一部がカバーされた導電性材料のリード・フレームとを備えた半導体デバイス・パッケージによって解消または緩和される。リード・フレームは、複数のリードを備え、これらのリードは、各々、基板接続ポストと、インターポーザから延びる支持ポストとを有するインターポーザを備える。基板接続ポストと支持ポストの双方は、第１のパッケージ面で終端し、インターポーザは、第１のパッケージ面から離間する。各リードにおいて、支持ポストと反対のインターポーザの表面にボンディング・サイトが形成される。ボンディング・サイトにおいてインターポーザにはＩ／Ｏパッドの少なくとも１つが接続されている。Ｉ／Ｏパッドは、接続サイトにワイヤ・ボンディングまたはテープ・ボンディングしてもよいし、またはＩ／Ｏパッドをボンディング・サイトに直接、電気的に接続し、フリップ・チップ・タイプの接続部を形成してもよい。
一実施例では、モールディング・コンパウンドは、第１のパッケージ面に隣接する第２のパッケージ面の少なくとも一部を形成し、第２のパッケージ面において、基板接続ポストの端部表面に隣接する基板接続ポストの側面を見ることができる。基板接続ポストの端部表面から測定して、約１ミルから２ミルの間の高さを有するレリーフを形成するように、基板接続ポストの側面と基板接続ポストの端部表面との間のコーナを除去する。
本発明の別の特徴によれば、半導体デバイスをパッケージする方法は、（ａ）複数のリードを備えたリード・フレームを導電性材料から形成するステップを備え、リードの各々は、対向する第１および第２の端部を有するインターポーザと、第１の端部の近くでインターポーザから延び、インターポーザから離れた端部表面を有する基板接続ポストと、基板接続ポストから離間すると共に、第２の端部の近くでインターポーザから延び、インターポーザから離間した端部表面を有する支持ポストと、この支持ポストと反対のインターポーザの表面に形成されているボンディング・サイトとを備える。本方法は、さらに（ｂ）支持ポストおよび基板接続ポストの端部表面を支持するステップと、（ｃ）支持ポストおよび基板接続ポストの端部表面を支持しながら、半導体デバイス上のＩ／Ｏパッドを電気的にボンディング・サイトに接続するステップと、（ｄ）支持ポストおよび基板接続ポストの端部表面を支持しながら、半導体デバイスの少なくとも一部およびリード・フレームの少なくとも一部をモールディング・コンパウンドでカバーするステップとを備える。
Ｉ／Ｏパッドをボンディング・サイトに電気的に接続するステップは、Ｉ／Ｏパッドをボンディング・サイトに直接、電気的に接続し、フリップ・チップ・タイプの接続部を形成するステップを含む。支持ポストおよび基板接続ポストの端部表面を支持するステップは、支持ポストおよび基板接続ポストの端部表面を１つの表面に付着させることを含む。一実施例では、リード・フレームを形成するステップは、（ａ）各々が導電性材料のストリップである複数のリード・プリカーサを含むリード・フレーム・プリカーサを導電性材料から形成するステップと、（ｂ）リード・プリカーサの各々を横断するようにチャネルを配置し、複数のリードを形成するステップとを備える。この方法は、各リード内のチャネルをモールディング・コンパウンドで満たすステップを更に含む。
本発明の別の特徴によれば、半導体デバイス・パッケージは、第１のパッケージ面の少なくとも一部を形成するモールディング・コンパウンドと、モールディング・コンパウンドによって少なくとも一部がカバーされ、複数のＩ／Ｏパッドを含む半導体デバイスと、複数のリードを有し、モールディング・コンパウンドによって少なくとも一部がカバーされた導電性材料のリード・フレームとを備え、リードの各々は、その上部に形成されたボンディング・サイトを含み、各ボンディング・サイトは、ワイヤにより関連するＩ／Ｏパッドに電気的に接続され、ワイヤは、Ｉ／Ｏパッドおよびボンディング・サイトの双方にウェッジディングされている。ワイヤは、アルミまたはアルミ・ベース材料から製造される。
更に別の特徴によれば、半導体デバイスをパッケージする方法は、複数のリードを含むリード・フレームを導電性材料から形成するステップと、半導体デバイス上のＩ／Ｏパッドをボンディング・サイトに電気接続するステップと、半導体デバイスの少なくとも一部およびリード・フレームの少なくとも一部をモールディング・コンパウンドでカバーするステップを備える。Ｉ／Ｏパッドをボンディング・サイトに電気接続するステップは、ワイヤを／Ｏパッドにウェッジ・ボンディングするステップと、ワイヤをボンディング・サイトにウェッジ・ボンディングするステップとを備える。ワイヤは、アルミまたはアルミをベースとする材料から製造でき、Ｉ／Ｏパッドとボンディング・サイトとの間に延びるワイヤの一部の直径の約１．２〜約１．５倍のウェッジの幅を有する。リード・フレームは、リード・フレームにモールディング・コンパウンドを塗布した後にリードを分離するようにエッチングされる。
以下の説明および添付図面には、本発明の１つ以上の実施例の詳細が記載されている。これら詳細な説明、図面および請求の範囲から本発明の上記以外の特徴、目的および利点が明らかとなる。
添付図面と共に次の詳細な説明から、本発明は、完全に理解できる。図中、同一の要素に対しては同一の番号がつけられている。
（詳細な説明）
図３を参照する。ここにはワイヤ・ボンディングされたクォド・リードレス半導体デバイス・パッケージ５０の横断面図が示されている。この半導体デバイス・パッケージ５０は、半導体デバイス（ダイ）１４と、モールディング・コンパウンド５４によってカバーされたリード・フレーム５２とを備え、コンパウンド５４は、パッケージ５０の外側面５６および５８の一部を形成している。リード・フレーム５２は、複数のリード６０と、これらリードの間に配置されたダイ・パッド６２とを含む。リード６０の各々は、インターポーザ６４を備え、このインターポーザの一端６６は、パッケージ５０の外側面５８に接近しており、別の端部６８は、ダイ１４に接近している。端部６６に近い各インターポーザ６４からは、基板接続ポスト７０が延びている。このポスト７０は、パッケージ面５６で終端する自由端７２を有する。他端６８の近くにて、各インターポーザ６４から支持ポスト７４が延びており、この支持ポストは、基板接続ポスト７０から離間すると共に、パッケージ面５６で終端する自由端７６を有する。リード６０の各々は、支持ポスト７４と反対のインターポーザ６４の表面に形成されたボンディング・サイト７８を含む。リード６０の各々は、Ｉ／Ｏパッド８０とボンディング・サイト７８との間に接続されたボンディング・ワイヤ１８を介し、ダイ１４上の関連する入出力（Ｉ／Ｏ）パッド８０に電気的に接続されている。基板接続ポスト７０の自由端７２は、外部回路、例えば、プリント回路基板または別の半導体デバイス・パッケージに電気的に接続できる。Ｉ／Ｏパッド８０、ボンディング・ワイヤ１８、インターポーザ６４および基板接続ポスト７０を介し、ダイ１４と外部回路との間で電気信号が伝送される。後により詳細に説明するように、支持ポスト７４は、ボンディングおよびコーティング・プロセス中にインターポーザ６４の端部６８に対する支持体となる。更に、インターポーザ６４と、支持ポスト７４と、基板接続ポスト７０によって構成されたチャネル８２は、パッケージ５０内へ各リード６０をロックするのを助けるよう、モールディング・コンパウンド５４を受け入れる。端部６０がモールディング・コンパウンド５４内にリード６０を係止するタブとして働くよう、インターポーザ６４の端部６６から基板接続ポスト７０をオフセットしてもよい。
図４を参照する。ここには、リード・フレーム５２の底部斜視図が示されている。図示されている実施例では、ダイ支持パッド６２の４つの側面の各々に７つのリード６０が配置されている。しかしながら、特定の用途に対して必要とされるように、リード６０の本数および位置を変えてもよいことが理解できる。リード６０は、互いに、かつ、ダイ支持パッド６２から離間しており、リード６０を互いに、かつ、ダイ支持パッド６２から電気的にアイソレートしている。インターポーザ６４の各々は、隣接するヘッド６０の間のピッチを調節するような形状となっている。例えば、各側面の最も中心にあるインターポーザ６４は、ほぼ直線状であるが、各側面にある最も外側のインターポーザ６４は、角度の付いた形状となっている。
ダイ・パッド６２の各コーナから結束バー９０が延びており、このバーは、モールディング・コンパウンド５４内にダイ・パッド６２を係止するように働く（図３）。
リード・フレーム５２は、任意の適当な導電性材料、好ましくは、銅または銅をベースとする合金のシートから製造できる。銅をベースとする合金とは、５０重量パーセントよりも多い銅を含む材料を意味する。リード・フレーム５２を形成する導電性材料のシートは、厚みが約０．１０ｍｍ〜約０．２５ｍｍ、より好ましくは、約０．１５〜約０．２０ｍｍであることが好ましい。ダイ支持パッド６２と、リード６０と結束バー９０とを含むリード・パッドの特徴部の各々のためのプリカーサは、公知の方法、スタンピング、化学的エッチング、レーザ・アブレションまたは同様な方法を使って形成できる。次に、制御された減損プロセス、例えば、化学的エッチングまたはレーザ・アブレションを使って、これらの特徴部の各々に種々のリセスを形成できる。例えば、支持ポスト７４および基板接続ポスト７０の自由端７６、７２を形成するようになっている各表面を化学的レジストでコーティングし、チャネル８２を形成するのに有効な時間の間、コーティングしていない表面を適当なエッチング剤で露出することができる。同じ方法を使ってダイ支持パッド６２の底部表面９２から結束バー９０にリセスを形成することができる。チャネル８２は、リード・プリカーサを横断し、リード・フレーム５２の厚みの約４０〜７５％、より好ましくは、この厚みの約５０〜６０％の間の深さまでチャネル８２をエッチングすることが好ましい。このような好ましい範囲内のチャネル深さによって、チャネル８２内の十分な間隙がモールディング・コンパウンド５４を受け入れることができるようにしながら、十分な伝導度を有するインターポーザ６４を設けることができる（図３）。
種々のリセス（例えば、チャネル８２）を形成した後に、支持ポスト７４および基板接続ポスト７０の自由端７６、７２およびチップ支持パッド６２の底部表面９２を表面９４に接着する。図示した実施例では、接着テープには表面９４が形成されており、この表面９４は、支持ポスト７４および基板接続ポスト７０の自由端７６、７２に形成された実質的に同一平面にある表面および支持パッド９２の底部表面９２に接触し、これら表面を固定する。図４は、１つのリード・フレーム５２しか示していないが、複数の相互に接続されたリード・フレーム５２を設けることができる。この場合、相互接続されたリード・フレーム５２を設け、相互接続されたフレーム５２は、一般に製造プロセスの最終ステップとしてブレードによるソーイング、ウォータ・ジェットなどにより１つずつに分離される。
図５を参照すると、ここには、リード・フレーム５２の頂部斜視図が示されており、リード・フレーム５２は、ダイ１４にワイヤ・ボンディングされている。このダイ１４は、好ましい方法、例えば、ハンダ、エポキシ、両面接着テープなどを使って支持パッド６２に固定される。支持パッド６２にダイ１４が固定された後に、ワイヤ１８は、ダイ１４上のＩ／Ｏパッド８０とそれぞれのリード６０上のボンディング・サイト７８との間に別々にワイヤ１８が接続される。支持ポスト７４は、リード６０の各々におけるボンディング・サイト７８の同一平面性を維持し、ボンディング・サイト７８に対するワイヤ１８の正確なボンディングを可能にし、よってパッドの製造の欠陥を減少させる。更に支持ポスト７４は、製造サイト７８から表面９４にワイヤ１８のボンディングに関連した力を伝える。支持ポスト７４およびボンディング・サイト７８は、支持されているので、本発明のリード６０によって、従来技術のリード・フレーム構造で可能であったよりも、より広範な種々のボンディング方法およびワイヤ材料を使用することが可能となっている。後述するように、ワイヤ・ボンディングは、圧力と超音波振動バーストとの組合せを使って冶金コールド溶着部を形成する超音波ボンディング、圧力と高温との組合せを使って溶着を形成する熱圧縮ボンディング、または圧力と高温と超音波振動バーストとの組合せを使って溶着部を形成する熱音波ボンディングにより、ワイヤ・ボンディングを実行できる。
後に更に詳細に説明するように、パッケージ特徴部の部分エッチングにより形成されるロバストな中間体により、ボンディング・パッドとリードの双方におけるウェッジ・ボンディング部を形成するために超音波ボンディングを使用することが可能となっている。このボンディングで使用されるタイプのワイヤは、金、金をベースとする合金、アルミニウム、またはアルミニウムをベースとする合金から製造される。
ワイヤ・ボンディングの別の方法として、テープ自動ボンディング（ＴＡＢ）を使用できる。
Ｉ／Ｏパッド８０をそれらに関連するボンディング・サイト７８にワイヤ・ボンディングした後に、図６に示されるように、ダイ１４、リード・フレーム５２およびボンディング・ワイヤ１８をモールディング・コンパウンド５４でカバーする。任意の好ましい技術、例えば、トランスファまたはインジェクション・モールディング・プロセスを使ってモールディング・コンパウンド５４を塗布できる。このモールディング・コンパウンド５４は、電気的に絶縁材料、好ましくは、約２５０℃〜約３００℃のレンジ内のフロー温度を有するポリマー・モールディング・レジン、例えば、エポキシである。このモールディング・コンパウンド５４は、低温の熱ガラス複合体でもよい。
モールディング・コンパウンド５４を塗布する間、表面９４に付着した支持ポスト７４および基板接続ポスト７０により、インターポーザ６４の移動が防止され、従って、リード６０の間のスペースが維持され、ボンディング・サイト７８にあるワイヤ・ボンドが乱れたり破壊されたりしないように保証できる。更にインターポーザ６４の下方に形成されたチャネル８２（図３）は、モールディング・コンパウンド５４を受け入れ、これによってパッケージ５０内にインターポーザ６４と支持ポスト７４と基板接続ポスト７０とが係止される。
ボンディング・サイト７８と、ダイ１４と、リード・フレーム５２がコーティングされた後に、付着している表面９４を除き、必要であれば、取り付けられているパッケージ５０をブレードによるソーイング、ウォータ・ジェットなどにより別々に分離する。図３および図７を参照する。付着している表面８４を除き、パッケージを別々にした後に、各パッケージ５０のリード・フレーム５２を露出する。特に支持ポスト７４の自由端７６、基板接続ポスト７０の自由端７２、インターポーザ６４の端部６６、結束バー９０の端部、支持パッド６２の底部表面９２を露出できる。一般的な構造では外部電気回路に接続するためには、基板接続ポスト７０の自由端７２しか使用できない。しかしながら、所望すれば外部回路に支持ポスト７４の自由端７６およびインターポーザ６４の端部６６も接続できる。
図８を参照する。ここには、ダイ１４にワイヤ・ボンディングされた別のリード・フレーム１００の頂部斜視図が示されている。図８に示されたリード・フレーム１００は、図９および図１０に示されたワイヤ・ボンディングされたデュアル・リードレス半導体デバイス・パッケージ１０２を製造するのに使用される。図９は、半導体パッケージ１０２の一部切り欠き頂部斜視図であり、図１０は、半導体パッケージ１０２の底部斜視図である。図８〜図１０のパッケージ１０２は、図３〜図７を参照して説明したパッケージ５０にほぼ類似するが、リード・フレーム１００がデュアル・タイプの半導体パッケージ用に設計されている点が異なる。リード・フレーム１００は、８つのリード６０の２組を含み、リード６０の各組は、ダイ支持パッド６２の両側に接近して配置されている。８つのリード６０の２組が示されているが、各組は、任意の数のリード６０を含むことが理解できる。ダイ支持パッド６２は、ダイ支持パッド６２の両端から延びる２つの結束バー９０を備える。半導体パッケージ１０２を製造する方法は、図３〜図７を参照して説明した方法と同じである。
図１１を参照する。ここには、クォド・リードレス・フリップ・チップ半導体デバイス・パッケージ１１０の横断面図が示されている。図１１のパッケージ１１０は、図３に示されたパッケージ５０とほぼ類似するが、図１１におけるダイ１４は、フリップ・チップ方法を使ってリード・フレーム１１０に接続されており、この結果、ダイ支持パッドが使用されていない点が異なる。
図１２は、ダイ１４がボンディングされた状態のクォド・リードレス・フリップ・チップ・パッケージ１１０のためのリード・フレーム１１２の頂部斜視図である。このリード・フレーム１１２は、４辺の各々に配置された７つのリード６０を含むように示されている。しかしながら、各場所では任意の数のリード６０を使用できることが理解できる。
パッケージ１１０を製造する方法は、図３〜図７を参照して説明した方法にほぼ類似するが、ダイ１４は、支持パッドに取り付けられ、ボンディング・サイト７８にワイヤ・ボンディングまたはテープ・ボンディングされる代わりに、図１１および図１２に示されるように、ボンディング・サイト７８に直接、電気的に接続されている点が異なる。電気的に「直接」接続されているとは、介在されるワイヤ・ボンディングまたはテープ自動化ボンディング・テープを使用するのではなく、フリップ・チップ方法によって相互接続が行われるということを意味する。適当な取り付け方法として、金、錫および鉛から構成された群から選択された第１の成分を有するハンダを挙げることができる。支持ポスト７４は、リード６０の各々におけるボンディング・サイト７８の同一平面性を維持し、よってボンディング・サイト７８へのダイ１４の正確なボンディングを可能にし、よってパッケージ１１０を製造する際の欠陥を減少させている。支持ポスト７４は、ボンディング・サイト７８へのダイ１４のボンディングに関連した力を表面９４にも伝える。更に支持ポスト７４および表面９４に付着した基板接続ポスト７０は、モールディング・コンパウンド５４を塗布する間のインターポーザ６４の動きを防止し、従って、リード６０の間のスペースを維持し、ダイ１４とリード・フレーム１１２との間のボンディングが乱れたり、破壊されないことを保証するのに役立つ。更にインターポーザ６４の下方に形成されたチャネル８２は、モールディング・コンパウンド５４を受け入れ、これによってインターポーザ６４と支持ポスト７４と基板接続ポスト７０とをパッケージ１１０内に係止している。
図１３を参照すると、ここには、デュアル・リードレス・フリップ・チップ半導体デバイス・パッケージのための別のリード・フレーム１２０の頂部斜視図が示されている。図１３では、別々に分離する前の隣接するリード・フレームの一部が示されているが、この場合、外側フレーム部分１２２が各リード・フレーム１２０に接続している。ダイ１２４は、別々に分離する間破壊されたリード・フレーム１２０部分を示している。本明細書に説明する実施例のいずれも、別々に分離する前にリード・フレームを相互接続するためのかかる外側リード・フレーム部分１２２を含むことができることが理解できる。図１３に示されたリード・フレーム１２０はデュアル・リードレス・フリップ・チップ半導体デバイス・パッケージを製造するために、本明細書に説明した方法と組み合わせて使用することができる。フリップ・チップ・パッケージおよびワイヤ・ボンドパッケージの双方に対して同じ構造のリード・フレームを使用できるように意図しており、この場合、フリップ・チップ用のリード・フレーム１２０は、図８〜図１０を参照して説明したリード・フレーム１００からダイ支持パッド６２を使用するだけで変形できる。
図３〜図１３の実施例の各々では、端部６６がモールディング・コンパウンド５４内にリード６０を係止するタブとして働くように、基板接続ポスト７４は、インターポーザ６４の端部６６からずれている。図１４および図１５は、リード６０の別の構造を示し、この構造ではパッケージの面５８にて自由端７２に隣接する基板接続ポスト６４の側面１２４を見ることができる。パッケージがプリント回路基板に表面実装される際に、基板接続ポスト７０とプリント回路基板に実装されたリードとの正しい整合および接続を保証するように、パッケージの側面５８にて側面１２４を見ることができるので、このような構造は、有利である。インターポーザ６４は、制御された減損プロセス、例えば、化学的エッチングまたはレーザ・アブレションを使ってリセス１２６を含むような形状とすることができる。図１５ａおよび図１５ｂに示されるように、自由端７２と側面１２４との間の基板接続ポスト７０のコーナを除き、レリーフ１２８を形成できる。レリーフ１２８は、自由端７２に対して垂直に測定したときに高さが約０．０２５ｍｍ〜０．０５ｍｍ（約１ミル〜約２ミル）であることが好ましい。パッケージの表面実装を容易にするように、側面１２４が可視面となるようにしながら、別々に分離するプロセス中のバリ形成を認めたり不明瞭とするようにレリーフ１２８が設けられる。
図１４および図１５に示される別のリード６０の配置は、本明細書で記載する実施例のいずれでも使用できることが理解できる。例えば、図１６は、図１４ａに示された別のリード６０の構造を使用したワイヤ・ボンディングされたクォド・リードレス半導体デバイス・パッケージ５０の横断面図である。図１７は、図１４ａの別のリード６０の構造を使ったパッケージ５０のリード・フレーム５２の頂部斜視図であり、図１８は、図１４ａの別のリード６０の構造を使ったパッケージ５０の一部切り欠き頂部斜視図であり、図１９は、図１４ａの別のリード６０の構造を使ったパッケージ５０の底部斜視図である。別の実施例では、図１６は、図１４ｂの別のリード６０の構造を使ったクォド・リードレス・フリップ・チップ半導体デバイス・パッケージ１１０の横断面図であり、図１７は、図１４ｂの別のリード６０の構造を使ったパッケージ１１０のリード・フレーム１１２の頂部斜視図であり、図１８は、図１４ｂの別のリード６０の構造を使ったパッケージ１１０の一部切り欠き頂部斜視図であり、図１９は、図１４ｂの別のリード６０の構造を使ったパッケージ１１０の底部斜視図である。
本明細書に記載の実施例のいずれにおいても、パッケージの底部表面４５にある支持ポスト７４の自由端７６を電気的にアイソレートすることが望ましい。このアイソレーションは、自由端７６に電気的に絶縁性のコーティングを塗布することによって達成できる。図２４は、支持ポスト７４の自由端７６をカバーする電気的に絶縁性のコーティング１３０を有するクォド・リードレス半導体デバイス・パッケージの底部斜視図である。図２５は、支持ポスト７４の自由端７６をカバーする電気的に絶縁性のコーティング１３０を有するデュアルのリードレス半導体デバイス・パッケージの底部斜視図である。電気的に絶縁性のコーティング１３０は、スクリーン印刷、インク塗布またはテーピングによって実施できる。
図２６ａ〜図２６ｈは、上記デバイス・パッケージ５０または１０２内のリード６０上のそれぞれのボンディング・サイト７８へＩ／Ｏパッド８０をワイヤ・ボンディングするのに使用するためのウェッジ・ボンディング方法における種々のステージを示す。この方法は、Ｉ／Ｏパッド８０およびボンディング場所７０の双方にあるくさびボンド２００と称されるものを形成する方法である。ウェッジ・ボンディング部２００は、Ｉ／Ｏパッド８０またはボンディング場所７０へワイヤ１８の側面が取り付けられているボンディング部であり、この場合、ワイヤ１８は、図２６ｈに示されるように、Ｉ／Ｏパッド８０またはボンディング・サイト７０の表面に対してほぼ平行に延びている。
図２６ａに示されるように、この方法は、ボンディング・ウェッジ（スタイラス）２０２を使用するものであり、このウェッジは、自由端に形成された平面状のボンディング面２０４を有する実質的に多面状の構造体である。ボンディング面２０４にはＶ字形ノッチが隣接して配置されており、このノッチは、ボンディング・ウェッジ２０２のワイヤ・ガイド部分２０６を構成する。このワイヤ・ガイド部分２０６は、半導体製造プロセスで使用されるワイヤ１８を受けるガイド部分を貫通するように配置されたアパーチャを含む。このボンディング・ウェッジ２０２は、ワイヤ１８が貫通するワイヤ・クランプ２０８も含む。このボンディング・ウェッジ２０２は、コンピュータで制御されるシステムにより操作でき、このシステムは、Ｉ／Ｏパッド８０とそれに関連するボンディング場所７８との間の軸線に沿ってボンディング・ウェッジ２０２を整合するように、マトリックスに対し、ボンディング・ウェッジ２０２を移動させるようになっている。フレームのマトリックス内で各フレームのワイヤ・ボンディングを実行するように、２つ以上のボンディング・ウェッジ２０２が同時に作動してもよいことが理解できる。
ウェッジ・ボンディング方法で使用されるワイヤ１８は、アルミ・ワイヤまたはアルミをベースとする合金でよい。アルミをベースとする合金とは、５０重量パーセントよりも多いアルミを含む材料を意味する。例えば、アルミ・ワイヤは、Ｉ／Ｏパッド８０またはボンディング・サイト７８の材料とワイヤの硬度とをより満つに一致させるよう、シリコン（例えば、１％のシリコン）でアルミ・ワイヤをドーピングすることができる。その他のワイヤ材料（例えば、金または金をベースとする合金）を使用できる。
ウェッジ・ボンディング・プロセスでは、ボンディング・ワイヤ１８は、Ｉ／Ｏパッド８０またはボンディング・サイト７８の表面までガイドされ、次に図２６ｂおよび図２６ｅに示されるように、ボンディング・ウェッジ２２によって表面に圧下される。ボンディング・ウェッジ２０２とＩ／Ｏパッド８０またはボンディング・サイト７８との間に強固にワイヤ１８がクランプされている間、ボンディング・クランプ２０２に超音波信号のバーストが加えられる。周辺温度で（すなわち、ボンディング加えられるボンディング・ウェッジ２０２、ボンディング・ワイヤ１３、Ｉ／Ｏパッド８０またはボンディング・サイト７８に加えられる外部熱源を用いることなく）超音波振動を実行する場合、このプロセスは、超音波ボンディングと称される。超音波ボンディングを用いる場合、圧力と振動との組合せによりワイヤ１３とＩ／Ｏパッド８０またはボンディング・サイト７８との間の冶金学的コールド溶着が達成される。ボンディング・ウェッジ２０２に超音波振動のバーストを加える間、ボンディング・ウェッジ２０２、ボンディング・ワイヤ１８、Ｉ／Ｏパッド８０またはボンディング・サイト７８に熱を加える場合、このプロセスは、熱音波ボンディングと称される。しかしながら、従来の熱音波ボンディングと異なり、Ｉ／Ｏパッド８０およびボンディング・サイト７８の双方においてウェッジ・ボンディング２００が形成される。
図２６ｂ〜図２６ｇでは、ウェッジ・ボンディング方法が示されている。この方法では、ワイヤ１８をリード６０上のボンディング・サイト７８にボンディングする前に、ワイヤ１８は、Ｉ／Ｏパッド８０にボンディングされる。これとは異なり、ワイヤ１８をＩ／Ｏパッド８０にボンディングする前に、ボンディング・サイト７８にボンディングしてもよい。
次に、図２６ｂを参照する。ワイヤ１８は、超音波ボンディングまたは熱音波ボンディングを使ってＩ／Ｏパッド８０にウェッジ・ボンディングされる。Ｉ／Ｏパッド８０にウェッジ・ボンディング２００が形成された後に、図２６ｃおよび２６ｄに示されるように、ウェッジ２０８は、ワイヤ１８を解放し、ボンディング・ウェッジ２０２は、Ｉ／Ｏパッド８０から離間し、リード６０上の関連するボンディング・サイト７８に向かって移動する。次にボンディング・ウェッジ２０２は、ボンディング・サイト７８へ降下し、ワイヤ１８は、超音波または熱音波ボンディングを使ってボンディング・サイト７８にボンディングされる。ワイヤ１８とボンディング・サイト７８との間にウェッジ・ボンディング２００が形成された後に、ボンディング・ウェッジ２０２は、揺動し、ワイヤ１８をカットし（図２６ｆ）、ボンディング・ウェッジ２０２は、次にクランプ２０８がワイヤ１８を分離するように閉じた状態にて、リード６０からボンディング・ワイヤ２０２が離間する（図２６ｇ）。
この結果、図２６ｈに示されるように、ワイヤ１８とＩ／Ｏパッド８０との間およびワイヤ１８とリード６０との間にクランプ・ボンディング２００が形成される。
図２７は、Ｉ／Ｏパッド８０上に形成されたウェッジ・ボンディング部２００の斜視図であり、図２８は、リード６０のボンディング・サイト７８上のウェッジ・ボンディング部２００の斜視図である。図２７および図２８から判るように、ウェッジ・ボンディング部２００においてワイヤ１８の側面は、Ｉ／Ｏパッド８０またはボンディング・サイト７８に取り付けられており、この場合、ワイヤ１８は、Ｉ／Ｏパッド８０またはボンディング・サイト７８の表面にほぼ平行に延びている。ワイヤ１８は、ウェッジ・ボンディング部２００に沿って平坦になっており、この平坦部分の長さをウェッジの長さ（２２０で表示される）と定義する。Ｉ／Ｏパッド８０またはボンディング・サイト７８の表面の平面に平行な方向に、ワイヤ１８に対して横方向に測定したワイヤ１８の平坦にされた部分の最大幅をウェッジの幅（２２２で表示）と定義する。平坦な部分を通過して延びるワイヤ１８の自由案の長さは、テール長さ（２２４で表示）として知られる。ウェッジの幅２２２は、一般にＩ／Ｏパッド８０とボンディング・サイト７８との間に延びるワイヤ１８の平坦にされた部分の直径の約１．２から約１．５倍の間にある。
Ｉ／Ｏパッド８０およびリード６０上にウェッジ・ボンディング部２００をボンディングするシーケンスによって、Ｉ／Ｏパッド８０およびリード６０のどちらのほうがより長いテール長さ２２４を有することになるかが決定されることが判っている。より詳細には、ワイヤが終端するポイント（Ｉ／Ｏパッド８０またはリード６０）は、より短いテール長さ２２４を有することが判っている。従って、これまで説明したように、まずＩ／Ｏパッド８０にウェッジ・ボンディング部２００が形成され、次にリード６０上に形成される場合、リード６０におけるテール長さ２２４のほうがＩ／Ｏパッド８０におけるテール長さ２２４よりも短くなる。リード６０により短いテール長さ２２４を設けると、好ましいことにワイヤ１８のテール部分がリード６０の端部を越えて突出することはなく、その結果、パッケージ幅が最小になる。
デバイス・パッケージ５０、１０２内の支持ポスト７４は、ボンディング・サイト７８に対する支持体となるので、これによってウェッジ・ボンディング部２００を形成する間のリード６０に対するダメージを防止できるので、これまで説明したデバイス・パッケージ５０、１０２は、特にウェッジ・ボンディング方法に適す。この方法は、他のタイプのパッケージでも同じように使用できる。例えば、図２９ａ〜図２９ｉは、組立ての種々のステージにおける別の半導体デバイス・パッケージ３００を示しており、このパッケージも本方法で使用するのに適している。
図２９ａ〜図２９ｊでは、各リード・フレーム３０２は、ワイヤ・ボンディング前に一部しかエッチングされない。支持パッド６２およびリード６０が金属基板３０４によって接続された状態に留まるようにリード・フレーム３０２は、その上部表面がエッチングされる。金属基板３０４は、ウェッジ・ボンディング・プロセス中にリード６０に対する固体構造体および支持体を提供し、よってリード６０のダメージを防止する。別の実施例では、リード６０が支持パッド６０に接続されている間、リードが製造プロセスの結果生じるパッケージで使用される厚みよりも大きい厚み有するように、リード・フレームの一部をエッチングしてよい。追加される厚み部分は、ウェッジ・ボンディング・プロセス中にリード６０に生じるダメージを防止するのに必要な固体構造体および支持体となる。
図２９ａは、リード・フレーム３０２（図２９ｇ）のプリカーサ・ステージの平面図であり、図２９ｂは、リード・フレーム３０２のプリカーサ・ステージの側横断面図である。同時組立てを可能にするように、複数のリード・フレーム３０２を接続することが好ましい。これとは異なり、リード・フレーム３０２を別々に組立てることも可能である。リード・フレーム３０２は、適当な導電体のシートから形成でき、好ましくは銅または銅をベースとする合金から形成できる。
リード・フレーム３０２の各々に形成される種々の特徴部は、制御された減損プロセス、例えば、化学的エッチングまたはレーザ・アブレションを使って形成することが好ましい。例えば、リード６０および支持パッド６２の上部表面を形成するようになっている各表面を化学レジストでコーティングし、リード６０および支持パッド６２の所望する高さが得られるように残りの表面の下方の厚みを薄くするのに有効な時間の間、残りの表面を適当なエッチング剤に露出できる。このプロセスの結果、リード６０および支持パッド６２が得られる。これらのいずれも基板３０４から延びる。
図２９ｃを参照する。リード６０上のボンディング・サイト７８には、ワイヤ・ボンディングを容易にする材料をコーティングできる。例えば、ボンディング・サイト７８は、ワイヤ１８で使用される材料に対応する材料でコーティングできる（すなわち、ボンディング・サイト７８は、アルミまたはアルミをベースとする合金ワイヤ１８を使用する場合には、アルミまたはアルミをベースとする合金でコーティングできる）。
図２９ｄを参照すると、次に適当な方法、例えば、ハンダ、エポキシ、両面接着テープなどを使って支持パッド６２にダイ１４が固定される。支持パッド６２にダイ１４が固定された後に、図２９ｅに示されるように、ダイ１４上のＩ／Ｏパッド８０と、それぞれのリード６０上のボンディング・サイト７８との間にワイヤ１８が別々に接続される。
図２９ｆを参照する。ワイヤ・ボンディングが完了した後に、ダイ１４と、リード・フレーム３０２の上部部分と、ボンディング・ワイヤ１８は、モールディング・コンパウンド５４でカバーする。モールディング・コンパウンド５４は、適当な技術、転写または射出成形プロセスを使って塗布できる。このモールディング・コンパウンド５４は、電気的に絶縁性の材料、好ましくは、約２５０℃から約３００℃の範囲にフロー温度があるポリマ・モールディング樹脂、例えば、エポキシである。モールディング・コンパウンド５４は、低温熱ガラス複合体でもよい。
モールディング・コンパウンド５４が塗布された後に、制御された減損プロセス、例えば、化学的エッチングまたはレーザ・アブレションを使って基板３０４の材料を除去する。このステップの結果は、図２９ｇに示されている。基板３０４の材料の除去により、リード６０と支持パッドとが電気的に分離される。外部回路への電気接続を容易にするために、露出した表面をメッキしてもよい。更に、図２９ｈに示されるように、外部回路との電気接続を容易にするために、露出した表面にハンダ・ボール３０６を取り付けてもよい。
次に図２９ｉに示されるように、パッケージ３００を形成するために、取り付けられているパッケージをブレードによりソーイング、水ジェットなどによって別々に分離する。
リード６０上のそれぞれのボンディング・サイト７８にＩ／Ｏパッド８０をワイヤ・ボンディングするウェッジ・ボンディング方法を使用することには、従来技術よりも多数の利点がある。例えば、この結果得られるウェッジ幅２２２（図２７）は、使用されるワイヤ１８の径の約１．２〜１．５倍であり、この値は、一般にワイヤ１８の直径の２倍〜３倍であるボール・ボンディング部の幅よりも大幅に小さい。このように幅が小さくなることによって、ボール・ボンディングと比較してリードのピッチ（すなわち、隣接するリードの間のスペース）を狭くすることができる。この結果、ウェッジ・ボンディング方法を使用することにより、ボール・ボンディングを使用した場合に可能であった数よりもパッケージ内で使用されるリード６０の本数を大幅に増加することが可能となっている。
更に、ウェッジ・ボンディング方法によってボール・ボンディング方法で可能であった高さと比較して、ワイヤ・ループの高さをより低くすることが可能となっている。図２６ｈから判るように、ワイヤ・ループ高さとは、ワイヤ１８が接触サイト（すなわち、Ｉ／Ｏパッド８０）よりも上に延びている高さ「ｈ」のことである。ワイヤは、一般に接触サイトに対してほぼ平行に延びるので、ループ高さ「ｈ」は、ボール・ボンディングに必要なループ高さと比較して比較的低くできる。この場合、ワイヤは、図２における２１で示されるように、接触サイトから垂直に延びる。このことは、より薄いプラスチック・パッケージおよびスタックされたマルチ・ダイ・パッケージが得られるという大きな利点となっている。
更にウェッジ・ボンディング方法は、室温における超音波ボンディングを使って実行できるので、ボール・ボンディング方法で可能であったよりもパッケージング・プロセスの信頼性を高めることができる。特にボール・ボンディングは、リード・フレームおよびダイスを約１５０〜３６０℃の温度に露出させなければならない。今日、マトリックスおよびアレイ・マトリックス・フォーマットによって多数のワイヤ・ボンディング部が使用されているので、ワイヤ・ボンディングを実行する時間、従って部品が高温となる時間は、ダイス１４における欠陥を生じさせるのに十分長くなり得る。高温を使用しなくても良いようになるので、ウェッジ・ボンディング方法は、この欠陥の原因を解消できる。
更にワイヤ・ボンディング方法は、アルミまたはアルミをベースとする合金ワイヤを使用できるので、パッケージを製造するコストを低減できる。このコストは、一般にボール・ボンディング技術に対して使用される金製ワイヤよりもかなり低い。
以上で本発明の多数の実施例について説明した。それにもかかわらず、本発明の用紙から逸脱することなく、種々の変形を行うことができると理解できる。従って、他の実施例も特許請求の範囲内に入る。
特定の実施例に関して説明した特徴、代替例、変形例または利点のいずれも、本明細書で使用した他の実施例でも得られると理解すべきである。
従来技術のワイヤ・ボンディングされたリードレス・パッケージの一部の横断面図である。 従来技術の別のワイヤ・ボンディングされたリードレス・パッケージの一部の横断面図である。 本発明の一実施例にかかわるクォド・リードレス・ワイヤ結合された半導体デバイス・パッケージの横断面図である。 図３の半導体デバイス・パッケージのリード・フレームの底部斜視図である。 ダイにワイヤ・ボンディングされた図４のリード・フレームの頂部斜視図である。 図３の半導体デバイス・パッケージの一部切り欠き頂部斜視図である。 図３の半導体デバイス・パッケージの底部斜視図である。 本発明の別の実施例に係わるワイヤ・ボンディングされたデュアル・リードレス半導体デバイス・パッケージのためのダイにワイヤ・ボンディングされたリード・フレームの頂部斜視図である。 図８のリード・フレームを使用した半導体デバイス・パッケージの一部切り欠き頂部斜視図である。 図９の半導体デバイス・パッケージの底部斜視図である。 本発明の別の実施例にかかわるクォド・リードレス・フリップ・チップ半導体デバイス・パッケージの横断面図である。 図１１の半導体デバイス・パッケージのリード・フレームの頂部斜視図である。 本発明の別の実施例に係わるデュアル・リードレス・フリップ・チップ半導体デバイス・パッケージのためのダイにボンディングされたリード・フレームの頂部斜視図である。 代替リード構造の横断面図である。 代替リード構造の横断面図である。 別の代替リード構造の横断面図である。 別の代替リード構造の横断面図である。 図１４ａの代替リード構造を利用したワイヤ・ボンディングされた半導体デバイス・パッケージの横断面図である。 図１６の半導体デバイス・パッケージのリード・フレームの頂部斜視図である。 図１６の半導体デバイス・パッケージの一部切り欠き頂部斜視図である。 図１６の半導体デバイス・パッケージの底部斜視図である。 図１４ｂの代替リード構造を使用したフリップ・チップ半導体デバイス・パッケージの横断面図である。 図２０の半導体デバイス・パッケージのリード・フレームの頂部斜視図である。 図２０の半導体デバイス・パッケージの一部切り欠き頂部斜視図である。 図２０の半導体デバイス・パッケージの底部斜視図である。 支持ポストの自由端をカバーする電気的に絶縁性のコーティングを示すクォド・リードレス半導体デバイス・パッケージの底部斜視図である。 支持ポストの自由端をカバーする電気的に絶縁性のコーティングを示すデュアル・リードレス半導体デバイス・パッケージの底部斜視図である。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 封止された集積回路チップ・パッケージにおけるワイヤ・ボンディングのためのウェッジ・ボンディング・シーケンスのうちの１つを示す。 チップのＩ／Ｏパッド上のウェッジ・ボンディングの斜視図である。 リードのボンディング・サイト上のウェッジ・ボンディングの斜視図である。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。 組立ての種々のステージのうちの１つにおける代替半導体デバイス・パッケージを示す。

Claims (33)

  1. 第１のパッケージ面（５６）の少なくとも一部を形成するモールディング・コンパウンド（５４）と、
    モールディング・コンパウンド（５４）によって少なくとも一部がカバーされた半導体デバイス（１４）とを含み、
    半導体デバイス（１４）は、
    複数のＩ／Ｏパッド（８０）と複数のリード（６０）とを備え、モールディング・コンパウンド（５４）によって少なくとも一部がカバーされた導電性材料から構成されたリード・フレーム（５２、１００、１１２）とを含み、
    リード線（６０）の各々は、
    対向する第１および第２の端部（６６、６８）を有し、第１のパッケージ面（５６）から離間したインターポーザ（６４）と、
    第１の端部（６６）の近くでインターポーザ（６４）から延び、第１のパッケージ面（５６）で終端する基板接続ポスト（７０）と、
    基板接続ポスト（７０）から離間すると共に、第２の端部（６８）の近くでインターポーザ（６４）から延び、第１のパッケージ面（５６）で終端する支持ポスト（７４）と、
    支持ポスト（７４）と反対のインターポーザ（６４）の表面に形成されているボンディング・サイト（７８）とを含む、Ｉ／Ｏパッド（８０）の少なくとも１つがボンディング・サイト（７８）においてインターポーザ（６４）に電気的に接続されている半導体デバイス・パッケージ（５０、１０２、１１０）。
  2. 請求項１記載のパッケージであって、前記Ｉ／Ｏパッド（８０）の少なくとも１つは、ボンディング・サイト（７８）にワイヤ・ボンディングまたはテープ・ボンディングされている前記パッケージ。
  3. 請求項２記載のパッケージであって、前記Ｉ／Ｏパッド（８０）の少なくとも１つは、Ｉ／Ｏパッド（８０）においてウェッジ・ボンディングおよびボンディング・サイト（７８）においてウェッジ・ボンディングを形成するワイヤにより、ボンディング・サイト（７８）において電気的にインターポーザ（６４）に接続されている前記パッケージ。
  4. 請求項３記載のパッケージであって、前記ワイヤは、アルミまたはアルミをベースとして製造されている前記パッケージ。
  5. 請求項１記載のパッケージであって、前記Ｉ／Ｏパッド（８０）の少なくとも１つは、フリップ・チップ・タイプの接続部を形成するようにボンディング・サイト（７８）に直接ハンダ付けされている前記パッケージ。
  6. 請求項２記載のパッケージであって、前記モールディング・コンパウンド（５４）は、第１のパッケージ面（５６）に隣接する第２のパッケージ面（５８）の少なくとも一部を形成し、第２のパッケージ面（５８）において、基板接続ポスト（７０）の端部表面（７２）に隣接する基板接続ポスト（７０）の側面（１２４）を見ることができるようになっている前記パッケージ。
  7. 請求項６記載のパッケージであって、前記基板接続ポスト（１２４）の端部表面（７２）から測定して、約０．０２５ｍｍ〜０．０５ｍｍ（約１ミルから２ミル）の間の高さを有するレリーフ（１２８）を形成するように、基板接続ポスト（７０）の側面（１２４）と、基板接続ポスト（１２４）の端部表面との間のコーナを除去する前記パッケージ。
  8. 請求項１記載のパッケージであって、前記リード（６０）の各々は、ストリップを横断するように配置されたチャネル（８２）を有する材料のストリップから形成されている前記パッケージ。
  9. 請求項８記載のパッケージであって、前記チャネル（８２）は、モールディング・コンパウンド（５４）によって満たされている前記パッケージ。
  10. 半導体デバイス（１４）をパッケージングする方法であって、
    複数のリード（６０）を備えたリード・フレーム（５２、１００、１１２）を導電性材料から形成するステップと、複数のリードは、
    各々が対向する第１および第２の端部（６６、６８）を有するインターポーザ（６４）と、
    第１の端部（６６）の近くでインターポーザ（６４）から延び、インターポーザ（６４）から離れた端部表面を有する基板接続ポスト（７０）と、
    基板接続ポスト（７０）から離間すると共に、第２の端部（６８）の近くでインターポーザ（６４）から延び、インターポーザ（６４）から離間した端部表面を有する支持ポスト（７４）と、
    支持ポスト（７４）と反対のインターポーザ（６４）の表面に形成されているボンディング・サイト（７８）とを有し、
    支持ポスト（７４）および基板接続ポスト（７０）の端部表面（７２、７６）を支持するステップと、
    支持ポスト（７４）および基板接続ポスト（７０）の端部表面（７２、７６）を支持しながら半導体デバイス（１４）上のＩ／Ｏパッド（８０）を電気的にボンディング・サイト（７８）に接続するステップと、
    支持ポスト（７４）および基板接続ポスト（７０）の端部表面を支持しながら半導体デバイス（１４）の少なくとも一部およびリード・フレーム（５２、１００、１１２）の少なくとも一部をモールディング・コンパウンド（５４）でカバーするステップとを含む前記方法。
  11. 請求項１０記載の方法であって、前記Ｉ／Ｏパッド（８０）をボンディング・サイト（７８）に電気的に接続するステップは、
    各Ｉ／Ｏパッド（８０）を関連するボンディング・サイト（７８）にワイヤ・ボンディングまたはテープ・ボンディングするステップを含む前記方法。
  12. 請求項１１記載の方法であって、前記各Ｉ／Ｏパッド（８０）を関連するボンディング・サイト（７８）にワイヤ・ボンディングするステップは、
    ワイヤ（１８）をＩ／Ｏパッド（８０）にウェッジ・ボンディングするステップと、
    ワイヤ（１８）をボンディング・サイト（７８）にウェッジ・ボンディングすることを含む前記方法。
  13. 請求項１２記載の方法であって、前記ワイヤ（１８）は、アルミまたはアルミ・ベース材料から製造されている前記方法。
  14. 請求項１０記載の方法であって、前記Ｉ／Ｏパッド（８０）をボンディング・サイト（７８）に電気的に接続するステップは、
    Ｉ／Ｏパッド（８０）をボンディング・サイト（７８）に直接電気的に接続し、フリップ・チップ・タイプの接続部を形成するステップを含む前記方法。
  15. 請求項１０記載の方法であって、前記支持ポスト（７４）および基板接続ポスト（７０）の端部表面（７２、７６）を支持するステップは、
    支持ポスト（７４）および基板接続ポスト（７０）の端部表面（７２、７６）を１つの表面（９４）に付着させることを含む前記方法。
  16. 請求項１０記載の方法であって、前記モールディング・コンパウンド（５４）は、第１のパッケージ面（５６）の少なくとも１つの部分を形成し、支持ポスト（７４）および基板接続ポスト（７０）の端部表面（７２、７６）は、第２のパッケージ面（５６）と共通平面にある前記方法。
  17. 請求項１６記載の方法であって、前記モールディング・コンパウンド（５４）は、第１のパッケージ面（５６）に隣接する第２のパッケージ面（５８）の少なくとも一部を形成し、第２のパッケージ面（５８）において、基板接続ポスト（７０）の端部表面（７２）に隣接する基板接続ポスト（７０）の側面（１２４）を見ることができるようになっている前記方法。
  18. 請求項１７記載の方法であって、前記基板接続ポスト（７０）の端部表面（７２）から測定して、約０．０２５ｍｍ〜０．０５ｍｍ（約１ミルから２ミル）の間の高さを有するレリーフ（１２８）を形成するように、基板接続ポスト（７０）の側面（１２４）と、基板接続ポスト（１２４）の端部表面との間のコーナを除去する前記方法。
  19. 請求項１０記載の方法であって、前記リード・フレーム（５２、１００、１１２）を形成するステップは、
    各々が導電性材料のストリップである複数のリード・プリカーサを含むリード・フレーム・プリカーサを導電性材料から形成するステップと、
    リード線プリカーサの各々を横断するようにチャネル（８２）を配置し、複数のリード線（６０）を形成するステップとを備えた前記方法。
  20. 請求項１９記載の方法であって、各リード線内のチャネル（８２）をモールディング・コンパウンド（５４）で満たすステップを更に含む前記方法。
  21. 第１のパッケージ面（５６）の少なくとも一部を形成するモールディング・コンパウンド（５４）と、
    モールディング・コンパウンド（５４）によって少なくとも一部がカバーされ、複数のＩ／Ｏパッド（８０）を含む半導体デバイス（１４）と、
    複数のリード線（６０）を含みモールディング・コンパウンド（５４）によって少なくとも一部がカバーされた導電性材料のリード・フレーム（５２、１００、３０２）とを含む半導体デバイス・パッケージであって、リード線（６０）の各々は、その上部に形成されたボンディング・サイト（７８）を含み、各ボンディング・サイト（７８）は、ワイヤ（１８）により関連するＩ／Ｏパッド（８０）に電気的に接続され、ワイヤ（１８）は、Ｉ／Ｏパッド（８０）にウェッジ・ボンディング部を形成し、ボンディング・サイト（７８）にウェッジ・ボンディング部を形成する半導体デバイス・パッケージ。
  22. 請求項２１記載のパッケージであって、前記ワイヤ（１８）は、アルミまたはアルミ・ベース材料から製造されている前記パッケージ。
  23. 請求項２１記載のパッケージであって、前記リード線（６０）の各々は、
    対向する第１および第２の端部（６６、６８）を有し、第１のパッケージ面（５６）から離間したインターポーザ（６４）と、
    第１の端部（６６）の近くでインターポーザ（６４）から延び、第１のパッケージ面（５６）で終端する基板接続ポスト（７０）と、
    基板接続ポスト（７０）から離間すると共に、第２の端部（６８）の近くでインターポーザ（６４）から延び、第１のパッケージ面（５６）で終端する支持ポスト（７４）とを備え、ボンディング・サイト（７８）は、支持ポスト（７４）と反対のインターポーザ（６４）の表面に形成されている前記パッケージ。
  24. 請求項２１記載のパッケージであって、前記リード・フレーム（３０２）にモールディング・コンパウンド（５４）を塗布した後に、リード線（６０）を分離するようにリード・フレーム（３０２）がエッチングされる前記パッケージ。
  25. 請求項２１記載のパッケージであって、前記ワイヤ（１８）は、Ｉ／Ｏパッド（８０）とボンディング・サイト（７８）との間に延びるワイヤ（１８）の一部の直径の約１．２〜約１．５倍のウェッジの幅を有する前記パッケージ。
  26. 各々が上部に形成されたボンディング・サイト（７８）を備えた複数のリード（６０）を含むリード・フレーム（５２、１００、３０２）を導電性材料から形成するステップと、
    半導体デバイス（１４）上のＩ／Ｏパッド（８０）をボンディング・サイト（７８）に電気接続するステップと、電気接続するステップは、
    ワイヤ（１８）をＩ／Ｏパッド（８０）にウェッジ・ボンディングするステップと、ワイヤ（１８）をボンディング・サイト（７８）にウェッジ・ボンディングするステップとを含み、
    半導体デバイス（１４）の少なくとも一部およびリード・フレーム（５２、１００、３０２）の少なくとも一部をモールディング・コンパウンド（５４）でカバーするステップを含む半導体デバイス（１４）をパッケージする方法。
  27. 請求項２６記載の方法であって、前記ワイヤ（１８）は、アルミまたはアルミベース材料から製造されている前記方法。
  28. 請求項２６記載の方法であって、各リード線は、
    対向する第１および第２の端部（６６、６８）を有するインターポーザ（６４）と、
    第１の端部（６６）の近くでインターポーザ（６４）から延び、インターポーザ（６４）から離れた端部表面（７２）を有する基板接続ポスト（７０）と、
    基板接続ポスト（７０）から離間すると共に、第２の端部（６８）の近くでインターポーザ（６４）から延び、インターポーザ（６４）から離間した端部表面を有する支持ポスト（７４）とを含み、ボンディング・サイト（７８）は、支持ポスト（７４）と反対の、インターポーザ（６４）の表面に形成され、支持ポスト（７４）は、ワイヤ（１８）をボンディング・サイト（７８）にウェッジ・ボンディングする間、ボンディング・サイト（７８）を支持する前記方法。
  29. 請求項２６記載の方法であって、ウェッジ・ボンディングは、超音波ボンディングを含む前記方法。
  30. 請求項２６記載の方法であって、ウェッジ・ボンディングは、熱音波ボンディングを含む前記方法。
  31. 請求項２６記載の方法であって、前記ボンディング・サイト（７８）にワイヤ（１８）をウェッジ・ボンディングする前に、Ｉ／Ｏパッド（８０）にワイヤ（１８）をウェッジ・ボンディングする前記方法。
  32. 請求項２６記載の方法であって、前記半導体デバイス（１４）上のＩ／Ｏパッド（８０）をボンディング・サイト（７８）に電気的に接続した後に、リード（６０）を分離するように、リード・フレーム（３０２）をエッチングするステップを更に含む前記方法。
  33. 請求項２６記載の方法であって、前記ワイヤ（１８）は、Ｉ／Ｏパッド（８０）とボンディング・サイト（７８）との間に延びるワイヤ（１８）の一部の直径の約１．２〜約１．５倍のウェッジの幅を有する前記方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016709A (ja) * 2011-07-05 2013-01-24 Toshiba Corp 半導体装置
JP2015532017A (ja) * 2012-09-20 2015-11-05 シレゴ・テクノロジー・インコーポレーテッドＳｉｌｅｇｏ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 極薄パッケージ

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7755179B2 (en) * 2004-12-20 2010-07-13 Semiconductor Components Industries, Llc Semiconductor package structure having enhanced thermal dissipation characteristics
US7439100B2 (en) * 2005-08-18 2008-10-21 Semiconductor Components Industries, L.L.C. Encapsulated chip scale package having flip-chip on lead frame structure and method
US20070063333A1 (en) * 2005-09-20 2007-03-22 Texas Instruments Incorporated Semiconductor package with internal shunt resistor
US8022512B2 (en) 2006-02-28 2011-09-20 Unisem (Mauritus) Holdings Limited No lead package with heat spreader
US7816186B2 (en) 2006-03-14 2010-10-19 Unisem (Mauritius) Holdings Limited Method for making QFN package with power and ground rings
TWI286375B (en) * 2006-03-24 2007-09-01 Chipmos Technologies Inc Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
JP4533875B2 (ja) 2006-09-12 2010-09-01 株式会社三井ハイテック 半導体装置およびこの半導体装置に使用するリードフレーム製品並びにこの半導体装置の製造方法
KR100813621B1 (ko) * 2006-10-03 2008-03-17 삼성전자주식회사 적층형 반도체 소자 패키지
US7741704B2 (en) 2006-10-18 2010-06-22 Texas Instruments Incorporated Leadframe and mold compound interlock in packaged semiconductor device
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
MY154596A (en) * 2007-07-25 2015-06-30 Carsem M Sdn Bhd Thin plastic leadless package with exposed metal die paddle
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US8273603B2 (en) * 2008-04-04 2012-09-25 The Charles Stark Draper Laboratory, Inc. Interposers, electronic modules, and methods for forming the same
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
US8269324B2 (en) * 2008-07-11 2012-09-18 Stats Chippac Ltd. Integrated circuit package system with chip on lead
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
CN101958300B (zh) * 2010-09-04 2012-05-23 江苏长电科技股份有限公司 双面图形芯片倒装模组封装结构及其封装方法
TW201241970A (en) * 2011-04-08 2012-10-16 Advanced Semiconductor Eng Semiconductor package with recesses in the edged leadas
CN102263081A (zh) * 2011-07-29 2011-11-30 天水华天科技股份有限公司 带双凸点的四边扁平无引脚双ic芯片封装件及其生产方法
CN102263080B (zh) * 2011-07-29 2015-06-17 天水华天科技股份有限公司 带双凸点的四边扁平无引脚三ic芯片封装件及其生产方法
CN102254893A (zh) * 2011-07-29 2011-11-23 天水华天科技股份有限公司 一种带双凸点的四边扁平无引脚封装件及其生产方法
CN102376671A (zh) * 2011-11-29 2012-03-14 杭州矽力杰半导体技术有限公司 引线框架以及应用其的倒装芯片式半导体封装结构
CN102446781B (zh) * 2011-12-08 2014-09-24 华中科技大学 相变存储器芯片的封装方法
US9142491B2 (en) * 2012-09-28 2015-09-22 Conexant Systems, Inc. Semiconductor package with corner pins
ITMI20130473A1 (it) * 2013-03-28 2014-09-29 St Microelectronics Srl Metodo per fabbricare dispositivi elettronici
US9324642B2 (en) 2013-11-12 2016-04-26 Infineon Technologies Ag Method of electrically isolating shared leads of a lead frame strip
US9437458B2 (en) * 2013-11-12 2016-09-06 Infineon Technologies Ag Method of electrically isolating leads of a lead frame strip
US9287238B2 (en) 2013-12-02 2016-03-15 Infineon Technologies Ag Leadless semiconductor package with optical inspection feature
JP2016062962A (ja) * 2014-09-16 2016-04-25 株式会社東芝 ワイヤボンディング装置、及び半導体装置
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US9847281B2 (en) 2015-06-30 2017-12-19 Stmicroelectronics, Inc. Leadframe package with stable extended leads
DE102015224257A1 (de) * 2015-12-03 2017-06-08 Continental Teves Ag & Co. Ohg Elektrische Leiterbahn, Verfahren und Verwendung
CN105789167A (zh) * 2016-03-15 2016-07-20 昂宝电子（上海）有限公司 集成电路芯片封装装置、和引线框架
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
CN107195612A (zh) * 2017-06-20 2017-09-22 南京矽邦半导体有限公司 一种基于加长半蚀刻拱形内引脚qfn框架及其封装芯片
US11538768B2 (en) * 2019-10-04 2022-12-27 Texas Instruments Incorporated Leadframe with ground pad cantilever
CN113192920A (zh) * 2021-05-21 2021-07-30 南京矽邦半导体有限公司 一种qfn封装的引脚结构
US20230063278A1 (en) * 2021-08-27 2023-03-02 Texas Instruments Incorporated Laser-cut lead-frame for integrated circuit (ic) packages
CN117133746B (zh) * 2023-10-26 2024-01-30 成都电科星拓科技有限公司 用于双面焊接的方形扁平无引脚封装芯片结构及封装方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0348018B1 (en) 1982-03-10 1999-05-19 Hitachi, Ltd. Method of manufacture of a resin encapsulated semiconductor device
JP2852134B2 (ja) * 1991-02-20 1999-01-27 日本電気株式会社 バンプ形成方法
US5890644A (en) * 1996-01-26 1999-04-06 Micron Technology, Inc. Apparatus and method of clamping semiconductor devices using sliding finger supports
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
JP3450238B2 (ja) * 1999-11-04 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
KR100559664B1 (ko) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP3883784B2 (ja) * 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
US6838319B1 (en) * 2000-08-31 2005-01-04 Micron Technology, Inc. Transfer molding and underfilling method and apparatus including orienting the active surface of a semiconductor substrate substantially vertically
JP2002118222A (ja) * 2000-10-10 2002-04-19 Rohm Co Ltd 半導体装置
US6437429B1 (en) * 2001-05-11 2002-08-20 Walsin Advanced Electronics Ltd Semiconductor package with metal pads
FR2825515B1 (fr) * 2001-05-31 2003-12-12 St Microelectronics Sa Boitier semi-conducteur a grille evidee et grille evidee
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
US6812552B2 (en) 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6940154B2 (en) 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US7033517B1 (en) * 2003-09-15 2006-04-25 Asat Ltd. Method of fabricating a leadless plastic chip carrier
US7154186B2 (en) * 2004-03-18 2006-12-26 Fairchild Semiconductor Corporation Multi-flip chip on lead frame on over molded IC package and method of assembly

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016709A (ja) * 2011-07-05 2013-01-24 Toshiba Corp 半導体装置
JP2015532017A (ja) * 2012-09-20 2015-11-05 シレゴ・テクノロジー・インコーポレーテッドＳｉｌｅｇｏ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 極薄パッケージ

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