JP2007500442A - 複合積層チップ素子 - Google Patents

Abstract

目的に応じて種々の素子を組み合わせることで、所望の電気的な特性を持たせて製作可能な積層チップ素子、特に、高周波特性に優れ、積層チップ素子に存在するキャパシタンス値及び／またはインダクタンス値を所望の値に調節可能な積層チップ素子が開示されている。本発明は、両端部の方向にそれぞれ離れた第１及び第２の導電体パターンが形成された少なくとも１枚の第１のシートと、前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層されている積層チップ素子を提供する。また、本発明は、両端部の方向に互いに離れて形成された第１及び第３の領域と、これらの第１及び第３の領域を接続し、所定のインダクタンス値を有するように形成された第２の領域とにより構成された第１の導電体パターンが形成された少なくとも１枚の第１のシートと、前記第１のシートの前記両端部の方向と交差する方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１の導電体パターンの第１及び第３の領域は第１及び第２の外部端子にそれぞれ接続され、前記第２の導電体パターンの少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層されている積層チップ素子を提供する。
【選択図】図１

Description

本発明は、目的に応じて種々の素子を組み合わせることで、所望の電気的な特性を持たせて製作可能な積層チップ素子に関する。特に、本発明は、高周波特性に優れ、積層チップ素子に存在するキャパシタンス値及び／またはインダクタンス値を所望の値に調節可能な積層チップ素子に関する。さらに、本発明は、半導体集積回路と主要電子部品を過電圧及び静電気から保護する目的で、バリスタ素子、抵抗及び／またはインダクタ素子を組み合わせてなる積層チップ素子に関する。

電子回路に代表される受動素子としては、抵抗（Ｒ）、キャパシタ（Ｃ）、インダクタ（Ｌ）があり、これらの受動素子の機能と役割は極めて多岐に亘っている。

抵抗は、回路への電流の流れを制御し、交流回路においては、インピーダンス整合を取る役割を果たすこともある。キャパシタは、基本的に、直流を遮断して交流を通過させる役割を果たし、時定数回路、時間遅延回路、ＲＣ及びＬＣフィルタ回路を構成することもあれば、ノイズを除去する役割を果たすこともある。インダクタは、キャパシタとの組み合わせにより各種のフィルタを構成する。前記フィルタは、ノイズを除去したり、一定の周波数成分の信号を除去したりしてその他の周波数信号を通過させる。

通常、バリスタ素子は、印加電圧によってその抵抗が変化するために、過電圧（サージ電圧）及び静電気から主要電子部品と回路とを保護する保護用の素子として汎用されている。すなわち、正常状態の場合、回路内に配置されているバリスタ素子には電流は流れないが、特定の電圧以上の過電圧や落雷などによってバリスタ素子の両端に過電圧がかかった場合、バリスタ素子の抵抗が急減し、ほとんどの電流がバリスタ素子に流れる。一方、他の素子には電流が流れなくなり、その結果、前記回路は過電圧から保護される。かかるバリスタ素子は、特に最近の電子機器の小型化に伴い、高集積回路チップ素子などを静電気及び過電圧から保護するために小型化及びアレイ化が進んでいる傾向にある。

また、バリスタ素子は過電圧がかかっていない正常状態においてキャパシタとして働く。ここで、キャパシタとは、断絶されている金属間において、電流または電圧の変化があるときに限って信号を通過させようとする性質を有する素子を言う。ところが、前記キャパシタは、キャパシタンス値に加えて、寄生インダクタンス値をも有している。同様に、インダクタとは、導線に電流が流れるとき、その電流の変化を防止しようとする性質を有する素子を言うが、前記インダクタは、インダクタンス値に加えて寄生キャパシタンス値を有している。これにより、特定の周波数において素子の機能が変わるが、このような特定の周波数を自己共振周波数という。

このようなバリスタ素子と抵抗素子との組み合わせにより、過電圧から主要電子部品や回路を効率よく保護可能とするだけではなく、バリスタ素子とインダクタ素子との組み合わせによりノイズ成分をも除去することができ、その結果、電子部品や回路の安定した動作を保証することができる。

過電圧がかかっていない状態において、抵抗−バリスタの結合素子は抵抗−キャパシタの結合素子の機能を行う。また、インダクタ−バリスタの結合は、高周波ノイズの除去特性に優れた、インダクタ−キャパシタよりなるパイ状（π状）フィルタを実現することができる。このような抵抗−バリスタの結合素子やインダクタ−バリスタの結合素子は、回路内に異常過電圧が流入すると、直ちにバリスタの機能が発現され、上述したような過電流を遮断することになる。通常、代表的な受動素子である抵抗、インダクタ、キャパシタの３素子の適宜な組み合わせにより、回路内におけるインピーダンス整合及び高周波−低周波ノイズの除去、あるいは、特定の周波数帯の信号の選択といった機能を行うことができる。

電子回路において前記結合素子を形成するためにそれぞれの単一素子を導線により組み合わせる場合、電流が流れる導線が長くなり、等価直列インダクタンス値及び等価直列抵抗値が導線の長さによって異なってくる。このため、高周波電流がスムーズに流れなくなる場合があり、前記それぞれの素子が消耗する電力が原因となって挿入損失が大きくなるという現象が生じることもある。これらの理由から、各種の素子の組み合わせによる複合積層チップ素子が開発されている。

図３５は、４個のキャパシタ素子が一つのチップとして製造されている従来の技術による積層チップ素子の製造工程を示す。図３６及び図３７は、この従来の積層チップ素子の断面図及び平面図である。図３５を参照すると、第１のシート１４０１には、各単位素子の両対向端部の方向に第１の導電体パターン１４１０が各素子に一つずつ合計で４つ並列に形成されている。前記第１のシート１４０１の第１の導電体パターン１４１０の両端部は、入出力端として用いられる第１及び第２の外部端子１４３０、１４３１に接続されるように延在する。第２のシート１４０２には、第１の導電体パターン１４１０と交差する方向に第２の導電体パターン１４１１が形成され、その両端部は共通端子（接地）として用いられる第３の外部端子１４３２に接続されるように延在する。これらの各シートを積層して圧着後、適切な大きさに切断して焼成し、素子体を得る。図３５Ｂに示すように、前記素子体の第１及び第２の導電体パターン１４１０、１４１１は両方とも素子体の各外部表面に露出されるように形成される。また、図３５Ｃに示すように、素子体の外部表面には第１、第２及び第３の外部端子１４３０、１４３１、１４３２を形成し、これらの外部端子にそれぞれ第１の導電体パターン１４１０の両端部と第２の導電体パターン１４１１の両端部とを接続してチップ素子を完成する。このとき、図中の仮想線（２点鎖線）により分けられた部分が一つの素子として働く。

図３６は、図３５に示す製造工程に従い得られたチップ素子をＢ−Ｂ線に沿って切り取った断面図であり、図３７は、このようにして得られたチップ素子を上からみた平面図である。通常、キャパシタは、電圧をかけると、２つの電極間に電荷が蓄積される素子であって、誘電体を挟んで２つの導電体（電極）が離間されている。図３６を参照すると、第１の導電体パターン１４１０と第２の導電体パターン１４１１とがシートの厚さ分だけ離間されており、図３７を参照すると、第１の導電体パターン１４１０と第２の導電体パターン１４１１とが重畳領域１４４０だけ重なっている。このため、キャパシタンス値は、重畳領域１４４０の面積に比例し、シートの厚さに反比例する。

このような構造の積層チップ素子は、図３８の等価回路図として示すことができる。図３５ないし図３８に示す積層チップは、２端子積層チップとは異なり、内部電極が特異的な構造、すなわち、第１の導電体パターン１４１０と第２の導電体パターン１４１１とを流れる電流が９０°にて交差する構造のものであって、これをフィードスルー型キャパシタという。

このような３端子フィードスルー型キャパシタをローパスフィルタとして用いる場合（ａ）と、通常のキャパシタをローパスフィルタとして用いる場合（ｂ）の周波数特性が図３９に示してある。図示のごとく、通常のキャパシタに比べて、フィードスルー型キャパシタは、自己共振周波数値が高い。また、フィードスルー型キャパシタは、信号の入出力端と接地端とが同じチップ素子内に密に実装されて高周波ノイズに対する挿入損失値を大きくすることができることから、実際に、３端子型フィードスルー積層チップ素子は、電子回路に多用されているのが現状である。

しかしながら、このような従来の積層チップ素子は、インピーダンス整合、高周波−低周波ノイズの除去、あるいは、特定の周波数帯の信号の選択などの機能を果たすことが困難であり、キャパシタンス値、抵抗値及びインダクタンス値をユーザの目的に応じて調節することが決して容易ではなかった。このため、求められる周波数特性に適した素子を製作する上で多大な難点があった。

さらに、従来の積層チップ素子においては、製造工程上の複雑性と難点により、単一チップ内に異種の素子を組み付けて複合チップとして製造することが困難であり、且つ、多数の素子を単一チップ素子内に複数収納するようなアレイ化が困難であるという問題点があった。

本発明は上述した従来の技術に鑑みてなされたものであり、その目的は、ノイズの除去、挿入損失などの周波数特性が向上した積層チップ素子を提供するところにある。

本発明の他の目的は、素子の用途に応じて、キャパシタンス値、抵抗値及びインダクタンス値を所望の値にして製作可能な積層チップ素子を提供するところにある。

本発明のさらに他の目的は、半導体集積回路などの主要電子部品を過電圧及び静電気から保護するための積層チップ素子を提供するところにある。

本発明のさらに他の目的は、別途の追加工程なしに、所望の素子を単一チップ内に複数配置するようにアレイ状に製造して小型の積層チップ素子を提供するところにある。

前記目的を達成するための本発明の一態様による積層チップ素子は、両端部の方向にそれぞれ離れた第１及び第２の導電体パターンが形成された少なくとも１枚の第１のシートと、前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層される。

前記目的を達成するための本発明の他の態様による積層チップ素子は、両端部の方向にそれぞれ離れた第１及び第２の導電体パターンが形成された少なくとも１枚の第１のシートと、互いに離隔され、前記両端部の方向と交差する方向に形成された第１の領域及び第２の領域により構成された第３の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１及び第２の導電体パターンの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの第１及び第２の領域のそれぞれの一端部は第３及び第４の外部端子にそれぞれ接続され、前記第１のシート及び第２のシートは積層される。

前記第１のシート及び第２のシートは交互に積層されても良い。２枚の第２のシートが隣り合うように積層されても良い。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、両端部の方向に第１の導電体パターンが形成された少なくとも１枚の第１のシートと、第２の導電体パターンが前記第１の導電体パターンと同じ方向に形成された少なくとも１枚の第２のシートと、前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートと、を含み、前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子に接続され、前記第３の導電体パターンの少なくとも一端部は第３の外部端子に接続され、第１ないし第３のシートは積層される。

２枚の第２のシートは隣り合うように積層されても良い。好ましくは、前記積層チップ素子は、前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートをさらに含み、前記第２の導電体パターンの一端部は第２の外部端子に接続され、前記第１ないし第３のシートは積層されても良い。前記第１ないし第３のシートは、１以上の第３のシートが前記第１のシートと第２のシートとの間に挿置されるように積層されても良い。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、第１の導電体パターンが両端部の方向に形成された少なくとも１枚の第１のシートと、第２の導電体パターンが前記第１の導電体パターンと同じ方向に形成された少なくとも１枚の第２のシートと、前記第１のシートの前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートと、前記第３の導電体パターンと同じ方向に第４の導電体パターンが形成された少なくとも１枚の第４のシートと、を含み、前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子に接続され、前記第３及び第４の導電体パターンの対向する両端部はそれぞれ第３及び第４の外部端子に接続され、前記第１ないし第４のシートは積層される。

前記第３及び第４のシートは、前記第１のシートと第２のシートとの間に挿置されていても良い。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、両端部の方向に第１の導電体パターンが形成された少なくとも１枚の第１のシートと、前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、前記第１の導電体パターンと同じ方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートと、を含み、前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの一端部は第３の外部端子に接続され、前記第１ないし第３のシートは積層されても良い。

前記第３のシートが２枚の第１のシートの間に挿置される第１の積層体と、前記第３のシートが２枚の第２のシートの間に挿置する第２の積層体とが互いに積層されても良い。１以上の第３のシートが前記第１のシートと第２のシートとの間に挿置していても良い。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、両端部の方向にそれぞれ離れて形成された第１及び第２の領域と、これらの領域と離隔され、前記両端部の方向と交差する方向に形成された第３の領域とにより構成された第１の導電体パターンが形成された少なくとも１枚の第１のシートと、前記第１及び第３の領域の一部と重なる第４の領域と、前記第２及び第３の領域の一部と重なる第５の領域とにより構成された第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１及び第２の領域のそれぞれの一端部は第１及び第２の外部端子に接続され、前記第３の領域の少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層される。前記第１のシート及び第２のシートは交互に積層されても良い。

上述した積層チップ素子において、前記導電体パターンの間において重なる領域の面積が互いに異なっても良い。

好ましくは、上述した積層チップ素子において、前記積層チップ素子上に抵抗体パターンが形成され、前記抵抗体パターンの両端部は第１及び第２の外部端子とそれぞれ接続される。この場合、互いに離隔された２枚の金属パッドが形成され、前記抵抗体パターンは前記金属パッドを互いに接続するように形成されても良い。前記積層されたシートの最上部層には、絶縁パターンまたは絶縁層が形成されても良い。前記抵抗体パターンは、Ｎｉ−Ｃｒ、ＲｕＯ２などの抵抗体パターンを含むようにしてもよい。これとは異なり、上述した実施の形態によるチップ素子は、抵抗パターンが形成された抵抗用のシートを少なくとも１枚さらに含み、前記抵抗用のシートはさらに積層されても良い。

上述した積層チップ素子において、好ましくは、積層チップ素子上にインダクタパターンが形成され、前記インダクタパターンの両端部は第１及び第２の外部端子とそれぞれ接続される。より好ましくは、前記インダクタパターンは螺旋状のパターンであり、前記螺旋状のパターンを横切る半径方向に絶縁架橋部が形成され、前記絶縁架橋部の上にはインダクタパターンの中心側端部を外側に延在させるための架橋パターンが形成される。より好ましくは、積層チップ素子上にフェライト層が形成され、前記フェライト層上に前記インダクタパターンが形成される。前記インダクタパターンはＡｇ、Ｐｔ、Ｐｄなどの金属を含むことができる。また、前記インダクタパターンは、Ｎｉ−Ｃｒ、ＲｕＯ２などの抵抗体を含むようにしてもよい。互いに離隔された２枚の金属パッドが含まれ、前記インダクタパターンは、前記金属パッドを接続するように形成されても良い。前記積層されたシートの最上部層には、絶縁パターンまたは絶縁層が形成されても良い。

上述した態様による複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されても良い。すなわち、該当シートの両対向端部の方向に形成された複数の導電体パターンが互いに平行に形成され、複数の単位素子が一つの積層チップ素子として一体に製造され、該当シートの両対向端部を交差する方向に形成された導電体パターンは前記単位素子を跨いで延設する。好ましくは、積層チップ素子の上部面にはある一部の前記複数の積層チップ素子に対するインダクタパターンが形成され、積層チップ素子の下部面には残りの前記複数の積層チップ素子に対するインダクタパターンが形成され、前記インダクタパターンのそれぞれの両端部は、対応する第１及び第２の外部端子にそれぞれ接続される。より好ましくは、それぞれに少なくとも１枚のインダクタパターンが形成された複数のインダクタ用のシートがさらに積層され、前記インダクタパターンのそれぞれの両端部は、対応する第１及び第２の外部端子にそれぞれ接続される。このとき、前記インダクタパターンは蛇行形状をなしても良い。

上述した積層チップ素子において、好ましくは、それぞれに一つのインダクタパターンが形成された複数のインダクタ用のシートがさらに積層され、前記インダクタパターンは、インダクタ用のシートに形成された貫通孔を介して互いに直列に接続され、前記接続されたインダクタパターンの両端部は、前記第１及び第２の外部端子にそれぞれ接続される。より好ましくは、前記貫通孔は導電体により充填されて前記インダクタパターンを互いに接続する。この場合、前記複数のインダクタ用のシートは、上部に第１のインダクタパターンが形成され、第１のインダクタパターンの一端部がシートの縁部まで延在し、第１のインダクタパターンの他端部に貫通孔が形成された第１のインダクタ用のシートと、上部に第２のインダクタパターンが形成され、第２のインダクタパターンの一端部がシートの縁部まで延在し、第２のインダクタパターンの他端部に貫通孔が形成された第２のインダクタ用のシートと、第３のインダクタパターンが形成され、第３のインダクタパターンの両端部に貫通孔が形成された少なくとも１枚の第３のインダクタ用のシートと、を含み、上述した第１のインダクタ用のシートと第２のインダクタ用のシートとの間に第３のインダクタ用のシートが積層され、前記貫通孔は導電体により充填され、第１のインダクタパターンと第２のインダクタパターンとのそれぞれの一端部は第１及び第２の外部端子と接続され、第１ないし第３のインダクタパターンは前記貫通孔内に充填された導電体を介して接続される。また、前記インダクタパターンは、前記第１及び第２の外部端子の方向に形成されても良い。上述した複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されても良い。すなわち、該当シートの両対向端部の方向に形成された複数の導電体パターンが互いに平行に形成され、複数の単位素子がアレイ状である積層チップ素子として一体に製造され、該当シートの両対向端部を交差する方向に形成された導電体パターンは前記単位素子を跨いで延設する。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、両端部の方向に互いに離隔形成された第１及び第３の領域と、これらの第１及び第３の領域を接続し、所定のインダクタンス値を有するように形成された第２の領域とにより構成された第１の導電体パターンが形成された少なくとも１枚の第１のシートと、前記第１のシートの前記両端部の方向と交差する方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１の導電体パターンの第１及び第３の領域は第１及び第２の外部端子にそれぞれ接続され、前記第２の導電体パターンの少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層される。好ましくは、前記第１のシートと第２のシートは複数交互に積層され、前記それぞれの第１のシートに形成された第１の導電体パターンの第１及び第３の領域はそれぞれ第１及び第２の外部端子と接続される。

前記目的を達成するための本発明のさらに他の態様による積層チップ素子は、第１の導電体パターンが両端部の方向に形成された少なくとも１枚の第１のシートと、前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、前記第１の導電体パターンの両端部はそれぞれ第１及び第２の外部端子に接続され、前記第２の導電体パターンの端子接続部が第３の外部端子に接続され、前記第１のシート及び第２のシートは積層される。前記端子接続部は前記第２の導電体パターンの一端部であっても良い。前記端子接続部は前記第２の導電体パターンの中間部であっても良い。前記端子接続部は前記第２の導電体パターンの両端部であっても良い。この場合、好ましくは、前記第１及び第２の導電体パターンは該当シート上に複数互いに平行に形成されて複数の単位素子が一つの積層チップ素子として一体に製造され、第２の導電体パターンの最外側の２つの端子接続部は第３の外部端子に接続され、第２の導電体パターンの残りの端子接続部は隣り合う前記第２の導電体パターンの端子接続部と一対一に接続され、前記第１の導電体パターンのそれぞれの両端部は各単位素子の第１及び第２の外部端子にそれぞれ接続される。前記第２のシートの１以上は、２枚の第１のシートの間に挿置されていても良い。

好ましくは、上述した積層チップ素子において、前記シートは、フェライトシート、セラミックシート、バリスタシート、ＰＴＣサーミスタシート、ＮＴＣサーミスタシートを含む。また、前記導電体パターンは、Ａｇ、Ｐｔ、Ｐｄなどの金属を含むようにしてもよい。前記導電体パターンの一部はＮｉ−ＣｒまたはＲｕＯ２などの抵抗体を含むようにしてもよい。

本発明の上述した他の目的、特徴及び長所は、下記の添付図面と結び付けられて後述する好適な実施の形態の説明から明らかになる。

以下、添付図面に基づき、本発明の好適な実施の形態を詳述する。

［実施の形態１］
図１ないし図４は、本発明の実施の形態１による積層チップ素子の構造を示す。

図１は、複数の素子、例えば、４個の単位素子が一つのチップ素子として製造された本発明の一実施の形態による積層チップ素子の製造工程を示す。

先ず、所望の素子用の成形シートを製造する。バリスタ素子を製造する場合、工業用として市販されているバリスタ素子の原料粉末を用いるか、あるいは、ＺｎＯ粉末にＢｉ２Ｏ３、ＣｏＯ、ＭｎＯなどの添加剤を入れた所望の組成に水またはアルコールなどを溶媒として２４時間ボールミルして原料粉末を用意する。成形シートを得るために、上記のようにして用意されたバリスタ用の粉末に添加剤としてＰＶＢ系のバインダーを混合し、これをトルエン／アルコール系の溶媒に溶解させた後、小型のボールミルにより約２４時間をかけてミーリング及び混合してスラリーを得る。次いで、このスラリーをドクターブレードなどの方法により、図１に示すように、所望の厚さの成形シート１００ないし１０２として製造する。このとき、キャパシタ素子用の組成の原料粉末、ＰＴＣ（positive temperature coefficient）サーミスター素子用の組成の原料粉末またはＮＴＣ（negative temperature coefficient）サーミスター素子用の組成の原料粉末も、上述した方法と同様にして所望の厚さの成形シートとして製造することができる。

前記成形シート上に、予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に互いにそれぞれ離れた第１及び第２の導電体パターン１１０、１１１を形成して第１のシート１０１を製造し、前記第１のシート１０１の両対向端部の方向と交差する方向に第３の導電体パターン１１２を形成して第２のシート１０２を製造する。このとき、第１及び第２の導電体パターン１１０、１１１の幅はそれぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を形成する場合、第１の導電体パターン１１０及び第２の導電体パターン１１１の複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通電極と接続される第３の導電体パターン１１２は、単位素子を跨いで延設する。また、第１及び第２の導電体パターン１１０、１１１のそれぞれの一端部は、積層素子の外部に露出されて第１及び第２の外部端子１３０、１３１とそれぞれ接続される。第３の導電体パターン１１２の両対向端部は、積層素子の外部に露出されて第３の外部端子１３２と接続される。これとは異なり、第３の導電体パターン１１２の一端部が積層素子の外部に露出されて第３の外部端子１３２と接続されても良い。前記外部端子に接続されていない導電体パターンの残りの端部は、積層素子の外部に露出されないこともある。

このように、各導電体パターンが形成された第１及び第２のシート１０１、１０２は、図１に示すように、それぞれ２枚が交互に積層され、その上には導電体パターンの形成されていないダミーシート１００が積層される。また、所望のキャパシタンス値を有するように、この実施の形態においては、第１及び第２のシート１０１、１０２は１枚ずつ交互に積層されているが、複数の第１及び第２のシート１０１、１０２が種々の組み合わせにより積層されても良い。すなわち、前記第１及び第２のシート１０１、１０２の積層数を調節して素子のキャパシタンス値を調節することも可能である。

このようにしてシートを積層後、前記積層体は積層されているシートが互いに密着するように押圧加熱する。ついで、前記積層体を適切な大きさに切断する。例えば、単位素子を示す２点鎖線に沿って切断する場合は、単位素子が単一チップとして切断され、複数の素子を周期的に切断する場合は、複数の素子が単一チップとして切断される。すなわち、図１と同様にして切断された積層体上に４個の単位素子が配置されるように切断すれば、４個の単位素子が並列に配置されたアレイ状の単一チップが製造可能になる。

実際に、一つの素子に形成されるパターンを１枚のシートの複数繰り返し現れるように形成して第１及び第２のシート１０１、１０２を製造し、これらのシートを積層及び圧着した後、前記所望の素子大きさ、例えば、図１Ａに示すように切断すると、量産に適合化させることができる。

このようにして切断された積層体から各種のバインダー等の有機物成分を完全に除去するために、約３００℃に加熱してべークアウト後に昇温させて、適宜な焼成温度（例えば、約１１００℃）下、積層体を焼成する。

このとき、上述した積層体に各導電体パターンと接続される外部電極を形成し、外部端子を形成する前に、選択的に金属パッド１４０と共に抵抗体パターン１５０を形成することにより、素子を製造することができる。

焼成された素子体の最上部のダミーシート１００には、第１及び第２の外部端子１３０、１３１と対応する位置に所定の領域を占める金属パッド１４０をそれぞれ形成し、前記両端の金属パッド１４０を互いに接続するＲｕＯ２などの抵抗性ペーストを印刷して抵抗体パターン１５０を形成する。次いで、前記抵抗体パターン１５０を横切る方向に前記パターンを保護するための絶縁体パターン１６０を形成する。

かかる抵抗体パターンは別のシートに形成されても良い。すなわち、かかる抵抗体パターンが形成された抵抗用のシートは、第１及び第２のシート１０１、１０２と共に積層、切断及び焼成されても良い。このとき、絶縁体パターン１６０を形成する代わりに、積層されたシートの最上部にパターン保護のための保護層としてのダミーシート１００をさらに積層しても良い。製造を簡単にするために、金属パッド１４０を形成することなく、抵抗体パターンのみを形成してもよい。

前記積層体の外部には積層体の内部の各導電体パターン及び抵抗体パターンと接続される外部端子が形成され、これにより、積層チップ素子が完成される。外部端子は（形成したい外部端子の数と位置に応じて円周面に凹溝を有する）、ゴムディスクに銀ペーストを塗布後、素子体の外部表面に前記ディスクを押し付けて回転することにより印刷される。その後、印刷された素子体は適切な温度下で焼成される。

積層体に導電体パターン及び抵抗体パターンと接続される外部端子を形成した後、抵抗体パターンの表面にエポキシやガラスなどをスクリーン印刷などの方法により印刷して絶縁保護層を形成することができる。

抵抗体パターンの上に形成される絶縁保護層及び／または絶縁パターン１６０は、抵抗体パターンを湿気などから保護することができる。

第１のシートの両対向端部の方向に互いに離隔された４対の第１及び第２の導電体パターン１１０、１１１は、それぞれ各単位素子に配置されて前記積層チップの第１のシート１０１の上に並列に形成され、第２のシート１０２には、前記両対向端部の方向と交差する方向に第３の導電体パターン１１２が形成される。積層されたシートの上部には、前記第１のシートの前記両対向端部の方向に抵抗体パターン１５０が形成される。また、第１及び第２の導電体パターン１１０、１１１の一端部と接続される第１及び第２の外部端子１３０、１３１は入出力端子（信号電極）であって、前記入出力端子は抵抗体パターン１５０の両端部ともそれぞれ接続される。第３の導電体パターン１１２の両端部に接続される第３の外部端子１３２は、共通端子（接地電極）である。この場合、共通端子は第３の導電体パターン１１２の一端部に接続されることもある。

このとき、図中の２点鎖線により区分された部分が一つの素子として働く。第１及び第２の導電体パターン１１０、１１１と第３の導電体パターン１１２との間にそれぞれ重なり合う領域がある。重なり合う部分の面積が互いに異なる場合があるため、第１の導電体パターン１１０と第３の導電体パターン１１２が重なる領域のキャパシタＣ１と、第２の導電体パターン１１１と第３の導電体パターン１１２が重なる領域のキャパシタＣ２とは互いに異なる。このため、この実施の形態におけるチップ素子は、抵抗体パターン１５０の両対向端部にそれぞれ接続された入力及び出力端子と共通端子との間に前記キャパシタＣ１、Ｃ２が位置している構造となり、これは、図３に示してある。

複数枚の第１及び第２のシート１０１、１０２が図１に示す素子内のそれぞれに交互に積層されると、第１及び第２の導電体パターン１１０、１１１と、積層された第１及び第２のシート１０１、１０２の中間シート上に形成された第３の導電体パターン１１２とは重なり、且つ、隣り合う上部及び下部シート、すなわち、最外側シートの第１及び第２の導電体パターン１１０、１１１と、第３の導電体パターン１１２も重なる。このため、キャパシタンスは、中間シート上に形成された第１ないし第３の導電体パターン１１０、１１１の上部及び下部に形成される。

図２の断面図に示すように、前記積層チップ素子内の抵抗体パターン１５０の両端部には金属パッド１４０が形成される。このため、前記金属パッド１４０をそれらの間の距離を正確に調節して形成すると、抵抗体パターン１５０の抵抗値も正確に調節することができる。複数の単位素子が単一チップ内に形成された場合は、各単位素子の抵抗値を均一にすることができる。

入出力端におけるキャパシタンス値がそれぞれ異なるため、本発明の素子がローパスフィルタとして用いられる場合、前記２つのキャパシタンス値により、前記素子の自己共振周波数が、図４に示すように、２回隣り合うように現れる。これにより、高周波ノイズが除去可能な周波数領域が広くなる。また、上述した積層チップ素子は、直列抵抗が信号線の中間、すなわち、入出力端子の間に存在して前記直列抵抗が信号線の電流値を制限するか、あるいは、インピーダンス整合を取るための抵抗の役割を果たし、特に、デジタル回路において、矩形波のパルス信号に載せられるといったリンイング現象を防ぐことができる。

一方、前記導電体パターンの一部にはＡｇ、Ｐｔ、Ｐｄなどの金属パターンを含めて導電率を高めることができ、Ｎｉ−ＣｒまたはＲｕＯ２などの抵抗体を含めて導電率を低めることができる。これにより、回路のインピーダンス整合を自由にできる。

［実施の形態２］
図５及び図６に示すこの実施の形態２は、実施の形態１の共通端子に接続された導電体パターンの形状を変えて素子の特性を変化させることが可能な構造である。

図５は、４個の単位素子が一つのチップとして製造されているこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは、実施の形態１の方法と同様にして得られる。

導電性パターンは、予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して形成する。すなわち、シートの両対向端部の方向にそれぞれ離隔されるように第１及び第２の導電体パターン２１０、２１１を形成して第１のシート２０１を製造し、互いに離隔され、前記両対向端部の方向と交差する方向に形成された第１の領域２１２ａ及び第２の領域２１２ｂにより構成された第３の導電体パターン２１２を形成して第２のシート２０２を製造する。このとき、第１及び第２の導電体パターン２１０、２１１の幅は、図５Ａに示すように、それぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン２１０及び第２の導電体パターン２１１の複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通端子（接地電極）と接続される第３の導電体パターン２１２の第１及び第２の領域２１２ａ、２１２ｂは、単位素子を跨いで延設する。また、第１及び第２の導電体パターン２１０、２１１のそれぞれの一端部は、積層素子の外部面に露出されて第１及び第２の外部端子２３０、２３１とそれぞれ接続される。前記第１及び第２の領域２１２ａ、２１２ｂの対向する両端部は積層素子の外部面に露出されて第３及び第４の外部端子２３２、２３３とそれぞれ接続される。前記該当外部端子に接続されていない導電体パターンの一部は積層素子の外部に露出されないこともある。

図５Ａに示す実施の形態において、第１及び第２のシート２０１、２０２は、２枚の第２のシート２０２が２枚の第１のシート２０１の間に挿置されるように積層され、ダミーシート２００がその上に積層される。これとは異なり、素子が所望のキャパシタンス値を有するように、前記第１及び第２のシート２０１、２０２は種々の組み合わせにより積層されても良い。すなわち、前記第１及び第２のシート２０１、２０２の積層数を調節して素子のキャパシタンスを所望の値に調節することができる。

このようにしてシートを積層してからは、実施の形態１と同様に、圧着され、適切な大きさに切断され、べークアウトされ、焼成される。このとき、前記焼成された積層体に各導電体パターンと接続される外部電極を形成し、実施の形態１に述べたように、外部端子を形成する前に、選択的に金属パッド２４０と共に抵抗体パターン２５０を形成して素子を製造することができる。

実施の形態１と同様に、焼成された前記積層体の最上部に金属パターン２４０と抵抗体パターン２５０とを形成し、抵抗体パターン及び導電体パターンと接続される外部端子を積層体の外部表面に形成して積層チップ素子を完成する。但し、実施の形態１とは異なり、この実施の形態における第３の導電体パターンの第１及び第２の領域２１２ａ、２１２ｂの両対向端部は、それぞれ第３及び第４の外部端子２３２、２３３に接続される。

この実施の形態における積層チップ素子の第１及び第２の導電体パターンと抵抗体パターンとは実施の形態１と同じ構造を有し、第３の導電体パターン２１２の第１及び第２の領域２１２ａ、２１２ｂの対向する両端部にそれぞれ接続される第３及び第４の外部端子２３２、２３３は共通端子（接地電極）である。

第１の導電体パターン２１０と第３の導電体パターン２１２の第１の領域２１２ａとの重畳領域の面積と、第２の導電体パターン２１１と第３の導電体パターン２１２の第２の領域２１２ｂとの重畳領域の面積はそれぞれ異なる。このため、第１の導電体パターン２１０と第１の領域２１２ａとの重畳領域のキャパシタンスを有するキャパシタＣ１は、第２の導電体パターン２１１と第２の領域２１２ｂとの重畳領域のキャパシタンスを有するキャパシタＣ２とは異なる。このため、この実施の形態におけるチップ素子の構造は、抵抗体パターン２５０の両対向端部にキャパシタＣ１、Ｃ２がそれぞれ共通端子と接続される点で、実施の形態１に示す積層チップ素子とほとんど同じ特性を有する。しかしながら、第１の導電体パターン２１０と共に働く第３の導電体パターンの第１の領域２１２ａに接続された共通端子が、第２の導電体パターン２１１と共に働く第３の導電体パターンの第２の領域２１２ｂに接続された共通端子と離れているため、キャパシタＣ１、Ｃ２が互いに干渉することなく、周波数特性を実現することができる。

［実施の形態３］
図７に示すこの実施の形態３は、前記第１及び第２の導電体パターンをそれぞれ異なるシートに形成する以外は、前記実施の形態１とほとんど同様である。

図７は、４個の単位素子が一つのチップ素子として製造されたこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは実施の形態１の方法と同様にして得られる。

このように得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に第１の導電体パターン３１０を形成して第１のシート３０１を製造し、前記第１の導電体パターン３１０と同じ方向に第２の導電体パターン３１１を形成して第２のシート３０２を製造し、前記第１の導電体パターン３１０と交差する方向に第３の導電体パターン３１２を形成して第３のシート３０３を製造する。このとき、第１及び第２の導電体パターン３１０、３１１の幅はそれぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン３１０及び第２の導電体パターン３１１の複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通端子と接続される第３の導電体パターン３１２は単位素子を跨いで延設する。また、第１及び第２の導電体パターン３１０、３１１の対向する両端部は積層素子の外部に露出されて第１及び第２の外部端子３３０、３３１と接続される。第３の導電体パターン３１２の両対向端部は積層素子の外部に露出されて第３の外部端子３３２と接続される。これとは異なり、第３の導電体パターン３１２の一端部が積層素子の外部に露出されて第３の外部端子３３２と接続されても良い。前記外部端子に接続されていない導電体パターンの一部は積層素子の外部に露出されないこともある。

このようにして各導電体パターンを形成した第１ないし第３のシート３０１〜３０３は、第１のシート３０１、第３のシート３０３、第２のシート３０２がこの順番で積層され、その上にはダミーシート３００がさらに積層される。これとは異なり、素子が所望のキャパシタンス値を有するように、前記第１ないし第３のシート３０１〜３０３は種々の組み合わせにより積層されても良い。例えば、前記第１ないし第３のシート３０１〜３０３は、第１のシート３０１、第３のシート３０３、第１のシート３０１、第２のシート３０２、第３のシート３０３、第２のシート３０２がこの順番で積層されても良い。すなわち、前記第１ないし第３のシート３０１〜３０３の積層数を調節して素子のキャパシタンスを所望の値に調節することができる。

このようにしてシートを積層してからは、実施の形態１と同様にして圧着され、適切な大きさに切断され、べークアウトされ、焼成される。このとき、前記焼成された積層体に各導電体パターンと接続される外部電極を形成し、実施の形態１で述べたように、外部端子を形成する前に、選択的に金属パッド３４０と共に抵抗体パターン３５０を形成して素子を製造することができる。

実施の形態１と同様に、前記積層体上に金属パターン３４０と抵抗体パターン３５０とを形成し、抵抗体パターン及び導電体パターンと接続される外部端子を積層体の外部表面に形成して積層チップ素子を完成する。

前記シートの両対向端部の方向に延在するように第１及び第２の導電体パターン３１０、３１１の各対が各単位素子に形成されている前記積層チップ素子の第１及び第２のシート３０１、３０２には、４対の第１及び第２の導電体パターン３１０、３１１が並列に形成され、第３のシート３０３には前記シートの前記両対向端部の方向と交差する方向に第３の導電体パターン３１２が形成される。積層されたシートの上部には前記両対向端部の方向に抵抗体パターン３５０が形成される。また、第１及び第２の導電体パターン３１０、３１１の一端部とそれぞれ接続される第１及び第２の外部端子３３０、３３１は、入出力端子（すなわち、信号電極）であり、前記入出力端子は抵抗体パターン３５０の両端部とも接続される。第３の導電体パターン３１２の両端部に接続される第３の外部端子３３２は、共通端子（接地電極）である。この場合、共通端子は第３の導電体パターン３１２の一端部に接続されても良い。

第１の導電体パターン３１０と第３の導電体パターン３１２との重畳領域の面積と、第２の導電体パターン３１１と第３の導電体パターン３１２との重畳領域の面積とは互いに異なる。このため、第１の導電体パターン３１０と第３の導電体パターン３１２との重畳領域のキャパシタンスを有するキャパシタＣ１は、第２の導電体パターン３１１と第３の導電体パターン３１２との重畳領域のキャパシタンスを有するキャパシタＣ２とは異なる。このため、この実施の形態のチップ素子は、抵抗体パターン３５０の両対向端部にキャパシタＣ１、Ｃ２がそれぞれ共通端子と接続されるような構造を有する。

前記積層チップ素子は、実施の形態１に示す積層チップ素子とほとんど同じ特性を有するが、第１の導電体パターン３１０と第２の導電体パターン３１１がそれぞれ異なるシートに形成されるため、キャパシタンス値を決める導電体パターンの重畳領域を一層自由に設定することができる。

［実施の形態４］
図８及び図９に示すこの実施の形態４は前記実施の形態３とほとんど同様であるが、前記第１及び第２の導電体パターン４１０、４１１と共に働く共通端子に接続された導電体パターンがそれぞれ異なるシートに形成されている点で相違点がある。

図８は、４個の単位素子が一つのチップとして製造されたこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは実施の形態１の方法と同様にして得られる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に第１の導電体パターン４１０を形成して第１のシート４０１を製造し、前記第１の導電体パターン４１０と同じ方向に第２の導電体パターン４１１を形成して第２のシート４０２を製造する。また、前記第１の導電体パターン４１０と交差する方向に第３の導電体パターン４１２を形成して第３のシート４０３を製造し、前記第３の導電体パターン４１２と同じ方向に第４の導電体パターン４１３を形成して第４のシート４０４を製造する。第１及び第２の導電体パターン４１０、４１１の幅はそれぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン４１０及び第２の導電体パターン４１１の複数の対は２点鎖線にて区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通電極と接続される第３及び第４の導電体パターン４１２、４１３は、単位素子を跨いで延設する。また、第１及び第２の導電体パターン４１０、４１１の対向する両端部は、積層素子の外部に露出されて第１及び第２の外部端子４３０、４３１とそれぞれ接続される。前記第３及び第４の導電体パターン４１２、４１３の対向する両端部は、積層素子の外部に露出されて第３及び第４の外部端子４３２、４３３とそれぞれ接続される。前記該当外部端子に接続されていない導電体パターンの一部は、積層素子の外部に露出されないこともある。

このようにして各導電体パターンを形成した第１ないし第４のシート４０１〜４０４は、第２のシート４０２、第３のシート４０３、第４のシート４０４、第１のシート４０１、第１のシート４０１、第４のシート４０４、第３のシート４０３、及び第２のシート４０２がこの順番で積層され、その上にはダミーシート４００がさらに積層される。これとは異なり、素子が所望のキャパシタンス値を有するように、前記第１ないし第４のシート４０１〜４０４は各種の組み合わせにより積層されても良い。例えば、前記第１ないし第４のシート４０１〜４０４は、第３のシート４０３及び第４のシート４０４が第１のシート４０１及び第２のシート４０２の間に挿置されるように積層されても良い。すなわち、前記シートの積層数を調節して素子のキャパシタンスを所望の値に調節することができる。

このようにしてシートを積層してからは、実施の形態１と同様に、圧着され、適切な大きさに切断され、べークアウトされ、焼成される。このとき、前記焼成された積層体に各導電体パターンと接続される外部電極を形成し、実施の形態１に述べたように、外部端子を形成する前に、選択的に金属パッド４４０と共に抵抗体パターン４５０を形成して素子を製造することができる。

実施の形態１と同様に、焼成された前記積層体上に金属パターン４４０と抵抗体パターン４５０とを形成し、抵抗体パターン及び導電体パターンと接続される外部端子を積層体の外部表面に形成して積層チップ素子を完成する。但し、この実施の形態においては、実施の形態１及び３とは異なり、第３及び第４の導電体パターン４１２、４１３の対向する両端部は第３及び第４の外部端子４３２、４３３に接続される。

前記シートの両対向端部の方向に延在するように第１及び第２の導電体パターン４１０、４１１の各対が各単位素子に形成されている前記積層チップ素子の第１及び第２のシート４０１、４０２には、４対の第１及び第２の導電体パターン４１０、４１１が並列に形成され、第３及び第４のシート４０３、４０４には、前記第１及び第２の導電体パターンと交差する方向に第３及び第４の導電体パターン４１２、４１３が形成される。積層されたシートの上部には、前記第１及び第２の導電体パターンと同じ方向に抵抗体パターン４５０が形成される。また、第１及び第２の導電体パターン４１０、４１１の一端部とそれぞれ接続される第１及び第２の外部端子４３０、４３１は、入出力端子（すなわち、信号電極）であり、前記入出力端子は抵抗体パターン４５０の両端部とも接続される。第３及び第４の導電体パターン４１２、４１３の対向するそれぞれの一端部にそれぞれ接続される第３及び第４の外部端子４３２、４３３は、共通端子（接地電極）である。

図中の２点鎖線により区分されている部分が一つの素子として働く。先ず、図８に示すように、第１ないし第４のシート４０１〜４０４の積層体をみると、第１の導電体パターン４１０と第３の導電体パターン４１２との間、及び第２の導電体パターン４１１と第４の導電体パターン４１３との間にそれぞれ重なり合う領域がある。このとき、これらの各重畳領域の面積が互いに異なる場合があるため、第１の導電体パターン４１０と第３の導電体パターン４１２との重畳領域のキャパシタンスを有するキャパシタＣ１は、第２の導電体パターン４１１と第４の導電体パターン４１３との重畳領域のキャパシタンスを有するキャパシタＣ２とは異なる。このため、この実施の形態のチップ素子は、抵抗体パターン４５０の両対向端部にキャパシタＣ１、Ｃ２がそれぞれ共通端子と接続されるような構造を有する。ここで、第３のシート４０２と第４のシート４０３とが逆順に形成されても、その効果は同様である。

このようにして得られた積層チップ素子は、実施の形態３に示す積層チップ素子とほとんど同じ特性を有するが、第３の導電体パターン４１２及び第４の導電体パターン４１３がそれぞれ異なるシート上に形成されるため、第１の導電体パターン４１０と共に働く第３の導電体パターン４１２に接続された共通端子が第２の導電体パターン４１１と共に働く第４の導電体パターン４１３に接続された共通端子と離れている点で相違点がある。このように共通端子パターンが離れると、キャパシタＣ１、Ｃ２が互いに干渉しない周波数特性を具現することができる。また、それぞれのキャパシタにおいて、電流の方向を一方向に固定して等価直列インダクタンスを増大させることもできる。

さらに、実施の形態１と同様に、積層チップ素子内の抵抗体パターン４５０の両端部に金属パッド４４０を形成することができる。このため、前記金属パッド４４０をそれらの間の距離を正確に調節して形成すると、抵抗体パターン４５０の抵抗値も正確に調節することができ、入出力端におけるキャパシタンス値が異なるため、前記素子がローパスフィルタとして用いられる場合、前記２つのキャパシタンス値により前記素子の自己共振周波数が２回隣り合うように現れ、高周波ノイズが除去可能な周波数領域が広くなる。

［実施の形態５］
図１０及び図１１に示すこの実施の形態５は、前記実施の形態４とほとんど同様であるが、共通端子として用いられる導電体パターンが変形されている点で相違点がある。

図１０は、４個の単位素子が一つのチップとして製造されているこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは実施の形態１の方法と同様にして得られる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に第１の導電体パターン５１０を形成して第１のシート５０１を製造し、前記第１の導電体パターン５１０と同じ方向に第２の導電体パターン５１１を形成して第２のシート５０２を製造する。また、前記第１の導電体パターン５１０と同じ方向に形成された第３の導電体パターン５１２が第３のシート５０３上に形成される。このとき、第１及び第２の導電体パターン５１０、５１１の幅はそれぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１ないし第３の導電体パターン５１０〜５１２の複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。また、各単位素子に対し、第１及び第２の導電体パターン５１０、５１１の対向する両端部は積層素子の外部に露出されて第１及び第２の外部端子５３０、５３１とそれぞれ接続される。前記第３の導電体パターン５１２の一側端部は互いに接続される。最外側に配置されている２つの第３の導電体パターン５１２のそれぞれの一端部は第３のシート５０３の縁部に延在し、これらの端部は積層素子の外部に露出されて第３の外部端子５３２に接続される。これとは異なり、前記最外側に配置されている２つの第３の導電体パターン５１２の端部のうちいずれか一方が第３のシート５０３の縁部に延在し、前記端部は積層素子の外部に露出されて第３の外部端子５３２に接続される。前記外部端子に接続されていない導電体パターンの残りの端部は積層素子の外部に露出されないこともある。

このようにして各導電体パターンを形成した第１ないし第３のシート５０１〜５０３は、図１０に示すように、第１のシート５０１、第３のシート５０３、第１のシート５０１、第２のシート５０２、第３のシート５０３、及び第２のシート５０２がこの順番で１つずつ積層され、その上にはダミーシート５００が積層される。すなわち、２枚の第１のシート５０１と、それらの間に挿置される１枚の第３のシート５０３とにより構成された第１の積層体が、２枚の第２のシート５０２とそれらの間に挿置された１枚の第３のシート５０３とにより構成された第２の積層体上に積層される。特に、第１の積層体内のシート上に形成された導電体パターンの面積は、第２の積層体内のシート上に形成された導電体パターンの面積よりも狭いことがある。これとは異なり、素子が所望のキャパシタンス値を有するように、複数の第１ないし第３のシート５０１〜５０３は種々の組み合わせにより積層されても良い。例えば、前記第１ないし第３のシート５０１〜５０３は、第１及び第２のシート５０１、５０２の間に第３のシート５０３が挿置されるように積層されても良い。すなわち、シートの積層数を調節して素子のキャパシタンスを所望の値に調節することができる。

このようにしてシートを積層してからは、実施の形態１と同様に、圧着され、適切な大きさに切断され、べークアウトされ、焼成される。このとき、前記焼成された積層体に各導電体パターンと接続される外部電極を形成し、実施の形態１に述べたように、外部端子を形成する前に、選択的に金属パッド５４０と共に抵抗体パターン５５０を形成して素子を製造することができる。

実施の形態１と同様に、焼成された前記積層体上に金属パターン５４０と抵抗体パターン５５０とを形成し、抵抗体パターン及び導電体パターンと接続される外部端子を積層体の外部表面に形成して積層チップ素子を完成する。

前記シートの両対向端部の方向に延在するように第１及び第２の導電体パターン５１０、５１１の各対が各単位素子に形成されている前記積層チップ素子の第１及び第２のシート５０１、５０２には、４対の第１及び第２の導電体パターン５１０、５１１が並列に形成され、４つの第３の導電体パターン５１２は、第１または第２の導電体パターン５１０または５１１と同じ方向に第３のシート５０３上に互いに平行に形成される。積層されたシートの上部には、前記第１または第２の導電体パターンと同じ方向に抵抗体パターン５５０が形成される。このとき、第３の導電体パターン５１２と抵抗体パターン５５０との各対も前記単位素子の各領域内に形成される。また、各単位素子に対し、第１及び第２の導電体パターン５１０、５１１の一端部とそれぞれ接続される第１及び第２の外部端子５３０、５３１は、抵抗体パターン５５０の両端部とも接続される入出力端子（すなわち、信号電極）である。最外側の２つの第３の導電体パターン５１２の一端部にそれぞれ接続される第３の外部端子５３２は、共通端子（接地電極）である。前記共通端子は、最外側の２つの第３の導電体パターン５１２のうちいずれかの一端部に接続されても良い。

この実施の形態は、各シートの導電体パターンの重なる領域に形成されたキャパシタンスを有するキャパシタンスが抵抗体パターンの両端に接続された入力及び出力端子と共通端子との間に位置する点で、上述した実施の形態とほとんど同じ構造及び特性を有する。しかしながら、図１０に示すように、第１の導電体パターンと第３の導電体パターンとの狭い重畳領域を有する第１の積層体の第１の導電体パターン５１０は入力端子に接続されるのに対し、第２の導電体パターンと第３の導電体パターンとの広い重畳領域を有する第２の積層体の第２の導電体パターン５１１は出力端子に接続される。このため、入力端子のキャパシタＣ１の静電容量及び等価インダクタンス値は増大し、出力端子のキャパシタＣ２の静電容量及び等価インダクタンス値は減少する。図１１に示すように、２つのキャパシタンス値により２回隣り合うように現れる自己共振周波数間の間隔が広くなるため、ノイズ除去の周波数帯域をさらに広げることが可能になる。

［実施の形態６］
図１２ないし図１３に示すこの実施の形態６は、信号入出力端子と接続される導電体パターンと、共通端子と接続される導電体パターンとを同じシート上に形成してキャパシタンス値を各種に値に変化可能な構造である。

図１２は、４個の単位素子が一つのチップとして製造されているこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは実施の形態１の方法と同様にして得られる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に互いに離れて形成された第１の領域６１０ａ及び第２の領域６１０ｂと、これらの領域と離隔され、これらの間に前記両対向端部の方向と交差する方向に形成された第３の領域６１０ｃとにより構成された第１の導電体パターン６１０を形成して第１のシート６０１を製造する。このとき、第１の領域６１０ａ及び第２の領域６１０ｂのそれぞれの一端部と前記第３の領域６１０ｃの両対向端部は、外部端子と接続可能に形成する。このとき、第１及び第２の導電体パターン６１０、６１１の幅はそれぞれ異なるように形成されても良い。

また、前記第１のシート６０１の第１の導電体パターン６１０の第１の領域６１０ａ及び第３の領域６１０ｃの一部と重なる第４の領域６１１ａと、前記第１のシート６０１の第１の導電体パターン６１０の第３の領域６１０ｃ及び第２の領域６１０ｂの一部と重なる第５の領域６１１ｂにより構成され、外部端子とは絶縁される第２の導電体パターン６１１を形成して第２のシート６０２を製造する。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン６１０の第１及び第２の領域６１０ａ、６１０ｂと、第２の導電体パターン６１１の第４及び第５の領域６１１ａ、６１１ｂとの複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通端子に接続される第１の導電体パターン６１０の第３の領域６１０ｃは単位素子を跨いで延設する。

図１２に示すこの実施の形態において、第１及び第２のシート６０１、６０２は第１のシート６０１、第２のシート６０２、及び第１のシート６０１がこの順番で互いに積層され、その上にダミーシート６００が積層される。しかしながら、素子が所望のキャパシタンス値を有するように、所望の数の第１及び第２のシート６０１、６０２が交互に積層されても良く、種々の組み合わせにより積層されても良い。このため、前記第１及び第２のシート６０１、６０２の積層数を調節して素子のキャパシタンスを所望の値に調節することができる。

このようにしてシートを積層してからは、実施の形態１と同様に、圧着され、適宜な大きさに切断され、べークアウトされ、焼成される。このとき、前記焼成済み積層体に各導電体パターンと接続される外部電極を形成し、実施の形態１に述べたように、外部端子を形成する前に、選択的に金属パッド６４０と共に抵抗体パターン６５０を形成して素子を製造することができる。

実施の形態１と同様に、焼成済み前記積層体上に金属パターン６４０と抵抗体パターン６５０とを形成し、抵抗体パターン及び導電体パターンと接続される外部端子を積層体の外部表面に形成して積層チップ素子を完成する。

第１のシート６０１と第２のシート６０２とが１枚ずつ積層されている単位素子について説明する。シートの両対向端部の方向に互いに離れて形成された第１の領域６１０ａ及び第２の領域６１０ｂと、これらの領域と離隔され、これらの間に前記両対向端部の方向と交差する方向に形成された第３の領域６１０ｃとにより構成された第１の導電体パターン６１０が形成される。それぞれの単位素子に対し、前記第１の領域６１０ａ及び第２の領域６１０ｂの一端部は抵抗体パターン６５０の両対向端部も接続されるそれぞれの入出力端子としての第１及び第２の外部端子６３０、６３１と接続される。前記第３の領域６１０ｃの両端部は共通端子としての第３の外部端子６３２と接続される。この場合、共通端子は第３の領域６１０ｃの一端部に接続されても良い。また、第２のシート６０２には、外部電極とは絶縁される、第４の領域６１１ａと第５の領域６１１ｂとにより構成される第２の導電体パターン６１１が形成され、前記第２のシート６０２は浮遊層であるといえる。前記第２のシート６０２上の第２の導電体パターン６１１において、第４の領域６１１ａは前記第１の領域６１０ａ及び第３の領域６１０ｃと部分的に重なり、第５の領域６１１ｂは前記第３の領域６１０ｃ及び第２の領域６１０ｂと部分的に重なる。

前記第１の領域６１０ａ及び第３の領域６１０ｃの一部はそれぞれ第４の領域６１１ａと重なって２つの重畳領域が形成され、前記第３の領域６１０ｃ及び第２の領域６１０ｂの一部はそれぞれ第５の領域６１１ｂと重なって２つの重畳領域を形成する。前記重畳領域においては、その面積に対応するそれぞれのキャパシタンス値が形成されて（図１３に示す）入力端子ａと接続された第１の領域６１０ａと共通端子として用いられる第３の領域６１０ｃとの間に２つのキャパシタンスＣ３１、Ｃ３２が形成され、これらは直列に接続され、前記出力端子ｂと接続された第２の領域６１０ｂと共通端子として用いられる第３の領域６１０ｃとの間にも同様に２つのキャパシタンスＣ４１、Ｃ４２が形成され、これらは直列に接続される。また、抵抗体パターン６５０により形成された抵抗は入力端及び出力端ａ、ｂの間に接続される。このような構造の等価回路図は、図１３に示してある。

このようにして製造された積層チップ素子は、図１３に示すように、入力端と出力端に多数のキャパシタンス値が形成される。このような構造のキャパシタは、入力端と出力端とに多数のキャパシタが設けられることが必要な場合に設計可能である。また、キャパシタが第１のシート６０１及び第２のシート６０２を積層してそれぞれの入力及び出力端子において直列に接続される場合、全体のキャパシタンス値が減少することがある。このため、同じキャパシタンス値を得るために、シートの積層数を増やして等価直列抵抗を低め、挿入損失などの周波数特性を高めることができる。

上述の実施の形態１ないし６においては、抵抗体パターンが形成された抵抗用のシートを単一層として形成しているが、抵抗値の調節のために、抵抗体パターンが形成された抵抗用のシートを複数積層することができ、抵抗体パターンの面積を各種に変化させることができる。

［実施の形態７］
図１４ないし図１８に示すこの実施の形態７は、前記実施の形態３とほとんど同様であるが、ダミーシート上に抵抗体パターンを形成する代わりに、インダクタパターンを形成する点で相違点がある。

図１４は、４個の単位素子が一つのチップとして製造されているこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは、実施の形態１の方法と同様にして得られる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に第１の導電体パターン７１０を形成して第１のシート７０１を製造し、前記第１の導電体パターン７１０と同じ方向に第２の導電体パターン７１１を形成して第２のシート７０２を製造し、前記第１の導電体パターン７１０と交差する方向に第３の導電体パターン７１２を形成して第３のシート７０３を製造する。このとき、第１及び第２の導電体パターン７１０、７１１の幅はそれぞれ異なるように形成されても良い。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン７１０及び第２の導電体パターン７１１よりなる複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。共通電極と接続される第３の導電体パターン７１２は単位素子を跨いで延設する。また、第１及び第２の導電体パターン７１０、７１１の対向する両端部は、外部に露出されて第１及び第２の外部端子７３０、７３１と接続される。第３の導電体パターン７１２の両端部は、外部に露出されて第３の外部端子７３２と接続される。これとは異なり、第３の導電体パターン７１２の一端部が積層素子の外部に露出されて第３の外部端子７３２と接続されても良い。前記外部端子に接続されていない導電体パターンの部分は、積層素子の外部に露出されないこともある。

このようにして各導電体パターンを形成した第１ないし第３のシート７０１〜７０３は、第１のシート７０１、第３のシート７０３、及び第２のシート７０２がこの順番で積層され、その上にはダミーシート７００が積層される。これとは異なり、前記素子が所望のキャパシタンス値を有するように、この実施の形態においては、複数の第１ないし第３のシート７０１〜７０３を種々の組み合わせにより積層することもできる。

このようにしてシートを積層してからは、実施の形態１と同様に、圧着され、適宜な大きさに切断され、べークアウトされ、焼成される。

焼成された前記積層体の上部にあるダミーシート７００上にフェライトパターン７４０を印刷後、図１４Ｃに示すように、前記シートの両対向端部のうち一端部から形成された、例えば、螺旋状のパターンにインダクタパターン７５０を形成する。前記螺旋状のインダクタパターン７５０の中心側の端部をシートの両対向端部のうち他端部に延在させるために、図１４Ｄに示すように、絶縁架橋部７８０が前記螺旋状のインダクタパターン７５０の中心側の端部の近くから前記シートの他端部まで前記螺旋状のインダクタパターン７５０を横切って形成される。次いで、図１４Ｅに示すように、前記螺旋状のインダクタパターン７５０の中心側の端部が前記シートの他端部に接続されるように、前記絶縁架橋部７８０上に架橋パターン７７０が形成される。この螺旋状のインダクタは図１５の平面図に示してある。このとき、前記インダクタパターン７５０と外部端子との接続を確実にするために、前記インダクタパターン７５０を形成する前に、金属パッド（図示せず）が第１及び第２の外部端子に接続される前記インダクタパターン７５０の両端部に対応する位置に形成されても良い。

かかる螺旋状のインダクタパターンは別のシートに形成されても良い。すなわち、上述したインダクタパターンが形成されたフェライトシートなどのインダクタシートを製造後、前記インダクタシートは前記第１ないし第３のシートと共に積層され、前記積層体は圧着及び切断され、これと同時に焼成されても良い。前記インダクタパターン７５０を保護するための絶縁体パターン７６０が前記積層体の上部に形成されても良く、ダミーシートが前記積層体の上部にさらに積層されても良い。

図１４Ｆに示すように、前記インダクタパターン７５０を保護するために絶縁体パターン７６０を形成した後、第１ないし第３の外部端子７３０〜７３２を形成して積層チップ素子を完成する。このとき、前記インダクタパターン７５０の両端部は第１及び第２の外部端子７３０、７３１にそれぞれ接続される。

また、先ず、導電体パターン及びインダクタパターンと接続される外部端子を形成した後、インダクタパターンの表面にエポキシやガラスなどをスクリーン印刷などの方法により印刷して絶縁保護層を形成することができる。

単一チップ素子内に複数の単位素子、例えば、４個の単位素子を一体に形成する場合、第１の導電体パターン７１０及び第２の導電体パターン７１１の複数の対は、２点鎖線により区分されている単位素子のそれぞれの領域内に配置されるように互いに平行に形成される。第３のシート７０３には、前記シートの前記両対向端部の方向と交差する方向に第３の導電体パターン７１２が形成される。積層されたシートの上部には、前記各単位素子に対応する位置に螺旋状のインダクタパターン７５０が形成される。また、それぞれの単位素子に対し、第１及び第２の導電体パターン７１０、７１１の一端部とそれぞれ接続される第１及び第２の外部端子７３０、７３１は入出力端子（すなわち、信号電極）であり、前記入出力端子はインダクタパターン７５０の両端部とも接続される。第３の導電体パターン７１２の両対向端部に接続される第３の外部端子７３２は共通端子（接地電極）である。この場合、共通端子は第３の導電体パターン７１２の一端部に接続されても良い。

第１の導電体パターン７１０と第３の導電体パターン７１２との間、及び第２の導電体パターン７１１と第３の導電体パターン７１２との間にはそれぞれ重畳領域が存在する。このとき、第１及び第２の導電体パターン７１０、７１１の幅が互いに異なるため、第１の導電体パターン７１０と第３の導電体パターン７１２との重畳領域のキャパシタンスを有するキャパシタＣ１は、第２の導電体パターン７１１と第３の導電体パターン７１２との重畳領域のキャパシタンスを有するキャパシタＣ２とは異なる。このため、この実施の形態のチップ素子は、図１６の等価回路図に示すように、インダクタの両端に前記キャパシタＣ１、Ｃ２が共通端子と接続されたような構造となる。

図１４及び図１５に示すこの実施の形態の素子においては、前記インダクタパターンを螺旋状に製造しているが、インダクタパターンは各種の形態に変形可能である。例えば、図１７に示すように、焼成済み積層体の上部のダミーシート７００上にフェライトパターン７４０を印刷後、インダクタ用のシートとして、その上に金属性ペーストにより直線の導電体パターンを形成することができる。

また、複数の単位素子が一つのチップ素子内に一体に形成されるとき、それぞれが単位素子のそれぞれに対応するインダクタパターンは、いずれも図１４、１５及び１７に示す素子内の積層体の同じ表面上に形成されている。しかしながら、チップが小型である場合、複雑な螺旋状のインダクタパターンを形成することが困難であり、且つ、積層体上にインダクタパターンを印刷する上でも、印刷解像度に限界がある。これを解消するために、素子の上部及び下部斜視図である図１８に示すように、積層シートの上部面及び下部面の両方にインダクタパターンを形成することができる。すなわち、例えば、図１８に示すように、４個の単位素子を単一積層チップ内に形成する場合、上部には第１及び第３の列の単位素子と接続される螺旋状のインダクタパターンを形成し、下部には第２及び第４の列の単位素子と接続される螺旋状のインダクタパターンを形成して螺旋状のパターンを形成する面積を増大させ、これにより、インダクタパターンを容易に形成することができる。

この実施の形態においては、抵抗体パターンの代わりにインダクタパターンがダミーシート上に形成された以外は実施の形態３の素子と同じ導電性パターンを有する素子が説明されたが、この実施の形態の方法と同様にして、実施の形態１ないし実施の形態６の積層シート上に、抵抗体パターンの代わりに、インダクタパターンを形成しても良い。

このようにして製造された積層チップ素子にはインダクタパターン及び積層された導電体パターンが形成され、インダクタ及びキャパシタを含むφ状のフィルタを製造することが可能である。そして、入出力端におけるキャパシタンス値が異なるため、ローパスフィルタとして用いられる場合、前記２つのキャパシタンス値により前記素子の自己共振周波数が２回隣り合うように現れる。これにより、高周波ノイズが除去可能な周波数領域が広くなる。

一方、以上のインダクタ結合チップ素子において、インダクタパターンはＡｇ、Ｐｔ、Ｐｄなどの金属製であるが、Ｎｉ−Ｃｒ、ＲｕＯ２などの抵抗性の材料から形成されても良い。

［実施の形態８］
図１９は、それぞれの単位素子に対するインダクタパターンがそれぞれのシート上に形成される単一チップ内に４個の単位素子を形成するこの実施の形態８によるインダクタ複合積層チップの製造工程を示す。

この実施の形態は、複数の単位素子が一つのチップ素子内に一体に形成されるときに好適に用いられる。４個の単位素子に対する導電体パターンが形成された第１ないし第３のシート８０１〜８０３を実施の形態７の方法と同様にして製造する。

第１ないし第３のシート８０１〜８０３の積層体上に積層されるインダクタシートは、前記実施の形態７に述べたように、フェライト製のシート上にインダクタパターンを形成することで得られる。単一チップ素子の２点鎖線により区分されている単位素子のうち、第１の単位素子に対する蛇行形状インダクタパターン８５０ａが単位素子の境界を越えて第１のインダクタシート８４０ａ上に形成される。但し、前記インダクタパターン８５０ａの両対向端部は第１の単位素子の両対向端部に位置する。この方法と同様にして、第２ないし第４の単位素子に対する第２ないし第４の蛇行形状のインダクタパターン８５０ｂ〜８５０ｄが第２ないし第４のインダクタ用のシート８４０ｂ〜８４０ｄ上に形成される。このとき、インダクタパターン８５０ａ〜８５０ｄと外部端子との接続を確実にするために、前記インダクタパターン８５０ａ〜８５０ｄを形成する前に、金属パッド（図示せず）が第１及び第２の外部端子に接続される前記インダクタパターン８５０ａ〜８５０ｄのそれぞれの両端部に対応する位置に形成されても良い。

この実施の形態による積層チップ素子は、図１９Ａに示すように、下部に第１ないし第３のシート８０１〜８０３を積層させ、その上にインダクタ用のシート８４０ａ〜８４０ｄを積層した後、積層されたシートの最上部にはダミーシート８００を積層する。

このようにして積層された積層体は、前記実施の形態の方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップが完成される。

このようにして製造されたインダクタ複合積層チップは、実施の形態７と同じ導電体パターンが形成され、前記各単位素子に対応して蛇行形状のインダクタパターン８５０ａ〜８５０ｄが形成され、インダクタパターンはそれぞれ入出力端子に接続される。すなわち、この実施の形態の積層チップ素子は実施の形態７とほとんど同じ構造を有するが、図１９に示すように、４個の単位素子が一つのチップに製造されるときに、単位素子にそれぞれ対応するインダクタパターン８５０ａ〜８５０ｄが形成された４個のインダクタ用のシート８４０ａ〜８４０ｄが積層される点で相違点がある。このため、それぞれのインダクタパターンが１枚のシート上に形成されるため、この実施の形態の積層チップ素子はインダクタンス値を高めることができる。所望のインダクタンス値を有するインダクタパターンを大面積のインダクタシート上に容易に形成することができる。

また、この実施の形態においては、１枚のインダクタ用のシートに一つのインダクタパターンを形成することを例にとって説明しているが、必要に応じては、１枚のインダクタ用のシートに１以上のインダクタパターンを形成してもよいし、インダクタ用のシートを導電体パターンが形成されたシート積層体の上部及び／または下部に積層しても良い。

以上においてはインダクタパターンを蛇行形状にして製造しているが、インダクタパターンは螺旋形状、直線状など種々の形状に変形可能である。

この実施の形態においては、抵抗体パターンの代わりにインダクタパターンがダミーシート上に形成された以外は、実施の形態３の素子と同じ導電性パターンを有する素子が説明されたが、この実施の形態の方法と同様にして実施の形態１ないし実施の形態６の積層シート上に、抵抗体パターンの代わりにインダクタパターンを形成しても良い。

［実施の形態９］

図２０は、複数のインダクタ用のシートに貫通孔を用いてインダクタパターンを形成した場合であって、単一チップ内に４個の単位素子が形成されたこの実施の形態９によるインダクタ複合積層チップの製造工程を示す。

先ず、上述した実施の形態８の方法と同様にして、インダクタシートが積層される第１ないし第３のシート９０１〜９０３を製造する。

前記実施の形態７の方法と同様にしてインダクタ用のシートを製造し、シート上にインダクタパターンを形成する。すなわち、第１のインダクタシート９４０ａ上に所定の形状、例えば「Ｕ」字状のインダクタパターン９５０ａを形成し、インダクタパターン９５０ａの一端部が第１の外部端子と接続されるようにシートの縁部まで延在し、インダクタパターン９５０ａの他端部に第１のシートを貫通する貫通孔を形成してインダクタ用のシート９４０ａを製造する。第１のインダクタ用のシート９４０ａと同様に、インダクタパターン９５０ｂがシート上に所定の形状に形成され、インダクタパターン９５０ｂの一端部が前記第１の外部端子と対向する第２の外部端子に接続されるように前記シートの他縁部に延在し、インダクタパターン９５０ｂの他端部にシートを貫通する貫通孔を形成して第２のインダクタ用のシート９４０ｂを製造する。次いで、シート上に所定の形状のインダクタパターン９５０ｃを形成し、インダクタパターンの両端部にシートを貫通する貫通孔を形成して第３のインダクタ用のシート９４０ｃを製造する。第３のインダクタ用のシート９４０ｃの両貫通孔は、第１及び第２のインダクタ用のシート９４０ａ、９４０ｂに形成された貫通孔とそれぞれ対応づけられて位置する。前記インダクタパターン９５０ａ〜９５０ｃを互いに接続するために、各インダクタ用のシートの貫通孔は導電体により充填される。このとき、前記インダクタパターン９５０ａ、９５０ｂと外部端子との接続を確実にするために、前記インダクタパターン９５０ａ、９５０ｂを形成する前に、金属パッド（図示せず）が第１及び第２の外部端子に接続される前記インダクタパターン９５０ａ、９５０ｂの一端部にそれぞれ対応づけられて形成されても良い。

実際に、先ず、成形シートに貫通孔を形成した後、導電体ペーストを用いてシート上にインダクタパターンを印刷するとき、貫通孔も導電体ペーストにより同時に充填することができる。

この実施の形態による積層チップ素子において、図２０Ａに示すように、第１ないし第３のシート９０１〜９０３を積層させ、第１ないし第３のインダクタ用のシート９４０ａ〜９４０ｃが第１のインダクタ用のシート９４０ａ、第３のインダクタ用のシート９４０ｃ及び第２のインダクタ用のシート９４０ｂがこの順番で第１ないし第３のシート９０１〜９０３上に積層され、積層されたシートの上部にはダミーシート９００を積層する。このようにして第１ないし第３のインダクタ用のシート９４０ａ〜９４０ｃが積層されるとき、各層の貫通孔とその内に充填される導電体により、隣り合うインダクタ用のシートのインダクタパターンが接続される。

このようにして積層された積層体は、上述した実施の形態の方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップが完成される。

入力及び出力端子として外部端子に一端部がそれぞれ接続される第１及び第２のインダクタ用のシート９４０ａ、９４０ｂの間には、第３のインダクタ用のシート９４０ｃを複数積層することができる。この実施の形態においては、第３のインダクタ用のシート９４０ｃの積層数を変えることにより、各種のインダクタンス値を容易に得ることができる。

以上においてはインダクタパターンを巻線状にして製造しているが、インダクタパターンは、図２１の分解斜視図に示すように、直線状など種々の形状に変形可能である。例えば、図２１は、インダクタパターンを直線状に単純化させて実施の形態９による積層チップ素子を変形した例の分解斜視図である。このような積層チップ素子は一層単純に製造されても良い。

この実施の形態においては、抵抗体パターンの代わりにインダクタパターンがダミーシート上に形成されている以外は、実施の形態３の素子と同じ導電性パターンを有する素子が説明されたが、この実施の形態の方法と同様にして、実施の形態１ないし実施の形態６の積層シート上に、抵抗体パターンの代わりにインダクタパターンを形成しても良い。

［実施の形態１０］
図２２ないし図２４は、本発明の実施の形態１０による積層チップ素子を説明するための図である。

この実施の形態による積層チップ素子の製造工程を示す図２２を参照すると、前記積層チップ素子は、複数の素子、例えば、４個の単位素子が一つのチップとして製造されている。

先ず、所望の素子用の成形シートを実施の形態１の方法と同様にして得る。特に、フェライトグリーンシートがこの実施の形態において成形シートとして用いられる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、図２２Ａに示すように、第１の領域ないし第３の領域１０１０ａ１〜１０１０ａ３よりなる第１の導電体パターン１０１０ａが第１の単位素子用の第１のシート上に形成される。前記第１の領域及び第３の領域１０１０ａ１、１０１０ａ３は前記シートの両対向端部の方向に互いに離隔され、前記第２の領域１０１０ａ２は前記第１及び第３の領域１０１０ａ１、１０１０ａ３を互いに接続させる。前記第２の領域１０１０ａ２は第１の導電体パターン１０１０ａが所定のインダクタンス値を有するように、単位素子の境界を越えて「Ｕ」字状などの所定の形状に形成される。前記第１のシート１００１ａの両対向端部と交差する方向に第２の導電体パターン１０１１を形成して第２のシート１００２を製造する。このとき、一対の第１及び第２のシート１００１ａ、１００２の積層により一つの素子が製造される。

それぞれ別々の４個の単位素子を単一チップ素子内に形成するために、第１のシート１００１ａの方法と同様にして、それぞれの成形シート上に第１の導電体パターン１０１０ｂ〜１０１０ｄを形成し、第２ないし第４の単位ユニットに対する追加の第１のシート１００１ｂ〜１００１ｄを製造する。しかしながら、第１の導電体パターン１０１０ａ〜１０１０ｄの第１及び第３の領域はそれぞれ該当単位ユニットの境界内に位置する。すなわち、第１の導電体パターン１０１０ａ〜１０１０ｄの各対の第１及び第３の領域は、対応する第１及び第２の外部端子１０３０及び１０３１に接続されるために、第１のシートの前記両対向端部を横切る方向に互いに離隔される。

この実施の形態による積層チップ素子は、図２２Ａに示すように、第２のシート１００２の間に第１のシート１００１ａ〜１００１ｄが積層されるように第１のシート１００１ａ〜１００１ｄ及び第２のシート１００２を積層させ、積層されたシートの最上部には、導電体パターンの保護のためのダミーシート１０００を積層する。このとき、ダミーシート１０００を積層する代わりに、積層されたシートの最上部に絶縁層を形成しても良い。

このようにして積層されたシートは、実施の形態１における方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップ素子が完成される。

これにより、図２２Ｃに示すように、入力及び出力端子としての第１及び第２の外部端子１０３０、１０３１と、共通端子（接地電極）としての第３の外部端子１０３２との４対を積層体上に形成する。各単位素子に対する第１の導電体パターン１０１０ａ〜１０１０ｄの第１及び第３の領域は、各素子に対応するそれぞれの入出力信号端子としての第１及び第２の外部端子１０３０、１０３１に接続され、第２の導電体パターン１０１１の両端部は共通端子としての第３の外部端子に接続される。これとは異なり、共通端子は、第２の導電体パターン１０１１の一端部に接続されても良い。該当外部端子に接続されていない導電体パターンの部分は、該当シート上において、シートの縁部と離れて形成されても良い。

結果的に、上述した４個の単位素子が一体に形成されたこの実施の形態の積層チップ素子は、それぞれの素子に対応する第１のシートが第２のシートの間に積層されている態様を取る。それぞれの相異なる第１のシートに各単位素子の第１の導電体パターン１０１０ａ〜１０１０ｄが形成され、第１の導電体パターン１０１０ａ〜１０１０ｄのそれぞれは、単位素子の境界を越えて長尺状に形成されても良い。それぞれの素子が長尺状の導電体パターンを有するとしても、本発明によるチップ素子は小型のものに製作可能である。

前記図２２に示す素子は、第１の導電体パターン１０１０ａ〜１０１０ｄのそれぞれが２つの第２の導電体パターン１０１１の間に積層されている構造を有する。このように、図２２に示すような構造を有する積層チップ素子の一対の第１及び第２のシートによる単位素子の等価回路図は、図２３に示してある。同回路図において、第１の導電体パターン１０１０ａの第１及び第３の領域の各一端部に接続されている第１及び第２の外部端子１０３０、１０３１は、入出力端子ａ及びｂであり、第２の導電体パターン１０１１の両対向端部に接続されている第３の外部端子１０３２は、共通端子（接地電極）である。

これと同様に、図２２に示すような方法により製造されたチップ素子は、信号線に直列にインダクタンス成分を与えるために信号線が長くなるように、第１の導電体パターンを長尺状に設計した構造を有する。信号線と接地線との間の一部に同方向の電流が長く生成され、図２４に示すように、この実施の形態のチップ素子の共振周波数ＦＴ０は、図３５に示すように、通常のフィードスルー型の共振周波数ＦＴよりも低くなる。この実施の形態の積層チップ素子は信号線の等価インダクタンスが増大するという効果があり、挿入損失の絶対値がさらに大きくなってノイズの除去機能が向上する。

［実施の形態１１］
図２５ないし図２８に示す実施の形態１１は、共通端子として用いられる導電体パターンの形状を変えて、入出力端に流れる電流の方向に応じて等価インダクタンスの値を変化可能な積層チップ素子に関する。

図２５は、４個の単位素子が一つのチップとして製造されているこの実施の形態による積層チップ素子の製造工程を示す製造工程図である。

所望の素子用の成形シートは、実施の形態１の方法と同様にして得られる。特に、フェライトグリーンシートがこの実施の形態において成形シートとして用いられる。

このようにして得られたシート上に予め設計された内部電極パターンのスクリーンを用いたスクリーン印刷などの方法によりＡｇ、Ｐｔ、Ｐｄなどの導電性ペーストを印刷して導電体パターンを形成する。すなわち、シートの両対向端部の方向に第１の導電体パターン１１１０が形成された第１のシート１１０１と、第１の導電体パターン１１１０と同じ方向であり、シートの両端部と離れて第２の導電体パターン１１１１が形成された第２のシート１１０２と、を製造する。第１の導電体パターン１１１０の両端部は入出力端子としての第１及び第２の外部端子１１３０、１１３１と接続されるように第１のシート１１０１の両縁部まで延在し、第２の導電体パターン１１１１の一端部は１箇所または２箇所において共通端子と接続されるように延在する。該当外部端子に接続されていない導電体パターンの部分は、シートの縁部まで延在しないこともある。

それぞれのシート上に複数の第１及び第２の導電体パターン１１１０、１１１１の対を並列に形成して、複数、例えば、４個の単位素子を単一チップとして製造するとき、それぞれの第１の導電体パターン１１１０は２点鎖線により区分されているそれぞれ別々の１単位素子（点線にて図示）を形成するが、第２の導電体パターン１１１１のそれぞれの一端部は互いに接続されて共通電極に接続されることが好ましい。このために、図２５Ａに示すように、それぞれが第１の導電体パターン１１１０と同じ方向に形成された第２の導電体パターン１１１１は、これらの一端部が互いに接続され、最外側に配置されている２つの第２の導電体パターン１１１１は、第３の外部端子１１３２に接続されるように延在する。これとは異なり、最外側に配置されている２つの第２の導電体パターン１１１１のうちいずれか一方が第３の外部端子１１３２に接続されるように延在しても良い。

２枚の第１のシート１１０１と２枚の第２のシート１１０２とを互いに積層し、その上にダミーシート１１００を積層する。この実施の形態においては、２枚の第１のシートと２枚の第２のシートとを交互に積層しているが、第１のシートと第２のシートとの積層数はこれに限定されない。このようにして積層されたシートは、実施の形態１の方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップ素子が完成される。

図２６は、この実施の形態による積層チップ素子の単位素子の等価回路図である。同図において、第１の導電体パターン１１１０の両端部に接続されている第１及び第２の外部端子１１３０、１１３１は、入出力端子ａ及びｂであり、第２の導電体パターン１１１１の両端部に接続されている第３の外部端子１１３２は、共通端子（接地電極）である。

この実施の形態１１による積層チップ素子の作動を説明する図２７から、積層チップ素子の第１及び第２の外部端子に流れる電流の方向によって等価インダクタンス値がどのように変化するかが分かる。信号線として用いられる第１の導電体パターン１１１０に、図２７Ａに示すように電圧を印加すると、左下に電流ｉ１が流れ、図２７Ｂに示すように電圧を印加すると、右上に電流ｉ３が流れる。接地線としての第２の導電体パターン１１１１の一端部は共通端子に接続されているため、電流ｉ２、ｉ４は、図２７Ａ及び図２７Ｂの両方ともに、第２の導電体パターン１１１１において常に左下に流れる。このため、図２７Ａに示す積層チップ素子の等価インダクタンスは、信号線と接地線とを流れる電流ｉ１、ｉ２の方向が同じくなるために最大となり、これとは逆に、図２７Ｂに示す積層チップ素子の等価インダクタンスは、信号線と接地線とを流れる電流ｉ３、ｉ４の方向が互いに反対となるため、積層チップ素子の等価インダクタンスは最小となる。

また、図示はしていないが、前記２枚の第１のシート１１０１の間に２枚の第２のシート１１０２を積層すると、高周波ノイズ信号を流すための経路が広がるため、挿入損失特性が良くなる。

図２８は、従来の技術による積層チップ素子と、本発明の実施の形態１１による積層チップ素子の周波数特性を示すグラフである。上述したように、この実施の形態の積層チップ素子は、信号線に流れる電流の方向によって等価インダクタンスが変化する。すなわち、図２６の最左側の単位素子の等価インダクタンスは最大となるため、前記最左側の単位素子の共振周波数ＴＦ１は、従来通常のフィードスルー型素子の共振周波数ＦＴよりも低い。他方、図２６の最右側の単位素子の等価インダクタンスは最小となるため、前記最右側の単位素子の共振周波数ＴＦ２は、従来通常のフィードスルー型素子の共振周波数ＦＴよりも高い。このため、素子の方向性、すなわち、信号の入出力信号の方向は、素子の外部表面に表示する必要がある。

このように、この実施の形態による積層チップ素子は、第１及び第２の外部端子を流れる電流の方向によって素子内のインダクタンス量を制御することができ、所望の周波数特性の素子を得ることができる。

［実施の形態１２］
図２９ないし図３１に示すこの実施の形態１２は前記実施の形態１１の変形例であり、高い挿入損失を保持するが、回路のノイズ成分の周波数範囲が低い場合に応用可能な積層チップ素子に関する。

実施の形態１２は、第２の導電体パターン１２１１を除いては、実施の形態１１と同じ構成を有する。すなわち、第１の導電体パターン１２１０は第１のシート１２０１上に形成され、前記第１のシート１２０１の両対向縁部の方向に延在する。第２の導電体パターン１２１１は第１の導電体パターン１２１０と同じ方向に第２のシート１２０２上に形成され、共通端子としての第３の外部端子１２３１が第２の導電体パターン１２１１の中心部と接続されるように形成される。第２の導電体パターン１２１１の中心部の対向する２部分が第３の外部端子１２３１に接続されるように延在する。これとは異なり、第２の導電体パターン１２１１の中心部の一部が第３の外部端子１２３１に接続されるように延在しても良い。特に、図２９Ａに示すように、複数の単位素子が並列に配置されて一つの単一チップ素子として一体に形成される場合、第２の導電体パターン１２１１のそれぞれは十字（＋）状をなして、中心部と第３の外部端子１２３１において互いに接続されている。該当外部端子に接続されていない導電体パターンの部分は、シートの縁部に延在しないこともある。

前記第１及び第２のシート１２０１、１２０２とダミーシート１２００は、前記実施の形態１１の方法と同様にして積層される。このようにして積層されたシートは、実施の形態１の方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップ素子が完成される。

図３０に基づき、この実施の形態１２による積層チップ素子の作動を説明する。図３０に示すように、第１の導電体パターン１２１０において左下に電流ｉが流れるように、信号線として用いられる第１の導電体パターン１２１０のいずれかの両対向端部に接続されている前記第１及び第２の外部端子に電圧を印加する。接地線としての第２の導電体パターン１２１１は、中心が接地端子、すなわち、共通端子に接続されているため、第２の導電体パターン１２１１の中心に向かって電流ｉａ、ｉｂが流れる。このため、電流ｉａが流れる部分は、信号線と接地線との電流ｉａ、ｉｂの方向が同じであるため、等価インダクタンスが最大となり、電流ｉｂが流れる部分は、信号線と接地線との電流ｉａ、ｉｂの方向が互いに反対となるため、等価インダクタンスは最小となってこれらは打ち消され、その結果、第２の導電体パターンを互いに接続する部分と、最外側の２つの第２の導電体パターンを第３の外部端子に接続するための部分とにより構成される第２の導電体パターン１２１１の中心線のインダクタンスだけが存在することになる。

また、図示はしていないが、前記２枚の第１のシート１２０１の間に多数の第２のシート１２０２を積層すると、高周波ノイズ信号を流すための経路が広がるため、挿入損失特性が良くなる。

図３１は、従来の技術による積層チップ素子と、本発明の実施の形態１２による積層チップ素子の周波数特性を示すグラフである。図３１に示すように、実施の形態１２による積層チップ素子の共振周波数ＦＴ３は、従来通常のフィードスルー型素子の共振周波数ＦＴよりも低くなる。これは、通常のフィードスルー型素子の場合、信号線と接地線が９０°にて交差して等価インダクタンスがほとんど無くなるのに対し、上述した図２９の素子は、第２の導電体パターン１２１１の中心線のインダクタンスは残留するためである。このため、実施の形態１２による積層チップ素子は、ノイズ除去特性、挿入損失などを従来のフィードスルー型素子のレベルに保持するが、回路のノイズ成分の周波数範囲が低い場合に好適に用いられる。

この実施の形態においては、第２の導電体パターン１２１１の中心部が共通端子に接続されているが、素子が所望の周波数の特性を有するように、第２の導電体パターン１２１１の両端部間の別の適正位置において共通端子と接続させても良い。

［実施の形態１３］
図３２ないし図３４に示すこの実施の形態１３は前記実施の形態１１及び実施の形態１２の変形例であって、挿入損失などのノイズ除去特性を保持するが、低い共振周波数を有する積層チップ素子に関する。すなわち、この実施の形態１３は、上述した特性を有するように増大された等価インダクタンスを有する積層チップ素子に関する。このために、共通端子に接続されている導電体パターンを変形して入出力端に流れる電流の方向によらずに、接地線に流れる電流の方向を入出力端に流れる電流の方向と同じにすることができる。

実施の形態１３は、第２の導電体パターン１３１１を除いては、実施の形態１１及び１２と同じ構成を有する。

図３２Ａに示すように、第１の導電体パターン１３１０は第１のシート１３０１上に形成され、前記第１のシート１３０１の両対向縁部の方向に延在する。第２の導電体パターン１３１１は第１の導電体パターン１３１０と同じ方向に第２のシート１３０２上に形成される。また、第２の導電体パターン１３１１は前記第２の導電体パターン１３１１の両対向端部が共通端子としての第３の外部端子１３３２に接続されるように延在する。複数の単位素子、例えば、４個の単位素子が並列に積層チップ素子内に一体に形成されるとき、最外側の２つの第２の導電体パターン１３１１の両対向端部は第３の外部端子１３３２に接続されるように第２のシート１３０２の対向縁部に延在し、残りの第２の導電体パターンの端部は隣り合う第２の導電体パターンの対向端部と一対一にて接続される。該当外部端子に接続されていない導電体パターンの部分は、シートの縁部まで延在しないこともある。

前記第１及び第２のシート１３０１、１３０２とダミーシート１３００は、実施の形態１１及び実施の形態１２の方法と同様にして積層される。このようにして積層されたシートは、実施の形態１の方法と同様にして圧着され、切断され、べークアウトされ、焼成され、外部電極が形成されて積層チップ素子が完成される。

図３３に基づき、この実施の形態１３による積層チップ素子の作動を説明する。図３３に示すように、第１の導電体パターン１３１０に左下に電流ｉが流れるように、信号線として用いられる第１の導電体パターン１３１０のいずれかの両対向端部に接続されている前記第１及び第２の外部端子に電圧を印加する。このとき、第１の導電体パターン１３１０の周りには磁場が形成され、第１の導電体パターン１３１０の上下にある第２の導電体パターン１３１１に前記電流ｉと同じ方向の電流ｉｉが流れるように誘導する。このため、電流ｉと電流ｉｉの方向が同じであるため、等価インダクタンスは最大となる。従来の技術による積層チップ素子と、本発明の実施の形態１３による積層チップ素子との周波数特性を示す図３４を参照すると、実施の形態１３による積層チップ素子の共振周波数ＦＴ４は、従来通常のフィードスルー型素子の共振周波数ＦＴよりも共振点が低くなる。これにより、この実施の形態１３による積層チップ素子は、ノイズ除去特性、挿入損失などを従来のフィードスルー型素子のレベルに保持するが、回路のノイズ成分の周波数範囲が低い場合に好適に用いられる。

また、図示はしていないが、前記２枚の第１のシート１３０１の間に複数の第２のシート１３０２を積層すると、高周波ノイズ信号を流すための経路が広がるため、挿入損失特性が良くなる。

上述した実施の形態１ないし実施の形態１３において、前記成形シートはバリスタシートであってもよい。導電体パターンの一部がＮｉ−Ｃｒ、ＲｕＯ２などの抵抗性ペーストを印刷して形成される場合は、積層チップ素子は抵抗とバリスタが組み合わせられた抵抗−バリスタの積層チップ素子となる。このため、異常電圧が回路内に印加されたとき、電流が直ちに共通端子に抜け出て、素子を異常電圧の状態から保護可能になる。また、導電体パターンの一部が導電性を増大させるためのＡｇ、Ｐｔ、Ｐｄなどの金属材、または導電性を低減するためのＮｉ−Ｃｒ、ＲｕＯ２などの抵抗材から形成可能であるため、回路のインピーダンス整合を自由にできる。これとは異なり、前記導電性パターンまたは抵抗性パターンがＰＴＣサーミスターシートまたはＮＴＣサーミスターシート上に形成される場合、前記積層チップは抵抗−サーミスター積層チップとなり、過電流や急激な温度変化の際に素子を保護することになる。

上述したような構成を有する本発明の積層チップ素子は、キャパシタンス、抵抗値及び／またはインダクタンス値を所望の値に調節することができ、ノイズ除去、挿入損失などの周波数特性を高めることができる。また、本発明の積層チップ素子は、半導体集積回路などの主要電子部品を過電圧及び静電気から有効に保護することができる。

さらに、本発明は、別途の追加工程無しに、抵抗またはインダクタが組み合わせられた積層チップ素子を小型軽量に製造することができる。また、本発明の積層チップ素子は別途の工程を追加することなく、単純工程により製造可能であり、工程コストを節減することができる。

本発明の範囲は上述した実施の形態に限定されるものではなく、特許請求の範囲により定められる。本発明は、特許請求の範囲により定められる発明の範囲内において種々に変更及び修正可能であることが、この技術分野における通常の知識を有する者にとって自明である。よって、本発明の範囲は特許請求の範囲に記載の技術的な思想によって定まるべきである。

本発明には、２００３年７月３０日付けの大韓民国特許出願番号第１０−２００３−００５２５６１号及び第１０−２００３−００５２５６２号に関する内容が取り込まれている。

図１は、本発明の実施の形態１による積層チップ素子の製造工程図。 図２は、本発明の実施の形態１による積層チップ素子の断面図。 図３は、本発明の実施の形態１による積層チップ素子の等価回路図。 図４は、本発明の実施の形態１による積層チップ素子の周波数特性を示すグラフ。 図５は、本発明の実施の形態２による積層チップ素子の製造工程図。 図６は、本発明の実施の形態２による積層チップ素子の断面図。 図７は、本発明の実施の形態３による積層チップ素子の製造工程図。 図８は、本発明の実施の形態４による積層チップ素子の製造工程図。 図９は、本発明の実施の形態４による積層チップ素子の断面図。 図１０は、本発明の実施の形態５による積層チップ素子の製造工程図。 図１１は、本発明の実施の形態５による積層チップ素子の周波数特性を示すグラフ。 図１２は、本発明の実施の形態６による積層チップ素子の製造工程図。 図１３は、本発明の実施の形態６による積層チップ素子の等価回路図。 図１４は、本発明の実施の形態７による積層チップ素子の製造工程図。 図１５は、本発明の実施の形態７による積層チップ素子の平面図。 図１６は、本発明の実施の形態７による積層チップ素子の等価回路図。 図１７は、本発明の実施の形態７の変形による積層チップ素子の斜視図。 図１８は、本発明の実施の形態７の他の変形による積層チップ素子の斜視図。 図１９は、本発明の実施の形態８による積層チップ素子の製造工程図。 図２０は、本発明の実施の形態９による積層チップ素子の製造工程図。 図２１は、本発明の実施の形態９の変形による積層チップ素子の分解斜視図。 図２２は、本発明の実施の形態１０による積層チップ素子の製造工程図。 図２３は、本発明の実施の形態１０による積層チップ素子の等価回路図。 図２４は、従来の技術による積層チップ素子と、本発明の実施の形態１０による積層チップ素子との周波数特性を示すグラフ。 図２５は、本発明の実施の形態１１による積層チップ素子の製造工程図。 図２６は、本発明の実施の形態１１による積層チップ素子の等価回路図。 図２７は、本発明の実施の形態１１による積層チップ素子の作動を説明する図。 図２８は、従来の技術による積層チップ素子と、本発明の実施の形態１１による積層チップ素子との周波数特性を示すグラフ。 図２９は、本発明の実施の形態１２による積層チップ素子の製造工程図。 図３０は、本発明の実施の形態１２による積層チップ素子の作動を説明する図。 図３１は、従来の技術による積層チップ素子と、本発明の実施の形態１２による積層チップ素子との周波数特性を示すグラフ。 図３２は、本発明の実施の形態１３による積層チップ素子の製造工程図。 図３３は、本発明の実施の形態１３による積層チップ素子の作動を説明する図。 図３４は、従来の技術による積層チップ素子と、本発明の実施の形態１３による積層チップ素子との周波数特性を示すグラフ。 図３５は、従来の技術による積層チップ素子の製造工程図。 図３６は、従来の技術による積層チップ素子の断面図。 図３７は、従来の技術による積層チップ素子の平面図。 図３８は、従来の技術による積層チップ素子の等価回路図。 図３９は、従来の技術による積層チップ素子の周波数特性を示すグラフ。

Claims (52)

1. 両端部の方向にそれぞれ離れた第１及び第２の導電体パターンが形成された少なくとも１枚の第１のシートと、
   前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、
   前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層されていることを特徴とする積層チップ素子。
2. 前記第１のシート及び第２のシートは、交互に積層されていることを特徴とする請求項１に記載の積層チップ素子。
3. 両端部の方向にそれぞれ離れた第１及び第２の導電体パターンが形成された少なくとも１枚の第１のシートと、
   互いに離隔され、前記両端部の方向と交差する方向に形成された第１の領域及び第２の領域により構成された第３の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、
   前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの第１及び第２の領域の対向するそれぞれの一端部は第３及び第４の外部端子にそれぞれ接続され、前記第１のシート及び第２のシートは積層されていることを特徴とする積層チップ素子。
4. 前記第１のシート及び第２のシートは、交互に積層されていることを特徴とする請求項３に記載の積層チップ素子。
5. 両端部の方向に第１の導電体パターンが形成された少なくとも１枚の第１のシートと、
   第２の導電体パターンが前記第１の導電体パターンと同じ方向に形成された少なくとも１枚の第２のシートと、
   前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートと、を含み、
   前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの少なくとも一端部は第３の外部端子に接続され、第１ないし第３のシートは積層されていることを特徴とする積層チップ素子。
6. 前記第１ないし第３のシートは、１以上の第３のシートが前記第１のシートと第２のシートとの間に挿置されるように積層されていることを特徴とする請求項５に記載の積層チップ素子。
7. 第１の導電体パターンが両端部の方向に形成された少なくとも１枚の第１のシートと、
   前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、
   前記第１のシートの前記両端部の方向と交差する方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートと、
   前記第３の導電体パターンと同じ方向に第４の導電体パターンが形成された少なくとも１枚の第４のシートと、を含み、
   前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３及び第４の導電体パターンのそれぞれの一端部は第３及び第４の外部端子にそれぞれ接続され、前記第１ないし第４のシートは積層されていることを特徴とする積層チップ素子。
8. 前記第３及び第４のシートは、前記第１のシートと第２のシートとの間に挿置されていることを特徴とする請求項７に記載の積層チップ素子。
9. 両端部の方向に第１の導電体パターンが形成された少なくとも１枚の第１のシートと、
   前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、
   前記第１の導電体パターンと同じ方向に第３の導電体パターンが形成された少なくとも１枚の第３のシートを含み、
   前記第１及び第２の導電体パターンのそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の導電体パターンの一端部は第３の外部端子に接続され、前記第１ないし第３のシートは積層されていることを特徴とする積層チップ素子。
10. 前記第３のシートが２枚の第１のシートの間に挿置されている第１の積層体と、前記第３のシートが２枚の第２のシートの間に挿置されている第２の積層体と、が互いに積層されていることを特徴とする請求項９に記載の積層チップ素子。
11. １以上の第３のシートが前記第１のシートと第２のシートとの間に挿置されていることを特徴とする請求項９に記載の積層チップ素子。
12. 両端部の方向にそれぞれ離れて形成された第１及び第２の領域と、これらの領域と離間され、前記両端部の方向と交差する方向に形成された第３の領域とにより構成された第１の導電体パターンが形成された少なくとも１枚の第１のシートと、
    前記第１及び第３の領域の一部と重なる第４の領域と、前記第２及び第３の領域の一部と重なる第５の領域とにより構成された第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、
    前記第１及び第２の領域のそれぞれの一端部は第１及び第２の外部端子にそれぞれ接続され、前記第３の領域の少なくとも一端部は第３の外部端子に接続され、前記第１のシート及び第２のシートは積層されていることを特徴とする積層チップ素子。
13. 前記第１のシート及び第２のシートは、交互に積層されていることを特徴とする請求項１２に記載の積層チップ素子。
14. 前記導電体パターンの間において重なり合う領域の面積がそれぞれ異なることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
15. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
16. 前記積層チップ素子の上に抵抗体パターンが形成され、前記抵抗体パターンの両端部は第１及び第２の外部端子とそれぞれ接続されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
17. 互いに離隔された２枚の金属パッドが形成され、前記抵抗体パターンは、前記金属パッドを互いに接続するように形成されていることを特徴とする請求項１６に記載の積層チップ素子。
18. 抵抗パターンが形成された抵抗用のシートを少なくとも１枚さらに含み、前記抵抗用のシートはさらに積層されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
19. 前記積層されたシートの最上部層には、絶縁パターンまたは絶縁層が形成されていることを特徴とする請求項１６に記載の積層チップ素子。
20. 前記抵抗体パターンは、Ｎｉ−Ｃｒ、ＲｕＯ２などの抵抗体パターンを含むことを特徴とする請求項１６に記載の積層チップ素子。
21. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されていることを特徴とする請求項１６に記載の積層チップ素子。
22. 積層チップ素子上にインダクタパターンが形成され、前記インダクタパターンの両端部は第１及び第２の外部端子とそれぞれ接続されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
23. 互いに離隔された２枚の金属パッドを含み、前記インダクタパターンは前記金属パッドを接続するように形成されていることを特徴とする請求項２２に記載の積層チップ素子。
24. 前記積層されたシートの最上部層には、絶縁パターンまたは絶縁層が形成されていることを特徴とする請求項２２に記載の積層チップ素子。
25. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されていることを特徴とする請求項２２に記載の積層チップ素子。
26. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されている積層チップ素子において、
    積層チップ素子の上部面にはある一部の前記複数の積層チップ素子に対するインダクタパターンが形成され、積層チップ素子の下部面には残りの前記複数の積層チップ素子に対するインダクタパターンが形成され、
    前記インダクタパターンのそれぞれの両端部は、対応する第１及び第２の外部端子にそれぞれ接続されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
27. 前記インダクタパターンは螺旋状のパターンであり、前記螺旋状のパターンを横切る半径方向に絶縁架橋部が形成され、前記絶縁架橋部の上にはインダクタパターンの中心側の端部を外側に延在させるための架橋パターンが形成されていることを特徴とする請求項２２に記載の積層チップ素子。
28. 積層チップ素子上にフェライト層が形成され、前記フェライト層上に前記インダクタパターンが形成されていることを特徴とする請求項２２に記載の積層チップ素子。
29. 前記インダクタパターンは、Ａｇ、Ｐｔ、Ｐｄなどの金属を含むことを特徴とする請求項２２に記載の積層チップ素子。
30. 前記インダクタパターンは、Ｎｉ−Ｃｒ、ＲｕＯ２などの抵抗体を含むことを特徴とする請求項２２に記載の積層チップ素子。
31. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されている積層チップ素子において、
    それぞれに少なくとも１枚のインダクタパターンが形成された複数のインダクタ用のシートがさらに積層され、
    前記インダクタパターンのそれぞれの両端部は、対応する第１及び第２の外部端子にそれぞれ接続されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
32. 前記インダクタパターンは、蛇行形状をなすことを特徴とする請求項３１に記載の積層チップ素子。
33. それぞれに一つのインダクタパターンが形成された複数のインダクタ用のシートがさらに積層され、前記インダクタパターンはインダクタ用のシートに形成された貫通孔を介して互いに直列に接続され、前記接続されたインダクタパターンの両端部は前記第１及び第２の外部端子にそれぞれ接続されていることを特徴とする請求項１ないし１３のいずれかに記載の積層チップ素子。
34. 前記複数のインダクタ用のシートには所定の形状の第１のインダクタパターンが形成され、第１のインダクタパターンの一端部に貫通孔が形成され、第１のインダクタパターンの他端部はシートの縁部まで延在している第１のインダクタ用のシートと、
    所定の形状の第２のインダクタパターンが形成され、第１のインダクタパターンの貫通孔と対向する位置の第２のインダクタパターンの一端部に貫通孔が形成され、第２のインダクタパターンの他端部はシートの縁部まで延在している第２のインダクタ用のシートと、
    所定の形状の第３のインダクタパターンが形成され、第３のインダクタパターンの両端部に貫通孔が形成された少なくとも１枚の第３のインダクタ用のシートと、を含み、
    前記第１のインダクタ用のシートと第２のインダクタ用のシートとの間に第３のインダクタ用のシートが積層され、前記貫通孔は導電体により充填され、第１のインダクタパターンと第２のインダクタパターンの一端部は第１及び第２の外部端子と接続され、第３のインダクタパターンの両端部は第１及び第２のインダクタパターンの他端部と貫通孔を介して接続されていることを特徴とする請求項３３に記載の積層チップ素子。
35. 前記インダクタパターンは、前記第１及び第２の外部端子の方向に形成されていることを特徴とする請求項３３に記載の積層チップ素子。
36. 前記貫通孔は導電体により充填されて前記インダクタパターンを互いに接続することを特徴とする請求項３３に記載の積層チップ素子。
37. 複数の積層チップ素子が互いに平行に配置されてアレイ状に一体に製造されていることを特徴とする請求項３３に記載の積層チップ素子。
38. 両端部の方向に互いに離れて形成された第１及び第３の領域と、これらの第１及び第３の領域を接続し、所定のインダクタンス値を有するように形成された第２の領域とにより構成された第１の導電体パターンが形成された少なくとも１枚の第１のシートと、
    前記第１のシートの前記両端部の方向と交差する方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートと、を含み、
    前記第１の導電体パターンの第１及び第３の領域は第１及び第２の外部端子にそれぞれ接続され、前記第２の導電体パターンの少なくとも一端部は第３の外部端子に接続され、
    前記第１のシート及び第２のシートは積層されていることを特徴とする積層チップ素子。
39. 前記第１のシートと第２のシートは交互に積層され、前記それぞれの第１のシート上に形成された第１の導電体パターンの第１及び第３の領域はそれぞれ異なる第１及び第２の外部端子と接続されていることを特徴とする請求項３８に記載の積層チップ素子。
40. 第１の導電体パターンが両端部の方向に形成された少なくとも１枚の第１のシートと、
    前記第１の導電体パターンと同じ方向に第２の導電体パターンが形成された少なくとも１枚の第２のシートとを含み、
    前記第１の導電体パターンの両端部はそれぞれ第１及び第２の外部端子に接続され、前記第２の導電体パターンの端子接続部は第３の外部端子に接続され、
    前記第１のシート及び第２のシートは積層されていることを特徴とする積層チップ素子。
41. 前記端子接続部は、前記第２の導電体パターンの一端部であることを特徴とする請求項４０に記載の積層チップ素子。
42. 前記端子接続部は、前記第２の導電体パターンの中間部であることを特徴とする請求項４０に記載の積層チップ素子。
43. 前記端子接続部は、前記第２の導電体パターンの両端部であることを特徴とする請求項４０に記載の積層チップ素子。
44. 複数の前記第１及び第２の導電体パターンが該当シート上に互いに平行に形成されて複数の単位素子が一つの積層チップ素子として一体に製造され、
    第２の導電体パターンの最外側の２つの端子接続部は第３の外部端子に接続され、第２の導電体パターンの残りの端子接続部は隣り合う前記第２の導電体パターンの端子接続部と一対一に接続され、
    前記第１の導電体パターンのそれぞれの両端部は各単位素子の第１及び第２の外部端子にそれぞれ接続されていることを特徴とする請求項４０ないし４３のいずれかに記載の積層チップ素子。
45. 前記第２のシートの１以上は、２枚の第１のシートの間に挿置されていることを特徴とする請求項４０ないし４３のいずれかに記載の積層チップ素子。
46. 前記シートは、フェライトシートを含むことを特徴とする請求項３８ないし４３のいずれかに記載の積層チップ素子。
47. 前記シートは、セラミックシートを含むことを特徴とする請求項１ないし１３及び請求項３８ないし４３のいずれかに記載の積層チップ素子。
48. 前記シートは、バリスタシートを含むことを特徴とする請求項１ないし１３及び請求項３８ないし４３のいずれかに記載の積層チップ素子。
49. 前記シートは、ＰＴＣサーミスターシートを含むことを特徴とする請求項１ないし１３及び請求項３８ないし４３のいずれかに記載の積層チップ素子。
50. 前記シートは、ＮＴＣサーミスターシートを含むことを特徴とする請求項１ないし１３及び請求項３８ないし４３のいずれかに記載の積層チップ素子。
51. 前記導電体パターンは、Ａｇ、Ｐｔ、Ｐｄなどの金属を含むことを特徴とする請求項１ないし１３及び請求項３８ないし４３のいずれかに記載の積層チップ素子。
52. 前記第２の導電体パターンは、Ｎｉ−ＣｒまたはＲｕＯ２などの抵抗体を含むことを特徴とする請求項３８ないし４３のいずれかに記載の積層チップ素子。
    

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