JP2000311832A

JP2000311832A - 薄膜コンデンサおよび基板

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Publication number: JP2000311832A
Application number: JP11120386A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-04-27
Filing date: 1999-04-27
Publication date: 2000-11-07
Anticipated expiration: 2019-04-27
Also published as: JP3591814B2

Abstract

(57)【要約】【課題】実装が容易でかつ積層化が容易な低インダクタ
ンス構造を有し、回路等への実装時の安定性を向上した
薄膜コンデンサを提供する。【解決手段】誘電体層１の下面に第１電極層２を、上面
に第２電極層３を形成してなる容量素子Ａ、Ｂ、Ｃを所
定間隔を置いて複数並置するとともに、該複数の容量素
子Ａ、Ｂ、Ｃの間に、第１電極層２同士を接続する複数
の第１端子電極層４を設け、第２電極層３同士を接続す
る複数の第２端子電極層５を設け、さらに、両端の容量
素子Ａ、Ｃの第１電極層２に、それぞれ外方に突出する
複数の第３端子電極層７を設け、第２電極層３に、それ
ぞれ外方に突出する複数の第４端子電極層８を設け、第
１、第２、第３、第４端子電極層４、５、７、８に外部
端子９を設けてなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用、もしくは電源電圧の変動防止用に
供される、大容量、低インダクタンスの薄膜コンデンサ
および基板に関するものである。

【０００２】

【従来技術】近年においては、電子機器の小型化、高機
能化に伴い、電子機器内に設置される電子部品にも小型
化、薄型化、高周波対応などの要求が強くなってきてい
る。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから１００ＭＨｚと高速
化が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の切り替えが同時
に発生したときに生ずる電源電圧の瞬間的な低下を、コ
ンデンサに蓄積されたエネルギーを瞬時に供給すること
により低減する機能である。このような機能を有するコ
ンデンサがいわゆるデカップリングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に応
じて、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少する
が、インダクタンス成分のインピーダンスは周波数の増
加とともに増大する。したがって、動作周波数が高くな
るにつれ、素子の持つインダクタンスが供給すべき過渡
電流を制限し、論理回路側の電源電圧の瞬時低下、また
は新たな電圧ノイズを発生させる。結果として、論理回
路上のエラーを引き起こす。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】インダクタンスを減少させる方法は３つあ
る。第１は電流経路の長さを最小にする方法、第２はあ
る電流経路が形成する磁場を近接する別の電流経路が形
成する磁場により相殺低減する方法、第３は電流経路を
ｎ個に分配して実効的なインダクタンスを１／ｎにする
方法である。

【００１１】第１の方法は、単位面積あたりの容量を増
加させて小型化を図る方法であり、コンデンサ素子を薄
膜化することにより達成できる。大容量で高周波特性の
良好なコンデンサを得る目的で、特開昭６０−９４７１
６号公報には誘電体厚さを１μｍ以下に薄膜化したもの
が開示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。

【００１３】また、上記第１乃至第３の方法を組み合わ
せて用いる方法も考えられるが、未だ、小型化、薄型
化、大容量化、高周波対応等の特性の点で、充分な特性
を有する薄膜コンデンサを得ることができなかった。

【００１４】そこで、本発明は、実装が容易でかつ積層
化が容易な低インダクタンス構造を有し、回路等への実
装時の安定性を向上した薄膜コンデンサを提供すること
を目的とする。

【００１５】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、誘電体層の下面に第１電極層を、上面に第２電極層
を形成してなる容量素子を所定間隔を置いて複数並置す
るとともに、該複数の容量素子の間に、前記第１電極層
同士を接続する複数の第１端子電極層を設け、かつ前記
複数の容量素子の間に、前記第２電極層同士を接続する
複数の第２端子電極層を、前記第１端子電極層と異なる
位置に設け、さらに、両端の前記容量素子の第１電極層
に、それぞれ外方に突出する複数の第３端子電極層を設
け、両端の前記容量素子の第２電極層に、それぞれ外方
に突出する複数の第４端子電極層を、前記第３端子電極
層と異なる位置に設け、前記第１端子電極層、前記第２
端子電極層、前記第３端子電極層および前記第４端子電
極層に外部端子を設けてなるものである。

【００１６】また、本発明の積層型の薄膜コンデンサ
は、複数の誘電体層と複数の電極層を交互に積層してな
り、前記電極層が下側から交互に第１電極層、第２電極
層とされた容量素子を所定間隔を置いて複数並置すると
ともに、該複数の容量素子の間に、同一平面上の前記第
１電極層同士を接続する複数の第１端子電極層を設け、
かつ前記複数の容量素子の間に、同一平面上の前記第２
電極層同士を接続する複数の第２端子電極層を、前記第
１端子電極層と異なる位置に設け、さらに、両端の前記
容量素子の第１電極層に、それぞれ外方に突出する複数
の第３端子電極層を設け、両端の前記容量素子の第２電
極層に、それぞれ外方に突出する複数の第４端子電極層
を、前記第３端子電極層と異なる位置に設け、最上層の
前記第１端子電極層、前記第２端子電極層、前記第３端
子電極層および前記第４端子電極層に外部端子を設けて
なるものである。

【００１７】ここで、両端の容量素子の少なくとも一方
には、誘電体層と電極層からなり、外方に突出する容量
付加部が設けられていることが望ましい。

【００１８】また、本発明の基板は、上記の薄膜コンデ
ンサを基体の表面に設けてなるものである。

【００１９】

【作用】本発明の薄膜コンデンサでは、第１に、複数の
容量素子を所定の間隔で並置し、容量素子間に設けられ
た複数の第１端子電極層および第２端子電極層で、各容
量素子の第１電極層同士および第２電極層同士をそれぞ
れ接続し、さらに両端の容量素子の外側にも外方に突出
する第３、第４端子電極層を形成し、これらの第１、第
２、第３、第４端子電極層上に外部端子をそれぞれ形成
したので、電流経路を分割することができ、インダクタ
ンスを極めて小さくできる。

【００２０】第２に、各容量素子間に第１電極層同士を
接続する複数の第１端子電極層と、第２電極層同士を接
続する複数の第２端子電極層が形成されており、さら
に、両端の容量素子の外側にも外方に突出する第３、第
４端子電極層が形成されており、これらの端子電極層に
それぞれ外部端子を設けることにより容量を取り出すこ
とができるが、第１電極層同士を接続する第１端子電極
層と、第２電極層同士を接続する第２端子電極層を接近
させて形成することができ、また、第３端子電極層と第
４端子電極層も接近させて形成することができるので、
第１、第２端子電極層間並びに第３、第４端子電極層間
の距離が短くなり、実効的な電流経路が短くなるので、
インダクタンスを極めて小さくすることができる。

【００２１】第３に、各第１、第２電極層同士を容量素
子間に形成されている第１、第２端子電極層を介して接
続することができるので、図８に示すような従来のコン
デンサの電極形状を変更するだけで同じような製法によ
って作製でき、積層化が容易となる。

【００２２】第４に、外部との接点に用いる外部端子
を、誘電体層が直下に存在しない第１、第２端子電極層
上、第３、第４端子電極層上に形成することができるの
で、外部端子形成時または実装時の熱応力による容量素
子へのダメージ等を防止でき、また、その弊害を考慮す
る必要がないので、作製および実装が容易となる。

【００２３】第５に、両端の容量素子の外側に、外方に
突出する第３、第４端子電極層をそれぞれ異なる位置に
設け、外部端子を形成したので、第３、第４端子電極層
は各電極層との電気的接続が確保される範囲で自由な配
置で設けることができ、即ち、全ての外部端子のバラン
スを考慮して配置することができ、回路等への実装時の
安定性を向上することができる。

【００２４】また、両端の容量素子の少なくとも一方
に、誘電体層と電極層からなり、外方に突出する容量付
加部を設けることにより、例えば、外方に突出している
第３、第４端子電極層の間の余分なスペースを有効利用
して容量を増加することができる。特に、第３端子電極
層および第４端子電極層よりも外方に突出しない領域
に、薄膜コンデンサの大きさを小さく維持することがで
きる。

【００２５】

【発明の実施の形態】本発明の単板型タイプの薄膜コン
デンサは、図１および図２に示すように、誘電体層１の
下面に正極である第１電極層２、上面に負極である第２
電極層３を形成してなる容量素子Ａ、Ｂ、Ｃが所定の間
隔で並置されている。尚、図２（ａ）の平面図では、誘
電体層１は破線で示した。

【００２６】容量素子Ａ、Ｂ、Ｃ間には４個の第１端子
電極層４、第２端子電極層５がそれぞれ形成され、各容
量素子Ａ、Ｂ、Ｃの第１電極層２同士および第２電極層
３同士は、それぞれ２個の第１端子電極層４、第２端子
電極層５を介して接続されている。これらの第１端子電
極層４と第２端子電極層５は、図２（ａ）に示すよう
に、平面的に見て異なる位置に形成されている。容量素
子Ａ、Ｂ、Ｃおよび端子電極層４、５は、基板６の上面
に形成されている。

【００２７】また、両端の容量素子Ａ、Ｃの第１電極層
２には、外方に突出する第３端子電極層７がそれぞれ２
個形成され、第２電極層３には、外方に突出する第４端
子電極層８が、第３端子電極層７と異なる位置にそれぞ
れ２個形成されている。

【００２８】そして、図２（ａ）に示したように、４個
の第１端子電極層４、４個の第２端子電極層５、４個の
第３端子電極層７、４個の第４端子電極層８の上面に
は、外部に露出する外部端子９がそれぞれ形成されてい
る。尚、図２（ａ）には、便宜上、第２電極層３、第２
端子電極層５および第４端子電極層８に斜線を引き、第
１端子電極層４、第３端子電極層７上に形成される外部
端子９を●で、第２端子電極層５、第４端子電極層８上
に形成される外部端子９を○で記載した。図２（ｂ）に
図２（ａ）のＢ−Ｂ線に沿った断面図を、図２（ｃ）に
図２（ａ）のＣ−Ｃ線に沿った断面図を示した。

【００２９】上述した端子電極層４、５により接続され
た各電極層２、３、誘電体層１の平面形状を図３に示し
た。第１電極層２、第１端子電極層４、第２端子電極層
５、第３端子電極層７、第４端子電極層８は、図３
（ａ）（ｃ）に示すように同一平面に形成され、全体と
して網の目構造を形成している。電極層２、３および誘
電体層１を積層した時には、第１端子電極層４、第２端
子電極層５、第３端子電極層７、第４端子電極層８はそ
の表面が外部に露出する位置に形成されている。

【００３０】さらに、誘電体層１は、図３（ｂ）に示し
たように、第１電極層２または第２電極層３を被覆する
ような大きさの長方形状とされている。誘電体層１同士
は、図３（ｂ）に示したように、所定の間隔で離間され
ていても良いし、また、図３（ｄ）に示したように、誘
電体層１は各端子電極層４、５の全面を被覆しない範囲
で、誘電体層１と同一材料からなる接続部１０で連結し
て形成してもよい。このような接続部１０を形成するこ
とにより、異なる極性の第１、第２端子電極層４、５間
の絶縁性を向上できる。

【００３１】尚、上記例では、３個の容量素子Ａ、Ｂ、
Ｃを有する場合を説明したが、容量素子の数は２個以上
であればよい。容量素子数が増えるほど端子電極層の数
が増加し、その上に形成する外部端子を多くすることが
できるので、電流経路の分割数が増加し、インダクタン
スを小さくすることができる。

【００３２】また、容量素子Ａ、Ｂ、Ｃ間に複数の第
１、第２端子電極層４、５をそれぞれ２個形成した場合
を説明したが、容量素子Ａ、Ｂ、Ｃ間の複数の端子電極
層４、５は２個以上形成しても良い。端子電極層の数が
増えるほど、その上に形成する外部端子を多くすること
ができるので、電流経路の分割数が増加し、インダクタ
ンスを小さくすることができる。この点については、第
３端子電極層７、第４端子電極層８についても同様であ
る。

【００３３】さらに、上記例では、容量素子Ａ、Ｃの外
側に形成される第３、第４端子電極層７、８を各４個ず
つ形成した場合について説明したが、図４、５に示した
ようにコンデンサの電気的特性、外形寸法および外部端
子のバランス等を考慮して、個数や配置を変化させても
よい。

【００３４】ここで、図４に、両端の容量素子Ａ、Ｃ
に、第３端子電極層７および第４端子電極層８とは異な
る領域の２ヵ所に、誘電体層と電極層からなる容量付加
部１１を設けた例を示す。図５に、両端の容量素子Ａ、
Ｃに、第３端子電極層７および第４端子電極層８とは異
なる領域であって、第３端子電極層７と第４端子電極層
８の間に、誘電体層と電極層からなる容量付加部１１を
設けた例を示す。

【００３５】このような薄膜コンデンサでは、回路等へ
の実装時の安定性を向上することができるとともに、外
方に突出している第３、第４端子電極層７、８の間の余
分なスペースを有効利用して容量を増加することができ
る。

【００３６】本発明の薄膜コンデンサの外部端子９は、
図２に示した通り、端子電極層４、５、７、８上にそれ
ぞれ形成することができ、これにより容量が取り出され
るが、外部端子９に個数の制限はなく、端子電極層４、
５、７、８の全てに外部端子９を形成する必要はなく、
図６に示すように、必要に応じて必要な数だけ形成すれ
ば良い。つまり、端子電極層４、５、７、８の一部に形
成しても良い。しかしながら、充分な電流経路の分割効
果を得るためには、端子電極層４、５、７、８の全てに
外部端子９を形成することが望ましい。

【００３７】誘電体層１および電極層２、３の厚みは、
０．１〜１μｍ、大きさは一辺が０．２〜３ｍｍとされ
ている。各層の厚み、大きさ、形状は材質や用途により
適宜変更することができる。

【００３８】本発明で用いられる基板６としては、アル
ミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結
晶、ＳｉＯ₂被覆シリコン、ガラス基板などが望まし
い。特に、薄膜との反応性が小さく、安価で強度が大き
く、かつ誘電体膜または電極膜の結晶性という点からア
ルミナ、サファイアが望ましい。

【００３９】また、本発明の電極層２、３、端子電極層
４、５、７、８としては、金（Ａｕ）、白金（Ｐｔ）、
パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、チタン
（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）薄膜等が
あり、これらのうちでも誘電体との反応性が小さく、酸
化されにくい金（Ａｕ）や白金（Ｐｔ）、抵抗の低い銅
（Ｃｕ）薄膜が最適である。またこれらは単独で用いて
も良いし、複数を組み合わせて用いても良い。

【００４０】さらに、誘電体層１は、高周波領域におい
て高誘電率を有するものであれば良いが、その膜厚は１
μｍ以下が望ましい。例えば、誘電体層１は、金属元素
としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸
化物結晶からなる誘電体薄膜であって、測定周波数３０
０ＭＨｚ（室温）での比誘電率が１０００以上の誘電体
薄膜が望ましい。また、誘電体層１としては、例えば、
Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、Ｐ
ＺＴ、ＰＬＺＴ、ＳｒＴｉＯ₃ 、Ｔａ₂Ｏ₅等でも良
く、特に限定されるものではない。このような誘電体層
１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法
により作製される。

【００４１】外部端子９としては、形状的には、バンプ
状、箔状、板状、線状、ペースト状等があり、特に限定
されるものではなく、複数を組み合わせても良い。また
材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、
Ａｌ、Ｎｉ、導電性樹脂等があり、特に限定されるもの
ではなく、複数を組み合わせても良い。

【００４２】以上のように構成された薄膜コンデンサ
は、容量素子Ａ、Ｂ、Ｃの電極層２、３を複数の第１、
第２端子電極層４、５によりそれぞれ接続し、さらに第
３端子電極層７と第４端子電極層８を設けているため、
電流経路を多岐に分割することができ、インダクタンス
を極めて小さくすることができる。

【００４３】また、容量素子Ａ、Ｂ、Ｃ間に形成される
第１、第２端子電極層４、５、並びに第３、第４端子電
極層７、８を接近させることができるので、端子電極層
４、５、７、８にそれぞれ形成される外部端子９間の距
離Ｌを短くすることができ、電流経路が短縮され、イン
ダクタンスを極めて小さくすることができる。

【００４４】即ち、従来の図８に示したような薄膜コン
デンサは、基板２０の上面に第１電極層２１、誘電体層
２２、第２電極層２３を順次積層し、第１電極層２１、
第２電極層２３の端部に容量取出部２４を形成して構成
されており、複数の薄膜コンデンサの容量取出部２４を
接続することにより並列接続することが考えられるが、
この場合には電流経路を複数に分割することができるも
のの、容量取出部２４間の距離が長くなるため、インダ
クタンス低減効果が小さいのである。

【００４５】また、本発明の薄膜コンデンサでは、外部
との接点に用いる外部端子９が端子電極層４、５、７、
８上にそれぞれ形成されているため、正負の外部端子９
が上方に露出していることになり、例えば、導体が配線
された基板の前記導体部に外部端子９を接合することに
より実装でき、基板等への実装が容易となる。

【００４６】さらに、外部端子９を形成するための端子
電極層７、８を容量素子Ａ、Ｃの外側に自由に配置する
ことができるので、外部端子９の全体としてのバランス
が良くなり、例えば、回路等への実装の安定性を向上さ
せることができる。

【００４７】即ち、図９に示したような薄膜コンデンサ
は、薄膜コンデンサの中心部に二列に並んで外部端子９
が形成されているため、外部電極９から容量素子が突出
した張り出し梁となっており、非常に不安定であり、例
えば、回路等への実装のリフロー時において、薄膜コン
デンサの端に力が作用した場合には傾いたり、実装後に
おいても振動等により、外部端子が機械的に壊れる危険
性があったが、本発明の薄膜コンデンサでは、薄膜コン
デンサの両端に外部端子が形成されることになり、両端
固定梁となり、より安定な状態とすることができる。さ
らに、外部端子数が増加するため接続安定性も向上す
る。

【００４８】本発明の積層タイプの薄膜コンデンサを図
７により説明する。この図７によれば、積層型の薄膜コ
ンデンサは、図１に示した単板型タイプの薄膜コンデン
サに対して、さらに誘電体層と電極層を積層したもので
ある。

【００４９】即ち、第１、第２電極層２、３と誘電体層
１を交互に積層してなる容量素子を所定の間隔で並置
し、容量素子の第１電極層２ａ、２ｂ同士および第２電
極層３ａ、３ｂ同士はそれぞれ２個の第１端子電極層４
ａ、４ｂ、第２端子電極層５ａ、５ｂを介して接続され
ている。

【００５０】両端の容量素子の第１電極層２ａ、２ｂに
は、外方に突出する第３端子電極層７ａ、７ｂがそれぞ
れ２個形成され、第２電極層３ａ、３ｂには、外方に突
出する第４端子電極層８ａ、８ｂが、第３端子電極層７
ａ、７ｂと異なる位置にそれぞれ２個形成されている。

【００５１】そして、下側の第１電極層２ａ同士を接続
する第１端子電極層４ａと、上側の第１電極層２ｂ同士
を接続する第１端子電極層４ｂが積層され、また下側の
第２電極層３ａ同士を接続する第２端子電極層５ａと、
上側の第２電極層３ｂ同士を接続する第２端子電極層５
ｂとが積層され、さらに、第１電極層２ａに形成された
第３端子電極層７ａと、第１電極層２ｂに形成された第
３端子電極層７ｂが積層され、第２電極層３ａに形成さ
れた第４端子電極層８ａと、第２電極層３ｂに形成され
た第４端子電極層８ｂが積層されている。最上層の第１
端子電極層４ｂの上面、最上層の第２端子電極層５ｂの
上面は外部に露出しており、また、最上層の第３端子電
極層７ｂの上面と、最上層の第４端子電極層８ｂの上面
は外部に露出しており、この部分に外部端子が形成され
ることになる。容量素子および端子電極層４、５、７、
８は、基板６の上面に形成されている。

【００５２】このような図７に示された構造の積層型の
薄膜コンデンサも、図１乃至図３に示された単板型の薄
膜コンデンサと全く同様、複数の外部端子による電流経
路の分割効果および第１、第２端子電極層４、５、第
３、第４端子電極層７、８の近接形成による電流経路の
短縮効果によって、インダクタンスを極めて小さくする
ことができ、最上層の第１、第２、第３、第４端子電極
層４ｂ、５ｂ、７ｂ、８ｂ上にバランスよく外部端子を
形成することができるので実装が容易であり、安定性も
高くなる。

【００５３】さらに、第１、第２電極層２、３と誘電体
層１を交互に積層しているため、高容量となる。

【００５４】また、第１、第２端子電極層４、５、第
３、第４端子電極層７、８の直下には誘電体層１が存在
しないため、外部端子形成時や実装時の熱応力による誘
電体層１へのダメージ等を防止できる。

【００５５】また、本発明の薄膜コンデンサは、一般に
は、上記のように、基板表面に形成されて用いられる。
また、電極層２、３の形状を長方形状とした例について
説明したが、正方形状、円形状等どのような形状であっ
ても良い。

【００５６】

【実施例】実施例１電極層、端子電極層および誘電体層の形成は全て高周波
マグネトロンスパッタ法を用いた。スパッタ用ガスとし
てプロセスチャンバー内にＡｒガスを導入し、真空排気
により圧力は６．７Ｐａに維持した。

【００５７】プロセスチャンバー内には基板ホルダーと
３個のターゲットホルダーが設置され、３種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は６０ｍｍに固定した。

【００５８】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。

【００５９】高周波電圧の印可は３個のターゲットに独
立に可能である。基板ホルダーはヒータによる加熱機構
を有しており、スパッタ成膜中の基板温度は一定となる
よう制御した。

【００６０】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ０．１０ｍｍの金属マスクが３種類
設置でき、成膜パターンに応じて必要なマスクが基板成
膜面にセットできる構造とした。

【００６１】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上に、第１電極層のマスクパターンをセットし、Ａ
ｕターゲットのスパッタにより第１電極層を形成し、続
いて第１電極層同士を接続する第１端子電極層、両端の
容量素子の第１電極層に形成される第３端子電極層のマ
スクパターンをセットして第１、第３端子電極層を形成
した。これにより図３（ａ）に示すような網の目構造の
電極層が得られた。続いてターゲットにＰｂ（Ｍｇ_1/3
Ｎｂ_2/3）Ｏ₃焼結体を用い、誘電体層のマスクパター
ンをセットし、基板温度５３５℃、高周波電力２００Ｗ
の条件で、図３（ｂ）に示すような誘電体層を形成し
た。

【００６２】次に第２電極層のマスクパターンをセット
し、Ａｕターゲットのスパッタにより第２電極層を形成
し、さらに第２電極層同士を接続する第２端子電極層、
両端の容量素子の第２電極層に形成される第４端子電極
層のマスクパターンをセットして第２、第４端子電極層
を形成した。これにより図３（ｃ）に示すような網の目
構造の電極層が得られた。コンデンサとしての有効電極
の総面積は０．８４ｍｍ²とした。

【００６３】作製した単板型薄膜コンデンサの端子電極
層上に半田バンプを形成して評価用ボードに実装した。
使用した半田バンプは直径０．０７ｍｍで、各端子電極
層上に合計１６個形成し、図１および図２に示すような
薄膜コンデンサを作製した。

【００６４】各半田バンプ間の距離Ｌは０．４ｍｍとし
た。

【００６５】評価は、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行
った結果、容量成分は１２．４ｎＦ、インダクタンス成
分１３ｐＨの値を得た。また上記測定後、薄膜コンデン
サの断面をＳＥＭ観察したところ、各誘電体層の厚さは
０．６μｍであった。

【００６６】実施例２実施例１と全く同様にして誘電体層８層の積層薄膜コン
デンサを作製し、実施例１と同様の方法で評価したとこ
ろ、容量成分は１００ｎＦ、インダクタンス成分１３ｐ
Ｈの値を得た。また上記測定後、積層型薄膜コンデンサ
の断面をＳＥＭ観察したところ、各誘電体層の厚さは
０．６μｍであった。

【００６７】実施例３基板材、電極材、電極形成方法、形状、および寸法は実
施例１と全く同様にして、誘電体層のみをゾルゲル法に
より形成した。ゾルゲル法による膜の作製手順は以下の
とおりとした。

【００６８】酢酸ＭｇとＮｂエトキシドを１：２のモル
比で秤量し、２−メトキシエタノール中で還流操作（１
２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド
溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍ
ｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成
した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍ
ｏｌの２−メトキシエタノールを混合し、１２０℃での
蒸留操作により、Ｐｂ前駆体溶液を合成した。

【００６９】ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモ
ル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、
室温で十分撹拌し、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（Ｐ
ＭＮ）前駆体溶液を合成した。

【００７０】この溶液の濃度を２−メトキシエタノール
で約３倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコーターで塗布し、乾燥させた
後、３００℃で熱処理を１分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、８
３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ
_1/3Ｎｂ_2/3）Ｏ₃薄膜を得た。

【００７１】得られた上記誘電体薄膜の上にレジストを
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例１と同様のパターン形状に誘電体膜のパターニング
を行い、実施例１と同様の薄層コンデンサを作製した。

【００７２】作製した薄膜コンデンサを実施例１同様、
評価ボードに実装し、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測
定した。その結果、容量成分は３７ｎＦ、インダクタン
ス成分１３ｐＨの値を得た。また上記測定後、薄膜コン
デンサの断面をＳＥＭ観察したところ、各誘電体層の厚
さは０．６μｍであった。

【００７３】実施例４実施例３と全く同様にして薄膜コンデンサを作製し、図
６に示すように端子電極層上に形成する半田バンプを合
計１２個とし、実施例１と同様の方法で評価したとこ
ろ、容量成分は３６ｎＦ、インダクタンス成分１５ｐＨ
の値を得た。また上記測定後、薄膜コンデンサの断面を
ＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍ
であった。

【００７４】実施例５図４に示すように端子電極層の数を減らし、両端の容量
素子の形状を変更し、容量付加部を形成する以外は、実
施例３と全く同様にして薄膜コンデンサを作製した。コ
ンデンサとしての有効電極の総面積は１．２ｍｍ²とし
た。端子電極層上には、図４に示すように半田バンプを
合計１２個形成し、実施例１と同様の方法で評価したと
ころ、容量成分は５２ｎＦ、インダクタンス成分１５ｐ
Ｈの値を得た。また上記測定後、薄膜コンデンサの断面
をＳＥＭ観察したところ、各誘電体層の厚さは０．６μ
ｍであった。

【００７５】実施例６図５に示すように端子電極層の数を減らし、両端の容量
素子の形状を変更し、容量付加部を形成する以外は、実
施例３と全く同様にして薄膜コンデンサを作製した。コ
ンデンサとしての有効電極の総面積は、１．２ｍｍ²と
した。端子電極層上には、図５に示すように半田バンプ
を合計１２個形成し、実施例１と同様の方法で評価した
ところ、容量成分は５３ｎＦ、インダクタンス成分１８
ｐＨの値を得た。また上記測定後、薄膜コンデンサの断
面をＳＥＭ観察したところ、各誘電体層の厚さは０．６
μｍであった。

【００７６】

【発明の効果】以上詳述したように、本発明の薄膜コン
デンサでは、電流経路を複数に分岐することができ、か
つ外部端子間の距離を短くする、つまり実効的な電流経
路を短くすることができるので、インダクタンスを極め
て小さくすることができる。さらに、外部との接点に用
いる外部端子を、誘電体層が下方に形成されていない端
子電極層上に形成したので、外部端子形成時に発生する
熱応力による容量素子へのダメージを考慮する必要がな
く、また実装も容易となる。また、外部端子を形成する
端子電極層を両端の容量素子の外側に自由な配置で形成
することができるので、外部端子全体としてのバランス
が良くなり実装における安定性を向上できる。

【図面の簡単な説明】

【図１】本発明の単板型の薄膜コンデンサを示す分解斜
視図である。

【図２】（ａ）は図１の平面図、（ｂ）は（ａ）のＢ−
Ｂ線に沿った断面図、（ｃ）はＣ−Ｃ線に沿った断面図
である。

【図３】図１の電極層を端子電極層により接続した網の
目構造の電極層、および誘電体層を示す平面図である。

【図４】両端の容量素子に容量付加部を形成した薄膜コ
ンデンサの平面図である。

【図５】両端の容量素子に容量付加部を形成した他の例
の薄膜コンデンサの平面図である。

【図６】一部に外部端子を形成しない第３、第４端子電
極層を有する薄膜コンデンサの平面図である。

【図７】本発明の積層型の薄膜コンデンサを示す分解斜
視図である。

【図８】従来の薄膜コンデンサを示す分解斜視図であ
る。

【図９】両端の容量素子の外側に第３、第４端子電極層
を形成していない薄膜コンデンサの平面図である。

【符号の説明】

１・・・誘電体層２、２ａ、２ｂ・・・第１電極層３、３ａ、３ｂ・・・第２電極層４、４ａ、４ｂ・・・第１端子電極層５、５ａ、５ｂ・・・第２端子電極層６・・・基板７、７ａ、７ｂ・・・第３端子電極層８、８ａ、８ｂ・・・第４端子電極層９・・・外部端子１１・・・容量付加部Ａ、Ｂ、Ｃ・・・容量素子

Claims

【特許請求の範囲】

【請求項１】誘電体層の下面に第１電極層を、上面に第
２電極層を形成してなる容量素子を所定間隔を置いて複
数並置するとともに、該複数の容量素子の間に、前記第
１電極層同士を接続する複数の第１端子電極層を設け、
かつ前記複数の容量素子の間に、前記第２電極層同士を
接続する複数の第２端子電極層を、前記第１端子電極層
と異なる位置に設け、さらに、両端の前記容量素子の第
１電極層に、それぞれ外方に突出する複数の第３端子電
極層を設け、両端の前記容量素子の第２電極層に、それ
ぞれ外方に突出する複数の第４端子電極層を、前記第３
端子電極層と異なる位置に設け、前記第１端子電極層、
前記第２端子電極層、前記第３端子電極層および前記第
４端子電極層に外部端子を設けてなることを特徴とする
薄膜コンデンサ。
【請求項２】複数の誘電体層と複数の電極層を交互に積
層してなり、前記電極層が下側から交互に第１電極層、
第２電極層とされた容量素子を所定間隔を置いて複数並
置するとともに、該複数の容量素子の間に、同一平面上
の前記第１電極層同士を接続する複数の第１端子電極層
を設け、かつ前記複数の容量素子の間に、同一平面上の
前記第２電極層同士を接続する複数の第２端子電極層
を、前記第１端子電極層と異なる位置に設け、さらに、
両端の前記容量素子の第１電極層に、それぞれ外方に突
出する複数の第３端子電極層を設け、両端の前記容量素
子の第２電極層に、それぞれ外方に突出する複数の第４
端子電極層を、前記第３端子電極層と異なる位置に設
け、最上層の前記第１端子電極層、前記第２端子電極
層、前記第３端子電極層および前記第４端子電極層に外
部端子を設けてなることを特徴とする薄膜コンデンサ。
【請求項３】両端の容量素子の少なくとも一方には、誘
電体層と電極層からなり、外方に突出する容量付加部が
設けられていることを特徴とする請求項１または２記載
の薄膜コンデンサ。
【請求項４】請求項１乃至３のうちいずれかに記載の薄
膜コンデンサを基体の表面に設けてなることを特徴とす
る基板。