JP2007213375A5

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Publication number: JP2007213375A5
Application number: JP2006033513A
Authority: JP
Filing date: 2006-02-10
Publication date: 2010-03-04
Anticipated expiration: 2026-02-10

Claims

第１反転データストローブ信号回路用端子および第１非反転データストローブ信号回路用端子を有する第１メモリデバイスが搭載されたプリント配線基板に搭載されるデータ処理デバイスであって、
前記データ処理デバイスは、上面および前記上面とは反対側の下面を有する半導体基板と、第１反転データストローブ信号回路および第１非反転データストローブ信号回路を有し、かつ前記半導体基板の前記上面に搭載されたマイクロコンピュータチップと、前記半導体基板の前記下面に形成された複数のボール電極とを含み、
前記複数のボール電極のうちの前記第１非反転データストローブ信号回路と電気的に接続され、かつ前記第１非反転データストローブ信号回路用端子と電気的に接続される第１非反転データストローブ信号回路用ボール電極は、前記複数のボール電極のうちの前記第１反転データストローブ信号回路と電気的に接続され、かつ前記第１反転データストローブ信号回路用端子と電気的に接続される第１反転データストローブ信号回路用ボール電極と隣接配置されていることを特徴とするデータ処理デバイス。
前記第１メモリデバイスは、上位バイト用の前記第１反転データストローブ信号回路用端子と、上位バイト用の前記第１非反転データストローブ信号回路用端子と、下位バイト用の第２反転データストローブ信号回路用端子と、下位バイト用の第２非反転データストローブ信号回路用端子とを有しており、
前記マイクロコンピュータチップは、上位バイト用の前記第１反転データストローブ信号回路と、上位バイト用の前記第１非反転データストローブ信号回路と、下位バイト用の第２反転データストローブ信号回路と、下位バイト用の第２非反転データストローブ信号回路とを有しており、
前記複数のボール電極のうちの前記第２非反転データストローブ信号回路と電気的に接続され、かつ前記第２非反転データストローブ信号回路用端子と電気的に接続される第２非反転データストローブ信号回路用ボール電極は、前記複数のボール電極のうちの前記第２反転データストローブ信号回路と電気的に接続され、かつ前記第２反転データストローブ信号回路用端子と電気的に接続される第２反転データストローブ信号回路用ボール電極と隣接配置されていることを特徴とする請求項１記載のデータ処理デバイス。
前記半導体基板の前記下面の平面形状は、四角形から成り、
前記第１反転データストローブ信号回路用ボール電極、前記第１非反転データストローブ信号回路用ボール電極、前記第２反転データストローブ信号回路用ボール電極および前記第２非反転データストローブ信号回路用ボール電極は、前記半導体基板の前記下面における第１辺に沿って、かつ複数列に亘って形成された前記複数のボール電極のうちの第１周目および第２週目に割り当てられていることを特徴とする請求項２記載のデータ処理デバイス。
第１反転データストローブ信号回路用ボール電極は、前記プリント配線基板の第１配線層に形成された第１差動信号配線を介して前記第１反転データストローブ信号回路用端子と電気的に接続され、
第１非反転データストローブ信号回路用ボール電極は、前記プリント配線基板の前記第１配線層に形成され、かつ前記第１差動信号配線の隣に形成された第２差動信号配線を介して前記第１非反転データストローブ信号回路用端子と電気的に接続され、
第２反転データストローブ信号回路用ボール電極は、前記プリント配線基板の前記第１配線層に形成された第３差動信号配線を介して前記第２反転データストローブ信号回路用端子と電気的に接続され、
第２非反転データストローブ信号回路用ボール電極は、前記プリント配線基板の前記第１配線層に形成され、かつ前記第３差動信号配線の隣に形成された第４差動信号配線を介して前記第２非反転データストローブ信号回路用端子と電気的に接続されることを特徴とする請求項３記載のデータ処理デバイス。
前記プリント配線基板には、さらに、上位バイト用の第３反転データストローブ信号回路用端子と、上位バイト用の第３非反転データストローブ信号回路用端子と、下位バイト用の第４反転データストローブ信号回路用端子と、下位バイト用の第４非反転データストローブ信号回路用端子とを有する第２メモリデバイスが搭載されており、
前記マイクロコンピュータチップは、さらに、上位バイト用の第３反転データストローブ信号回路と、上位バイト用の第３非反転データストローブ信号回路と、下位バイト用の第４反転データストローブ信号回路と、下位バイト用の第４非反転データストローブ信号回路とを有しており、
前記複数のボール電極のうちの前記第３非反転データストローブ信号回路と電気的に接続され、かつ前記第３非反転データストローブ信号回路用端子と電気的に接続される第３非反転データストローブ信号回路用ボール電極は、前記複数のボール電極のうちの前記第３反転データストローブ信号回路と電気的に接続され、かつ前記第３反転データストローブ信号回路用端子と電気的に接続される第３反転データストローブ信号回路用ボール電極と隣接配置されており、
前記複数のボール電極のうちの前記第４非反転データストローブ信号回路と電気的に接続され、かつ前記第４非反転データストローブ信号回路用端子と電気的に接続される第４非反転データストローブ信号回路用ボール電極は、前記複数のボール電極のうちの前記第４反転データストローブ信号回路と電気的に接続され、かつ前記第４反転データストローブ信号回路用端子と電気的に接続される第４反転データストローブ信号回路用ボール電極と隣接配置されていることを特徴とする請求項４記載のデータ処理デバイス。
矩形の半導体基板に形成されメモリインタフェース回路を有するマイクロコンピュータであって、
前記半導体基板の一つのコーナー部を基点とする両側の縁辺に沿って、前記メモリインタフェース回路が分割配置されたマイクロコンピュータ。
前記分割配置された両側の各々の部分回路は、データ及びデータストローブ信号に関し相互に等しいデータ系ユニットを持つ請求項６記載のマイクロコンピュータ。
前記データ系ユニットは単位ユニットを有し、前記単位ユニットは前記データの単位をバイトとする請求項７記載のマイクロコンピュータ。
前記データ系ユニットは、直列的に配置された複数の前記単位ユニットを有する請求項８記載のマイクロコンピュータ。
前記単位ユニットは、前記コーナー部側から順に、７個のデータ入出力回路、データマスク信号回路、反転データストローブ信号回路、非反転データストローブ信号回路、及び１個のデータ入出力回路を有する請求項８又は９記載のマイクロコンピュータ。
前記半導体基板が搭載されるパッケージを有し、前記パッケージは外部接続端子に関しボールグリッドアレイ形態を有し、
前記反転データストローブ信号回路に接続する外部接続端子と前記非反転データストローブ信号回路に接続する外部接続端子とはボールグリッドアレイの最外周より第１周目と第２周目に隣接配置され、又は第３周目と第４周目に隣接配置されて、差動端子を構成する請求項１０記載のマイクロコンピュータ。
前記メモリインタフェース回路は、ＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭが接続可能にされる請求項６乃至１１の何れか１項記載のマイクロコンピュータ。
分割配置された両側の各々の部分回路はアドレス信号及びコマンドに関するコマンド及びアドレス系ユニットを有し、前記コマンド及びアドレス系ユニットは前記データ系ユニットに直列的に配置され、前記コマンド及びアドレス系ユニットは前記データ系ユニットよりも前記半導体基板の一つのコーナー部寄りに配置された請求項７又は８記載のマイクロコンピュータ。
前記メモリインタフェース回路は、ＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭが接続可能にされ、且つ、前記ＤＤＲ２−ＳＤＲＡＭの長辺のデータ及びデータストローブ信号に関するデータ系データ端子群とアドレス信号及びコマンドに関するコマンド及びアドレス系端子群との配置に則したインタフェース機能の配置を有する請求項６記載のマイクロコンピュータ。
モジュール基板の一方の面に複数のメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記モジュール基板は、前記データ処理デバイスから出力される差動クロック信号を前記メモリデバイスに伝達するための差動クロック配線と、前記差動クロック配線に接続する差動終端抵抗接続用の一対のモジュール端子とを有し、
前記差動終端抵抗接続用の一対のモジュール端子は、相互に隣接され、且つ、他のモジュール端子が配置されていない領域に隣接し又はテスト専用モジュール端子に隣接して形成されている半導体装置。
モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有し、
前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備え、
前記第２モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数は、前記第３モジュール電源端子をメモリデバイスに接続する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数よりも多くされた半導体装置。
前記第１モジュール電源端子、第２モジュール電源端子及び第３モジュール電源端に供給される電源電圧は等しい電圧である請求項１６記載の半導体装置。
モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有し、
前記モジュール端子として、前記データ処理デバイスに電源を供給するモジュール電源端子と、前記メモリデバイスに電源を供給するモジュール電源端子とが分離され、
前記メモリデバイスに電源を供給するモジュール電源端子はコア用電源と外部出力及び外部入出力インタフェース用電源とで分離され、
前記コア用電源をメモリデバイスに供給する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数は、前記外部出力及び外部入出力インタフェース用電源をメモリデバイスに供給する給電経路において前記コア層の１個のビアに対してビルドアップ層に形成されるビアの数よりも多くされた半導体装置。
モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有し、
前記モジュール端子として、前記データ処理デバイスにメモリインタフェース用電源を供給する第１モジュール電源端子と、前記メモリデバイスにコア回路用電源を供給する第２モジュール電源端子と、前記メモリデバイスに外部出力及び外部入出力インタフェース用電源を供給する第３モジュール電源端子と、前記データ処理デバイス及びメモリデバイスにグランド電圧を供給するモジュールグランド端子と、を各々電気的に分離して別々に備え、
前記メモリデバイスは、前記第２電源モジュール端子から供給される電源と共に利用されるコア回路用グランド電圧を入力する第１デバイスグランド端子と、前記第３電源モジュール端子から供給される電源と共に利用される外部出力及び外部入出力インタフェース用グランド電圧を入力する第２デバイスグランド端子とを有し、
前記コア層とビルドアップ層は前記モジュールグランド端子と前記第１及び第２デバイスグランド端子に接続するグランドパターンを有し、前記グランドパターンは、前記第１デバイスグランド端子に接続するパッド又はビアと、前記第２デバイスグランド端子に接続するパッド又はビアとを結ぶ線分の間にスリットを有する半導体装置。
前記第１デバイスグランド端子に接続するパッド若しくはビア、又は、前記第２デバイスグランド端子に接続するパッド若しくはビアと、信号配線に対向する前記グランドプレーンの縁辺との間に、スリットを有する請求項１９記載の半導体装置。
モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記モジュール基板はコア層とその表裏に形成されたビルドアップ層とを有し、
前記モジュール端子として、前記データ処理デバイス及びメモリデバイスに共通にグランド電圧を供給するモジュールグランド端子を備え、
前記メモリデバイス及びデータ処理デバイスは夫々個別のデバイスグランド端子を有し、
前記コア層とビルドアップ層は前記モジュールグランド端子と前記デバイスグランド端子に接続するグランドパターンを有し、前記グランドパターンは、異種のデバイスグランド端子に各々接続するパッド又はビア相互間にスリットを有する半導体装置。
モジュール基板の一方の面にメモリデバイスとデータ処理デバイスが搭載され、前記モジュール基板の他方の面に複数のモジュール端子が形成された半導体装置であって、
前記データ処理デバイスは、一つのコーナー部を基点とする両側の縁辺に沿って分割配置されたメモリインタフェース回路を有し、
前記メモリデバイスはＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭであり、
前記ＤＤＲ２−ＳＤＲＡＭの長辺は、前記メモリインタフェース回路が配置された前記データ処理デバイスの前記縁辺に対向して配置され、
前記ＤＤＲ２−ＳＤＲＡＭは、前記一つのコーナー部寄りの一つの短辺を基点に長辺に沿って、順次アドレス信号及びコマンドに関するコマンド及びアドレス系端子群とデータ及びデータストローブ信号に関するデータ系データ端子群とに分けた端子配置を有し、
コマンド及びアドレス系端子群を対応するＤＤＲ２−ＳＤＲＡＭの端子に接続するための主なコマンド及びアドレス配線は、前記一つのコーナー部を基点に前記ＤＤＲ２−ＳＤＲＡＭの間の領域を通り、途中で分岐して各々の前記ＤＤＲ２−ＳＤＲＡＭの端子に至る経路を有する半導体装置。
前記モジュール基板は前記データ処理デバイスから出力される差動クロック信号を前記メモリデバイスに伝達するための差動クロック配線を有し、
前記差動クロック配線は前記主なコマンド及びアドレス配線の経路に沿って配置された請求項２２記載の半導体装置。
前記ＤＤＲ２−ＳＤＲＡＭのデータ系データ端子群の端子と前記データ処理デバイスの対応端子とを接続するデータ及びデータストローブ信号系配線は、相互に対応するデータストローブ信号配線とデータ配線とが相互に等長化配線とされ、等長化配線の一部は等長化のために同一配線上に折り返し経路を有する請求項２２記載の半導体装置。
前記ＤＤＲ２−ＳＤＲＡＭのコマンド及びアドレス系端子群の端子と前記データ処理デバイスの対応端子とを接続するコマンド及びアドレス系配線は、相互に等長化配線とされ、等長化配線は等長化のために同じＤＤＲ２−ＳＤＲＡＭへの相互に異なる配線間で伝播方向が逆にされた逆方向経路を一部に有する請求項２２記載の半導体装置。