TWI793874B - 接點排列及電子總成 - Google Patents

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TWI793874B TW110143761A TW110143761A TWI793874B TW I793874 B TWI793874 B TW I793874B TW 110143761 A TW110143761 A TW 110143761A TW 110143761 A TW110143761 A TW 110143761A TW I793874 B TWI793874 B TW I793874B
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Abstract

一種接點排列包括多個接點群。這些接點群的至少一個包括多個共用接點、多個專用接點及多個接地接點。這些共用接點在一第一模式及一第二模式下傳遞對應第一模式及第二模式的訊號。這些專用接點只傳遞對應第一模式的訊號且不傳遞對應第二模式的訊號。這些接地接點圍繞這些共用接點及這些專用接點。

Description

接點排列及電子總成
本發明是有關於一種接點排列，且特別是有關於一種接點排列及應用此接點排列的電子總成。
因市場應用的不同，記憶體模組有多種的規格。這些記憶體模組的規格包括應用於伺服器的DDR RDIM，應用於桌上型電腦的DDR UDIM，以及最近應用於手持裝置和筆電的LPDDR等。隨著工作速率的不同，這些不同的記憶體模組的規格還分為第一代、第二代…等。目前主流的記憶體模組的規格包括DDR4 RDIM、DDR4 UDIM、DDR5 UDIM和LPDDR5。不同的記憶體模組會有不同的封裝需求，而需要個別設計，如此會增加設計成本。
本發明提供一種接點排列，可在多個不同記憶體模組的模式下傳遞訊號。
本發明提供一種電子總成，其接點排列可在多個不同記 憶體模組的模式下傳遞訊號。
本發明的接點排列包括多個接點群。這些接點群的至少一個包括多個共用接點、多個專用接點及多個接地接點。這些共用接點在一第一模式及一第二模式下傳遞對應第一模式及第二模式的訊號。這些專用接點只傳遞對應第一模式的訊號且不傳遞對應第二模式的訊號。這些接地接點圍繞這些共用接點及這些專用接點。
本發明的電子總成包括一線路板，其具有上述的接點排列。
基於上述，在本發明中，在同時支援多種不同記憶體模組的規格下，透過多個共用接點來傳遞不同模式(規格)的訊號，透過一或多個專用接點來傳遞某一模式(規格)的訊號，且藉由接地接點圍繞這些共用接點及這些專用接點，以確保訊號傳遞品質。
50:晶片封裝體
52:晶片
54:封裝基板
60:主機板
70:記憶體模組
100:接點排列
110:接點群
112、112g、112p:共用接點
112a、112b:共用接點差動對
114、114c、114d:專用接點
114a、114b、114e:專用接點差動對
116:接地接點
A:電子總成
C:接點
M:導電介質
L:線路層
V:導電孔道
T:走線
圖1是本發明的一實施例的一種電子總成。
圖2是圖1的晶片封裝體。
圖3繪示本發明的一實施例的一種接點排列。
圖4繪示圖3的接點排列及走線。
圖5A為資料訊號的多工表格。
圖5B為圖4的接點排列的與資料訊號相關的一部分的放大圖。
圖5C繪示本發明的另一實施例的一種接點排列的一部分的放大圖。
圖6為圖4的接點排列的與控制訊號相關的一部分的放大圖。
圖7A為時脈訊號的多工表格。
圖7B為圖4的接點排列的與時脈訊號相關的一部分的放大圖。
圖8A繪示第一導電層的線路佈局。
圖8B繪示非第一導電層的線路佈局。
請參考圖1及圖2，作為記憶體驅動元件的晶片封裝體50包括一晶片52及一封裝基板54。晶片52安裝至封裝基板54。經由將晶片封裝體50安裝或組裝至一電腦(或類似裝置)的一主機板60，以驅動位在主機板60上的多個記憶體模組70。這些記憶體模組70可具有多個不同的規格，其包括DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5，但不以此為限。封裝基板54及主機板60的印刷電路板(PCB)可各自視為一線路板(wiring board)。在本實施例中，電子總成A可包括晶片封裝體50及主機板60，亦可包括記憶體模組70。另一方面，晶片封裝體50亦可視為由晶片52及封裝基板54所構成的一電子總成。
本發明提供一種接點排列100，其可應用於圖1的晶片封裝體50的接墊排列或主機板60的接墊排列，亦可作為晶片封裝體50及主機板60之間的一導電介質排列。前述排列的導電介質M例如是導電墊、導電球、導電銷、導電彈性端子等，但不以此為限。此外，上述的晶片封裝體50的封裝基板54的接點排列與主機板60的接點排列為鏡像關係，以在電性上有所連接。請參考圖3及圖4，在本實施例中，接點排列100可由線路板的線路層L(例如圖1的主機板60的線路層L或圖2的封裝基板54的線路層L)的被暴露出的多個部分所構成。除了圖3的接點排列100外，在圖4中，更以虛線表示出由線路層L所形成的多條走線T(trace)。
請參考圖4，接點排列100由多個接點C所組成，並包括多個接點群110。至少一接點群110包括多個共用接點112、多個專用接點114及多個接地接點116。這些共用接點112可在一第一模式及一第二模式下傳遞對應第一模式及第二模式的訊號。第一模式例如是DDR4 UDIM、DDR4 RDIM、DDR5和LPDDR5的記憶體模組70的模式(規格)的其中之一，第二模式例如是DDR4 UDIM、DDR4 RDIM、DDR5和LPDDR5的記憶體模組70的模式(規格)的其中之另一，即上述第一模式及第二模式為兩種不同記憶體模組70的模式(規格)。這些專用接點114(非共用的接點)可只傳遞對應第一模式的訊號且不傳遞對應第二模式的訊號。或者，這些專用接點114(非共用的接點)可只傳遞對應第二模式的 訊號且不傳遞對應第一模式的訊號。這些接地接點116圍繞這些共用接點112及這些專用接點114。
本發明的接點排列100可同時支援DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的記憶體模組70的模式(規格)，這些模式(規格)所對應的訊號主要可分為三種，包括時脈(CLK/Clock)訊號、資料(Data/Strobe)訊號及控制(Control/CMD)訊號，其分別所屬的三個接點群110如圖4所框示。這些接點群110各別的說明如下。
請參考圖5A及圖5B，在同一接點群110中，這些共用接點112用於傳遞DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的資料訊號(Data/Strobe)。這些共用接點112其中的二個為一共用接點差動對112a(如圖5A之腳位位置A1及A2)，用於傳遞DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的資料訊號差動對。此外，這些專用接點114其中的二個為一專用接點差動對114a。專用接點差動對114a只會在DDR4 RDIM或LPDDR5的模式下傳遞對應的資料訊號。當記憶體模組為DDR4 UDIM或DDR5的模式下，專用接點差動對114a為無訊號狀態(NC)(如圖5A之腳位位置A3及A4)。另外，同一接點群110的這些共用接點112其中的二個(即共用接點112g)為接地狀態，以作為訊號的參考迴路。在此實施例中，這些接地接點116大致位於一接點群110外圍，包圍共用接點差動對112a及專用接點差動對114a，這些接地接點116彼此可透過走線T連接，並且透過走線T連接用於接地 的共用接點112g。
請參考圖5B，在本實施例中，同一接點群110的這些共用接點112與這些專用接點114的總數為至少12個。請參考圖5C，在另一實施例中，同一接點群110的這些共用接點112與這些專用接點114的總數為14個。在圖5B及圖5C的實施例中，接點群110包含一共用接點差動對112a以及二專用接點差動對114a和114b。二專用接點差動對114a和114b只會在DDR4 RDIM或LPDDR5的模式下傳遞對應的資料訊號，在DDR4 UDIM或DDR5的模式下，專用接點差動對114a和114b為無訊號狀態(NC)。
請參考圖6，在同一接點群110中，這些共用接點112在DDR4(DDR4 UDIM或DDR4 RDIM)、DDR5(或LPDDR5)的模式下傳遞對應的控制訊號(Control/CMD)。在一實施例中，同一接點群110的這些專用接點114其中的至少一個為DDR5(或LPDDR5)的專用接點114c。在DDR5(或LPDDR5)的模式下，這個專用接點114c只會傳遞對應的DDR5(或LPDDR5)控制訊號。換言之，在DDR4(DDR4 UDIM或DDR4 RDIM)的模式下，這個專用接點114c為無訊號狀態(NC)。在另一實施例中，同一接點群110的這些專用接點114其中的至少一個為DDR4(DDR4 UDIM或DDR4 RDIM)的專用接點114d。在DDR4(DDR4 UDIM或DDR4 RDIM)的模式下，這個專用接點114d只會傳遞對應的DDR4(DDR4 UDIM或DDR4 RDIM)控制訊號。換言之，在DDR5(或LPDDR5)的模式下，這個專用接點114d為無訊號狀態(NC)。在又一實施例中，這些專 用接點114其中的至少二個114c和114d分別在DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下傳遞對應的控制訊號。另外，這些共用接點112其中的二個(即共用接點112p)為電源狀態，可以作為訊號的參考迴路。在此實施例中，這些接地接點116大致位於接點群110外圍，包圍共用接點112、專用接點114c、114d和用於電源的共用接點112p，這些接地接點116彼此可透過走線T連接。
請參考圖7A及圖7B，在同一接點群110中，這些共用接點112用於傳遞DDR4(DDR4 UDIM、DDR4RDIM)、DDR5(或LPDDR5)的時脈訊號(CLK/Clock)。在同一接點群110中，這些共用接點112其中的二個可以為一共用接點差動對112b(例如圖7A的腳位位置B1及B2)，用於傳遞DDR4(DDR4 UDIM或DDR4RDIM)、DDR5(或LPDDR5)的時脈訊號差動對。這些共用接點112其中的二個可以為電源狀態(112p)，以與這些接地接點116一起隔絕時脈訊號。這些專用接點114其中的二個可以為一專用接點差動對114e(例如圖7A的腳位位置B3及B4)，專用接點差動對114e只會在DDR5(或LPDDR5)的模式下傳遞對應的時脈訊號。當記憶體模組為DDR4(DDR4 UDIM或DDR4RDIM)的模式下，專用接點差動對114e為無訊號狀態(NC)。在此實施例中，這些接地接點116大致位於一接點群110外圍，包圍共用接點差動對112c或專用接點差動對114e，這些接地接點116彼此可透過走線T連接。在此實施例中，這些接地接點116大致位於一接點群 110外圍，包圍專用接點差動對114e以及共用電源接點112p。在此實施例中，這些接地接點116大致位於一接點群110外圍，包圍共用接點差動對112c以及用於電源的共用接點112p。
請參考圖7B，在本實施例中，這些接點群110包括具有一專用接點差動對114e的一接點群110及具有一共用接點差動對112c的一接點群110，且具有共用接點差動對112b的接點群110相對於具有專用接點差動對114e的接點群110較遠離這些接點群110的形狀中心。換言之，具有共用接點差動對112c的接點群110在比較外圍的區域。此外，另一未繪示的實施例中，接點群110可以同時包括一共用接點差動對112b及一專用接點差動對114e，且共用接點差動對112b相對於專用接點差動對114e較遠離接點群110的形狀中心。
請參考圖1、圖2、圖8A及圖8B，線路板(例如封裝基板54或主機板60)包括多個線路層L及多個導電孔道V，這些導電孔道V連接這些線路層L的至少二個，除最靠近表面的線路層L外，其餘的這些線路層L的每一個在這些導電孔道V的相鄰二個之間僅具有單一走線T。
綜上所述，在本發明中，在同時支援多種不同記憶體模組的規格下，透過多個共用接點來傳遞不同模式(規格)的訊號，透過一或多個專用接點來傳遞某一模式(規格)的訊號，且以接地接點圍繞這些共用接點及這些專用接點，以確保訊號傳遞品質。
100:接點排列
110:接點群
112:共用接點
114:專用接點
116:接地接點
C:接點
T:走線

Claims (31)

  1. 一種接點排列，包括：多個接點群，其中至少一接點群包括：多個共用接點，在一第一模式及一第二模式下傳遞對應該第一模式及該第二模式的訊號；多個專用接點，只傳遞對應該第一模式的訊號且不傳遞對應該第二模式的訊號；以及多個接地接點，圍繞該些共用接點及該些專用接點。
  2. 如請求項1所述的接點排列，其中該些共用接點其中的二個為一共用接點差動對，以傳遞DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的資料訊號。
  3. 如請求項1所述的接點排列，其中該些專用接點其中的二個為一專用接點差動對，且該專用接點差動對在DDR4 RDIM或LPDDR5的模式下傳遞對應的資料訊號，並在DDR4 UDIM或DDR5的模式下為無訊號狀態。
  4. 如請求項1所述的接點排列，其中該些共用接點其中的二個為接地狀態，以作為訊號的參考迴路。
  5. 如請求項1所述的接點排列，其中該些共用接點與該些專用接點的總數為至少12個。
  6. 如請求項1所述的接點排列，其中該些共用接點與該些專用接點的總數為14個，該些專用接點其中的四個為二對專用接點差動對，且該專用接點差動對在DDR4 RDIM或LPDDR5的模 式下傳遞對應的資料訊號，並在DDR4 UDIM或DDR5的模式下為無訊號狀態。
  7. 如請求項1所述的接點排列，其中該第一模式為DDR4 RDIM或LPDDR5其中之一，且該第二模式為DDR4 UDIM或DDR5其中之一。
  8. 如請求項1所述的接點排列，其中該些共用接點在DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下傳遞對應的控制訊號。
  9. 如請求項1所述的接點排列，其中該些專用接點其中的至少一個在DDR5或LPDDR5的模式下傳遞對應的控制訊號，並在DDR4 UDIM、DDR4 RDIM的模式下為無訊號狀態。
  10. 如請求項1所述的接點排列，其中該些專用接點其中的至少一個在DDR4 UDIM或DDR4 RDIM的模式下傳遞對應的控制訊號，並在DDR5或LPDDR5的模式下為無訊號狀態。
  11. 如請求項1所述的接點排列，其中該些專用接點至少包括一第一專用接點與一第二專用接點，該第一專用接點是用於DDR4 UDIM和DDR4 RDIM模式的其中之一，且該第二專用接點是用於在DDR5或LPDDR5模式的其中之一。
  12. 如請求項1所述的接點排列，其中該些共用接點其中的二個為電源狀態，以作為訊號的參考迴路。
  13. 如請求項1所述的接點排列，其中該些共用接點其中的二個為一共用接點差動對，且該共用接點差動對在DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下傳遞對應的時脈訊號。
  14. 如請求項1所述的接點排列，其中該些共用接點其中的二個為電源狀態，以與該些接地接點一起隔絕時脈訊號。
  15. 如請求項1所述的接點排列，其中該些專用接點其中的二個為一專用接點差動對，且該專用接點差動對在DDR5或LPDDR5的模式下傳遞對應的時脈訊號，並在DDR4 UDIM或DDR4 RDIM的模式下為無訊號狀態。
  16. 如請求項1所述的接點排列，其中該些接點群包括具有一專用接點差動對的一第一接點群及具有一共用接點差動對的一第二接點群，且具有該共用接點差動對的該第二接點群相對於具有該專用接點差動對的該第一接點群較遠離該些接點群的形狀中心。
  17. 如請求項1所述的接點排列，其中該接點群包括一共用接點差動對及一專用接點差動對，且該共用接點差動對相對於該專用接點差動對較遠離該接點群的形狀中心。
  18. 如請求項1所述的接點排列，其適於排列於一線路板，且該線路板包括一封裝基板或一主機板。
  19. 如請求項18所述的接點排列，其中該線路板包括多個線路層及多個導電孔道，該些導電孔道連接該些線路層的至少二個，除最靠近該表面的該線路層外，其餘的該些線路層的每一個在該些導電孔道的相鄰二個之間僅具有單一走線。
  20. 一種電子總成，包括：一線路板，具有一接點排列，該接點排列包括：多個接點群，其中至少一接點群包括：多個共用接點，在一第一模式及一第二模式下傳遞對應該第一模式及該第二模式的訊號；多個專用接點，傳遞對應該第一模式的訊號且不傳遞對應該第二模式的訊號；以及多個接地接點，圍繞該些共用接點及該些專用接點。
  21. 如請求項20所述的電子總成，更包括：一晶片，安裝至該線路板。
  22. 如請求項20所述的電子總成，更包括：一晶片封裝體，安裝至該線路板。
  23. 如請求項20所述的電子總成，其中該線路板包括多個線路層及多個導電孔道，該些導電孔道連接該些線路層的至少二個，除最靠近該表面的該線路層外，其餘的該些線路層的每一個在該些導電孔道的相鄰二個之間僅具有單一走線。
  24. 如請求項20所述的電子總成，其中該些共用接點其中的二個為一共用接點差動對，以傳遞DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的資料訊號。
  25. 如請求項20所述的電子總成，其中該些專用接點其中的二個為一專用接點差動對，且該專用接點差動對在DDR4 RDIM或LPDDR5的模式下傳遞對應的資料訊號，並在DDR4 UDIM或DDR5的模式下為無訊號狀態。
  26. 如請求項20所述的電子總成，其中該些共用接點在DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下傳遞對應的控制訊號。
  27. 如請求項20所述的電子總成，其中該些專用接點其中的至少一個在DDR5或LPDDR5的模式下傳遞對應的控制訊號，並在DDR4 UDIM、DDR4 RDIM的模式下為無訊號狀態。
  28. 如請求項20所述的電子總成，其中該些專用接點其中的至少一個在DDR4 UDIM或DDR4 RDIM的模式下傳遞對應的控制訊號，並在DDR5或LPDDR5的模式下為無訊號狀態。
  29. 如請求項20所述的電子總成，其中該些專用接點至少包括一第一專用接點與一第二專用接點，該第一專用接點是用於DDR4 UDIM和DDR4 RDIM模式的其中之一，且該第二專用接點是用於在DDR5或LPDDR5模式的其中之一。
  30. 如請求項20所述的電子總成，其中該些共用接點其中的二個為一共用接點差動對，且該共用接點差動對在DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下傳遞對應的時脈訊號。
  31. 如請求項20所述的電子總成接點排列，其中該些專用接點其中的二個為一專用接點差動對，且該專用接點差動對 在DDR5或LPDDR5的模式下傳遞對應的時脈訊號，並在DDR4 UDIM或DDR4 RDIM的模式下為無訊號狀態。
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