CN114400027A - 接点排列及电子总成 - Google Patents

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Abstract

本发明公开一种接点排列及电子总成，其中该接点排列包括多个接点群。这些接点群的至少一个包括多个共用接点、多个专用接点及多个接地接点。这些共用接点在一第一模式及一第二模式下传递对应第一模式及第二模式的信号。这些专用接点只传递对应第一模式的信号且不传递对应第二模式的信号。这些接地接点围绕这些共用接点及这些专用接点。

Description

接点排列及电子总成
技术领域
本发明涉及一种接点排列，且特别是涉及一种接点排列及应用此接点排列的电子总成。
背景技术
因市场应用的不同，存储器模块有多种的规格。这些存储器模块的规格包括应用于伺服器的DDR RDIM，应用于桌上型计算机的DDR UDIM，以及最近应用于手持装置和笔记本电脑的LPDDR等。随着工作速率的不同，这些不同的存储器模块的规格还分为第一代、第二代…等。目前主流的存储器模块的规格包括DDR4 RDIM、DDR4 UDIM、DDR5 UDIM和LPDDR5。不同的存储器模块会有不同的封装需求，而需要个别设计，如此会增加设计成本。
发明内容
本发明提供一种接点排列，可在多个不同存储器模块的模式下传递信号。
本发明提供一种电子总成，其接点排列可在多个不同存储器模块的模式下传递信号。
本发明的接点排列包括多个接点群。这些接点群的至少一个包括多个共用接点、多个专用接点及多个接地接点。这些共用接点在一第一模式及一第二模式下传递对应第一模式及第二模式的信号。这些专用接点只传递对应第一模式的信号且不传递对应第二模式的信号。这些接地接点围绕这些共用接点及这些专用接点。
本发明的电子总成包括一线路板，其具有上述的接点排列。
基于上述，在本发明中，在同时支持多种不同存储器模块的规格下，通过多个共用接点来传递不同模式(规格)的信号，通过一或多个专用接点来传递某一模式(规格)的信号，且通过接地接点围绕这些共用接点及这些专用接点，以确保信号传递品质。
附图说明
图1为本发明的一实施例的一种电子总成的示意图；
图2为图1的芯片封装体的示意图；
图3为本发明的一实施例的一种接点排列的示意图；
图4为图3的接点排列及走线的示意图；
图5A为数据信号的多工表格图；
图5B为图4的接点排列的与数据信号相关的一部分的放大图；
图5C为本发明的另一实施例的一种接点排列的一部分的放大图；
图6为图4的接点排列的与控制信号相关的一部分的放大图；
图7A为时钟脉冲信号的多工表格图；
图7B为图4的接点排列的与时钟脉冲信号相关的一部分的放大图；
图8A为第一导电层的线路布局的示意图；
图8B为非第一导电层的线路布局的示意图。
符号说明
50:芯片封装体
52:芯片
54:封装基板
60:主机板
70:存储器模块
100:接点排列
110:接点群
112、112g、112p:共用接点
112a、112b:共用接点差动对
114、114c、114d:专用接点
114a、114b、114e:专用接点差动对
116:接地接点
A:电子总成
C:接点
M:导电介质
L:线路层
V:导电孔道
T:走线
具体实施方式
请参考图1及图2，作为存储器驱动元件的芯片封装体50包括一芯片52及一封装基板54。芯片52安装至封装基板54。经由将芯片封装体50安装或组装至一计算机(或类似装置)的一主机板60，以驱动位于主机板60上的多个存储器模块70。这些存储器模块70可具有多个不同的规格，其包括DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5，但不以此为限。封装基板54及主机板60的印刷电路板(PCB)可各自视为一线路板(wiring board)。在本实施例中，电子总成A可包括芯片封装体50及主机板60，也可包括存储器模块70。另一方面，芯片封装体50也可视为由芯片52及封装基板54所构成的一电子总成。
本发明提供一种接点排列100，其可应用于图1的芯片封装体50的接垫排列或主机板60的接垫排列，也可作为芯片封装体50及主机板60之间的一导电介质排列。前述排列的导电介质M例如是导电垫、导电球、导电销、导电弹性端子等，但不以此为限。此外，上述的芯片封装体50的封装基板54的接点排列与主机板60的接点排列为镜像关系，以在电性上有所连接。请参考图3及图4，在本实施例中，接点排列100可由线路板的线路层L(例如图1的主机板60的线路层L或图2的封装基板54的线路层L)的被暴露出的多个部分所构成。除了图3的接点排列100外，在图4中，更以虚线表示出由线路层L所形成的多条走线T(trace)。
请参考图4，接点排列100由多个接点C所组成，并包括多个接点群110。至少一接点群110包括多个共用接点112、多个专用接点114及多个接地接点116。这些共用接点112可在一第一模式及一第二模式下传递对应第一模式及第二模式的信号。第一模式例如是DDR4UDIM、DDR4 RIDM、DDR5和LPDDR5的存储器模块70的模式(规格)的其中之一，第二模式例如是DDR4 UDIM、DDR4 RIDM、DDR5和LPDDR5的存储器模块70的模式(规格)的其中之另一，即上述第一模式及第二模式为两种不同存储器模块70的模式(规格)。这些专用接点114(非共用的接点)可只传递对应第一模式的信号且不传递对应第二模式的信号。或者，这些专用接点114(非共用的接点)可只传递对应第二模式的信号且不传递对应第一模式的信号。这些接地接点116围绕这些共用接点112及这些专用接点114。
本发明的接点排列100可同时支持DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的存储器模块70的模式(规格)，这些模式(规格)所对应的信号主要可分为三种，包括时钟脉冲(CLK/Clock)信号、数据(Data/Strobe)信号及控制(Control/CMD)信号，其分别所属的三个接点群110如图4所框示。这些接点群110各别的说明如下。
请参考图5A及图5B，在同一接点群110中，这些共用接点112用于传递DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的数据信号(Data/Strobe)。这些共用接点112其中的两个为一共用接点差动对112a(如图5A的脚位位置A1及A2)，用于传递DDR4 UDIM、DDR4 RDIM、DDR5或LPDDR5的数据信号差动对。此外，这些专用接点114其中的两个为一专用接点差动对114a。专用接点差动对114a只会在DDR4 RDIM或LPDDR5的模式下传递对应的数据信号。当存储器模块为DDR4 UDIM或DDR5的模式下，专用接点差动对114a为无信号状态(NC)(如图5A的脚位位置A3及A4)。另外，同一接点群110的这些共用接点112其中的两个(即共用接点112g)为接地状态，以作为信号的参考回路。在此实施例中，这些接地接点116大致位于一接点群110外围，包围共用接点差动对112a及专用接点差动对114a，这些接地接点116彼此可通过走线T连接，并且通过走线T连接用于接地的共用接点112g。
请参考图5B，在本实施例中，同一接点群110的这些共用接点112与这些专用接点114的总数为至少12个。请参考图5C，在另一实施例中，同一接点群110的这些共用接点112与这些专用接点114的总数为14个。在图5B及图5C的实施例中，接点群110包含一共用接点差动对112a以及二专用接点差动对114a和114b。二专用接点差动对114a和114b只会在DDR4RDIM或LPDDR5的模式下传递对应的数据信号，在DDR4 UDIM或DDR5的模式下，专用接点差动对114a和114b为无信号状态(NC)。
请参考图6，在同一接点群110中，这些共用接点112在DDR4(DDR4UDIM或DDR4RDIM)、DDR5(或LPDDR5)的模式下传递对应的控制信号(Control/CMD)。在一实施例中，同一接点群110的这些专用接点114其中的至少一个为DDR5(或LPDDR5)的专用接点114c。在DDR5(或LPDDR5)的模式下，这个专用接点114c只会传递对应的DDR5(或LPDDR5)控制信号。换言之，在DDR4(DDR4 UDIM或DDR4 RDIM)的模式下，这个专用接点114c为无信号状态(NC)。在另一实施例中，同一接点群110的这些专用接点114其中的至少一个为DDR4(DDR4 UDIM或DDR4RDIM)的专用接点114d。在DDR4(DDR4 UDIM或DDR4 RDIM)的模式下，这个专用接点114d只会传递对应的DDR4(DDR4 UDIM或DDR4 RDIM)控制信号。换言之，在DDR5(或LPDDR5)的模式下，这个专用接点114d为无信号状态(NC)。在又一实施例中，这些专用接点114其中的至少两个114c和114d分别在DDR4UDIM、DDR4 RDIM、DDR5或LPDDR5的模式下传递对应的控制信号。另外，这些共用接点112其中的两个(即共用接点112p)为电源状态，可以作为信号的参考回路。在此实施例中，这些接地接点116大致位于接点群110外围，包围共用接点112、专用接点114c、114d和用于电源的共用接点112p，这些接地接点116彼此可通过走线T连接。
请参考图7A及图7B，在同一接点群110中，这些共用接点112用于传递DDR4(DDR4UDIM、DDR4RDIM)、DDR5(或LPDDR5)的时钟脉冲信号(CLK/Clock)。在同一接点群110中，这些共用接点112其中的两个可以为一共用接点差动对112b(例如图7A的脚位位置B1及B2)，用于传递DDR4(DDR4 UDIM或DDR4RDIM)、DDR5(或LPDDR5)的时钟脉冲信号差动对。这些共用接点112其中的两个可以为电源状态(112p)，以与这些接地接点116一起隔绝时钟脉冲信号。这些专用接点114其中的两个可以为一专用接点差动对114e(例如图7A的脚位位置B3及B4)，专用接点差动对114e只会在DDR5(或LPDDR5)的模式下传递对应的时钟脉冲信号。当存储器模块为DDR4(DDR4 UDIM或DDR4RDIM)的模式下，专用接点差动对114e为无信号状态(NC)。在此实施例中，这些接地接点116大致位于一接点群110外围，包围共用接点差动对112c或专用接点差动对114e，这些接地接点116彼此可通过走线T连接。在此实施例中，这些接地接点116大致位于一接点群110外围，包围专用接点差动对114e以及共用电源接点112p。在此实施例中，这些接地接点116大致位于一接点群110外围，包围共用接点差动对112c以及用于电源的共用接点112p。
请参考图7B，在本实施例中，这些接点群110包括具有一专用接点差动对114e的一接点群110及具有一共用接点差动对112c的一接点群110，且具有共用接点差动对112b的接点群110相对于具有专用接点差动对114e的接点群110较远离这些接点群110的形状中心。换言之，具有共用接点差动对112c的接点群110在比较外围的区域。此外，另一未绘示的实施例中，接点群110可以同时包括一共用接点差动对112b及一专用接点差动对114e，且共用接点差动对112b相对于专用接点差动对114e较远离接点群110的形状中心。
请参考图1、图2、图8A及图8B，线路板(例如封装基板54或主机板60)包括多个线路层L及多个导电孔道V，这些导电孔道V连接这些线路层L的至少两个，除最靠近表面的线路层L外，其余的这些线路层L的每一个在这些导电孔道V的相邻两个之间仅具有单一走线T。
综上所述，在本发明中，在同时支持多种不同存储器模块的规格下，通过多个共用接点来传递不同模式(规格)的信号，通过一或多个专用接点来传递某一模式(规格)的信号，且以接地接点围绕这些共用接点及这些专用接点，以确保信号传递品质。

Claims (31)

1.一种接点排列，包括：
多个接点群，其中至少一接点群包括：
多个共用接点，在第一模式及第二模式下传递对应该第一模式及该第二模式的信号；
多个专用接点，只传递对应该第一模式的信号且不传递对应该第二模式的信号；以及
多个接地接点，围绕该些共用接点及该些专用接点。
2.如权利要求1所述的接点排列，其中该些共用接点其中的两个为共用接点差动对，以传递DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的数据信号。
3.如权利要求1所述的接点排列，其中该些专用接点其中的两个为专用接点差动对，且该专用接点差动对在DDR4 RDIM或LPDDR5的模式下传递对应的数据信号，并在DDR4 UDIM或DDR5的模式下为无信号状态。
4.如权利要求1所述的接点排列，其中该些共用接点其中的两个为接地状态，以作为信号的参考回路。
5.如权利要求1所述的接点排列，其中该些共用接点与该些专用接点的总数为至少12个。
6.如权利要求1所述的接点排列，其中该些共用接点与该些专用接点的总数为14个，该些专用接点其中的四个为两对专用接点差动对，且该专用接点差动对在DDR4 RDIM或LPDDR5的模式下传递对应的数据信号，并在DDR4 UDIM或DDR5的模式下为无信号状态。
7.如权利要求1所述的接点排列，其中该第一模式为DDR4 RDIM或LPDDR5其中之一，且该第二模式为DDR4 UDIM或DDR5其中之一。
8.如权利要求1所述的接点排列，其中该些共用接点在DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的模式下传递对应的控制信号。
9.如权利要求1所述的接点排列，其中该些专用接点其中的至少一个在DDR5或LPDDR5的模式下传递对应的控制信号，并在DDR4 UDIM、DDR4RIDM的模式下为无信号状态。
10.如权利要求1所述的接点排列，其中该些专用接点其中的至少一个在DDR4 UDIM或DDR4 RIDM的模式下传递对应的控制信号，并在DDR5或LPDDR5的模式下为无信号状态。
11.如权利要求1所述的接点排列，其中该些专用接点至少包括第一专用接点与第二专用接点，该第一专用接点是用于DDR4 UDIM和DDR4RIDM模式的其中之一，且该第二专用接点是用于在DDR5或LPDDR5模式的其中之一。
12.如权利要求1所述的接点排列，其中该些共用接点其中的两个为电源状态，以作为信号的参考回路。
13.如权利要求1所述的接点排列，其中该些共用接点其中的两个为共用接点差动对，且该共用接点差动对在DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的模式下传递对应的时钟脉冲信号。
14.如权利要求1所述的接点排列，其中该些共用接点其中的两个为电源状态，以与该些接地接点一起隔绝时钟脉冲信号。
15.如权利要求1所述的接点排列，其中该些专用接点其中的两个为专用接点差动对，且该专用接点差动对在DDR5或LPDDR5的模式下传递对应的时钟脉冲信号，并在DDR4 UDIM或DDR4 RIDM的模式下为无信号状态。
16.如权利要求1所述的接点排列，其中该些接点群包括具有一专用接点差动对的第一接点群及具有共用接点差动对的第二接点群，且具有该共用接点差动对的该第二接点群相对于具有该专用接点差动对的该第一接点群较远离该些接点群的形状中心。
17.如权利要求1所述的接点排列，其中该接点群包括共用接点差动对及专用接点差动对，且该共用接点差动对相对于该专用接点差动对较远离该接点群的形状中心。
18.如权利要求1所述的接点排列，其适于排列于线路板，且该线路板包括封装基板或主机板。
19.如权利要求18所述的接点排列，其中该线路板包括多个线路层及多个导电孔道，该些导电孔道连接该些线路层的至少两个，除最靠近该表面的该线路层外，其余的该些线路层的每一个在该些导电孔道的相邻两个之间仅具有单一走线。
20.一种电子总成，包括：
线路板，具有接点排列，该接点排列包括：
多个接点群，其中至少一接点群包括：
多个共用接点，在第一模式及第二模式下传递对应该第一模式及该第二模式的信号；
多个专用接点，传递对应该第一模式的信号且不传递对应该第二模式的信号；以及
多个接地接点，围绕该些共用接点及该些专用接点。
21.如权利要求20所述的电子总成，还包括：
芯片，安装至该线路板。
22.如权利要求20所述的电子总成，还包括：
芯片封装体，安装至该线路板。
23.如权利要求20所述的电子总成，其中该线路板包括多个线路层及多个导电孔道，该些导电孔道连接该些线路层的至少两个，除最靠近该表面的该线路层外，其余的该些线路层的每一个在该些导电孔道的相邻两个之间仅具有单一走线。
24.如权利要求20所述的电子总成，其中该些共用接点其中的两个为共用接点差动对，以传递DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的数据信号。
25.如权利要求20所述的电子总成，其中该些专用接点其中的两个为专用接点差动对，且该专用接点差动对在DDR4 RDIM或LPDDR5的模式下传递对应的数据信号，并在DDR4 UDIM或DDR5的模式下为无信号状态。
26.如权利要求20所述的电子总成，其中该些共用接点在DDR4UDIM、DDR4 RIDM、DDR5或LPDDR5的模式下传递对应的控制信号。
27.如权利要求20所述的电子总成，其中该些专用接点其中的至少一个在DDR5或LPDDR5的模式下传递对应的控制信号，并在DDR4 UDIM、DDR4 RIDM的模式下为无信号状态。
28.如权利要求20所述的电子总成，其中该些专用接点其中的至少一个在DDR4 UDIM或DDR4 RIDM的模式下传递对应的控制信号，并在DDR5或LPDDR5的模式下为无信号状态。
29.如权利要求20所述的电子总成，其中该些专用接点至少包括第一专用接点与第二专用接点，该第一专用接点是用于DDR4 UDIM和DDR4RIDM模式的其中之一，且该第二专用接点是用于在DDR5或LPDDR5模式的其中之一。
30.如权利要求20所述的电子总成，其中该些共用接点其中的两个为共用接点差动对，且该共用接点差动对在DDR4 UDIM、DDR4 RIDM、DDR5或LPDDR5的模式下传递对应的时钟脉冲信号。
31.如权利要求20所述的电子总成，其中该些专用接点其中的两个为专用接点差动对，且该专用接点差动对在DDR5或LPDDR5的模式下传递对应的时钟脉冲信号，并在DDR4 UDIM或DDR4 RIDM的模式下为无信号状态。
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