JP2007158266A - 積層型電子部品およびその製造方法 - Google Patents

Abstract

【課題】誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラックが有効に防止され、信頼性の高い積層型電子部品を提供すること。
【解決手段】内部電極層と層間誘電体層とが交互に積層された内層部と、前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品において、前記層間誘電体層の積層数をｎ（ただし、ｎ≧１００）とした場合に、前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層の電極厚みの平均値Ｔｆｏと、前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層の電極厚みの平均値Ｔｆｃと、を所定の関係にする。
【選択図】図２

Description

本発明は、積層セラミックコンデンサなどの積層型電子部品およびその製造方法に係り、さらに詳しくは、誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラックが有効に防止された積層型電子部品およびその製造方法に関する。

積層型電子部品としての積層セラミックコンデンサは、小型、大容量、高信頼性の電子部品として広く利用されており、１台の電子機器の中で使用される個数も多数にのぼる。

このような積層セラミックコンデンサは、通常、次のような方法で製造される。すなわち、まず誘電体粉末、バインダ、有機溶剤を含むセラミック塗料を準備する。次に、このセラミック塗料を、ドクターブレード法などを用いてＰＥＴ製フィルム上に塗布し、加熱乾燥させた後、ＰＥＴ製フィルムを剥離してセラミックグリーンシートを得る。次に、このセラミックグリーンシート上に内部電極を印刷して乾燥させ、これらを積層したものをチップ状に切断してグリーンチップとし、このグリーンチップを焼成後、端子電極を形成することにより製造される。

積層セラミックコンデンサを製造する場合には、コンデンサとして必要とされる所望の静電容量に基づき、内部電極が形成されるシートの層間厚みは、約１μｍ〜１００μｍ程度の範囲に設定される。また、積層セラミックコンデンサでは、コンデンサチップの積層方向における外側部分には、内部電極が形成されない外層部分が形成される。この内部電極が形成されない部分に対応する誘電体層の厚みは、数十μｍ〜数百μｍ程度であり、通常、コンデンサ素子内部を保護するために形成される。

一方、内部電極の導電材として、一般にＰｄやＰｄ合金が用いられているが、Ｐｄは高価であるため、比較的安価なＮｉやＮｉ合金等の卑金属が使用されるようになってきている。内部電極の導電材として卑金属を用いる場合、大気中で焼成を行なうと内部電極が酸化してしまうという問題があるため、誘電体層と内部電極との同時焼成を、還元性雰囲気中で行なう必要がある。しかし、還元性雰囲気中で焼成すると、誘電体層が還元されてしまい、比抵抗が低くなってしまう。このため、非還元性の誘電体材料が開発されている。

しかしながら、非還元性の誘電体材料を用いた場合においても、内部電極を構成するＮｉの影響により、内部電極が形成されたシートが多数積層された部分（内層部）と、内部電極が形成されない部分（外層部）とで、焼成時の収縮挙動が異なってしまうこととなり、そして、その結果、コンデンサ素子本体内部にクラックが発生してしまうという問題があった。

これに対して、たとえば特許文献１では、内部電極を構成する電極膜が存在している部分の割合に関し、素子中心部付近に配置される内部電極と、外層部付近に配置される内部電極とで、異なる構成とした積層セラミックコンデンサが開示されている。特に、この文献では、素子中心部付近に配置される内部電極と比較して、外層部付近に配置される内部電極のほうが、電極膜の存在している部分の割合が多くなるような構成としている。

しかしながら、この文献では、誘電体層の厚みを５μｍ程度までしか薄層化しておらず、たとえば、誘電体層を３μｍ以下とし、さらなる薄層、多層化を進めた場合には、次のような問題があった。すなわち、薄層、多層化を進めると、内層部と外層部との間における焼成時の収縮挙動の差に基づく構造の歪みがさらに大きくなってしまい、図４（Ａ）および図４（Ｂ）に示すような平面（上面または底面）から側面にかけてクラック（平側クラック）が発生してしまうという問題があった。なお、この図４（Ａ）および図４（Ｂ）は、積層セラミックコンデンサの長さ方向（すなわち、端子電極が形成されている端面と平行な面）における切断面を示す図である。

特開平１１−３１６３３号公報

本発明は、このような実状に鑑みてなされ、誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラックが有効に防止され、信頼性の高い積層型電子部品およびその製造方法を提供することを目的とする。

本発明者等は、上記目的を達成するために、鋭意検討を行った結果、外層部付近における内部電極層の厚みと、素子本体中心部付近における内部電極層の厚みと、を所定の関係とすることにより、誘電体層を薄層、多層化した場合においても、平側クラックの発生を有効に防止できることを見出し、本発明を完成させるに至った。

すなわち、本発明に係る積層型電子部品は、
内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
前記層間誘電体層の厚みが３μｍ以下であり、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
前記層間誘電体層の積層数をｎ（ただし、ｎ≧１００）、
前記切断面における各内部電極層の長さ方向の中心から、全電極長さに対し８０％の長さを占める部分を電極中央部とした場合に、
前記電極中央部における電極厚みに関し、
前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層の電極厚みの平均値Ｔｆｏと、
前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層の電極厚みの平均値Ｔｆｃと、が０．９５≦Ｔｆｏ／Ｔｆｃ≦１．１０である。

本発明の積層型電子部品において、好ましくは、
前記電極中央部における、下記式（１）で表される電極厚みのＣ．Ｖ．値に関し、
前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｏと、
前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｃと、が０．８０≦ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ≦１．２０である。
電極厚みのＣ．Ｖ．値（％）＝（電極中央部における電極厚みの標準偏差σ／電極中央部における電極厚みの平均値ｘ）×１００ …（１）

本発明の積層型電子部品において、好ましくは、前記内部電極層の電極厚みが２μｍ以下である。

本発明の積層型電子部品において、好ましくは、前記内部電極層に含まれる導電材がＮｉまたはＮｉ合金である。

本発明に係る積層型電子部品の製造方法は、
内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品を製造する方法であって、
焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
前記層間グリーンシートの表面に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がｎ（ただし、ｎ≧１００）層となるように積層し、内層部用積層体を得る工程と、
前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
前記グリーンチップを焼成する工程と、を有し、
焼成後に前記内部電極層となる電極ペースト膜に関し、
前記内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは、５以上、３０以下）までに位置することとなる電極ペースト膜の厚みをＴｇｏとし、それ以外の部分に位置することとなる電極ペースト膜の厚みをＴｇｃとした場合に、前記ＴｇｏとＴｇｃとの関係を、０．６０≦Ｔｇｏ／Ｔｇｃ≦０．９５とする。

本発明に係る積層型電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップインダクタ、チップバリスタ、チップサーミスタ、チップ抵抗、その他の表面実装チップ型電子部品（ＳＭＤ）などが例示される。

本発明の積層型電子部品においては、外層部付近における内部電極層の電極厚みの平均値Ｔｆｏと、素子本体中心部付近における内部電極層の電極厚みの平均値Ｔｆｃとを０．９５≦Ｔｆｏ／Ｔｆｃ≦１．１０の関係としている。そのため、層間誘電体層の厚みを３μｍ以下とし、その積層数を１００層以上とした場合においても、平面から側面にかけて発生する平側クラックを有効に防止することができ、信頼性の高い積層型電子部品を提供することができる。

さらに、本発明の製造方法においては、外層部付近に位置することとなる電極ペースト膜の厚みＴｇｏと、それ以外の部分に位置することとなる電極ペースト膜の厚みＴｇｃとが、０．６０≦Ｔｇｏ／Ｔｇｃ≦０．９５の関係となるように、各電極ペースト膜を形成する。そのため、焼成時に、内層部と外層部との界面における、熱膨張差を緩和することができる。そして、その結果、平面から側面にかけて発生する平側クラックを有効に防止することができ、信頼性の高い積層型電子部品を提供することができる。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図２は図１に示すII−II線に沿う積層セラミックコンデンサの概略断面図、
図３（Ａ）は電極厚みの平均値の測定方法を説明するための図、図３（Ｂ）は電極厚みのＣ．Ｖ．値の測定方法を説明するための図、
図４（Ａ）、図４（Ｂ）は積層セラミックコンデンサの平側クラックを説明するための図である。

積層セラミックコンデンサ
図１に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１は、層間誘電体層２と内部電極層３とが交互に積層された構成のコンデンサ素子本体１０を有する。このコンデンサ素子本体１０の両側端部には、素子本体１０の内部で交互に配置された内部電極層３と各々導通する一対の端子電極４，４が形成してある。内部電極層３は、各側端面がコンデンサ素子本体１０の対向する２端部の表面に交互に露出するように積層してある。一対の端子電極４，４は、コンデンサ素子本体１０の両端部に形成され、交互に配置された内部電極層３の露出端面に接続されて、コンデンサ回路を構成する。

そして、コンデンサ素子本体１０において、内部電極層３および層間誘電体層２の積層方向の上端部および下端部には、それぞれ外側誘電体層２０が配置してあり、素子本体１０の内部を保護している。すなわち、コンデンサ素子本体１０は、複数の内部電極層３および層間誘電体層２が積層された内層部１００と、この内層部１００の上下面に位置し、外側誘電体層２０から形成される一対の外層部２００とからなる。

コンデンサ素子本体１０の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、長さＬ（０．６〜５．６ｍｍ、好ましくは０．６〜３．２ｍｍ）×幅Ｗ（０．３〜５．０ｍｍ、好ましくは０．３〜１．６ｍｍ）×厚みＴ（０．１〜１．９ｍｍ、好ましくは０．３〜１．６ｍｍ）程度である。

誘電体層２および２０
層間誘電体層２および外側誘電体層２０は、誘電体磁器組成物で構成される。誘電体層２，２０を構成する誘電体磁器組成物の組成は、特に限定されないが、たとえば、｛（Ｂａ_{（１−ｘ−ｙ）} Ｃａ_ｘ Ｓｒ_ｙ ）Ｏ｝_Ａ （Ｔｉ_{（１−ｚ）} Ｚｒ_ｚ ）_Ｂ Ｏ_２ で表される誘電体酸化物を含む主成分を有するものが挙げられる。なお、Ａ，Ｂ，ｘ，ｙ，ｚは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Ｓｒ，Ｙ，Ｇｄ，Ｔｂ，Ｄｙ，Ｖ，Ｍｏ，Ｈｏ，Ｙｂ，Ｚｎ，Ｃｄ，Ｔｉ，Ｓｎ，Ｗ，Ｂａ，Ｃａ，Ｍｎ，Ｍｇ，Ｃｒ，Ｓｉ，およびＰの酸化物から選ばれる１種類以上を含む副成分が例示される。

副成分を添加することにより、主成分の誘電特性を劣化させることなく低温焼成が可能となり、層間誘電体層２を薄層化した場合の信頼性不良を低減することができ、長寿命化を図ることができる。ただし、本発明では、各誘電体層２，２０を構成するセラミック粒子の組成は、上記に限定されるものではない。

層間誘電体層２の積層数や厚み等の諸条件は、目的や用途に応じ適宜決定すればよいが、本実施形態では、層間誘電体層２の厚みは、３μｍ以下、好ましくは０．５〜２．８μｍ、より好ましくは１．０〜２．５μｍである。内部電極層３に挟まれた層間誘電体層２の積層数は、１００層以上であり、好ましくは１５０層以上と多層化されている。また、外側誘電体層２０の厚みは、たとえば３０μｍ〜数百μｍ程度である。

内部電極層３
内部電極層３に含有される導電材は特に限定されないが、誘電体層２，２０の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ｎｉ、Ｃｕ、Ｎｉ合金またはＣｕ合金が好ましい。内部電極層３の主成分をＮｉなどの卑金属にした場合には、誘電体が還元されないように、低酸素分圧（還元雰囲気）で焼成するという方法がとられている。

次いで、内部電極層３の厚みについて、図２を使用して説明する。この図２は、図１に示すII−II線に沿う概略断面図（長さ方向の断面図）である。なお、図２においては、図１と比較して、素子本体１０の内部の構造を簡素化して表してある。また、図２に示す断面においては、内部電極層３は、各側端面に露出することなく、両側面に配置された側面余白部２２により保護された構成となっている。なお、この側面余白部２２は、層間誘電体層２や外側誘電体層２０と同様に誘電体磁器組成物で構成されている。

本実施形態では、図２に示す外層側に位置する各内部電極層の厚みの平均値Ｔｆｏ［μｍ］と、素子本体１０の中心部に位置する各内部電極層の厚みの平均値Ｔｆｃ［μｍ］との比である内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）を、０．９５≦Ｔｆｏ／Ｔｆｃ≦１．１０の関係、好ましくは０．９５≦Ｔｆｏ／Ｔｆｃ≦１．０５の関係とする。内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）を上記範囲とすることにより、層間誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラックを有効に防止することができる。

外層側に位置する各内部電極層の電極厚みの平均値Ｔｆｏは、素子本体１０の下側に配置された外層部２００、および上側に配置された外層部２００から、それぞれ１５層目まで（合計３０層）の各内部電極層の電極厚みを平均することにより求められる平均値である。

また、素子本体１０の中心部に位置する各内部電極層の電極厚みの平均値Ｔｆｃは、層間誘電体層２の積層数をｎとした場合に、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層２を中心とした上下１５層（合計３０層）の各内部電極層の電極厚みを平均することにより求められる平均値である。すなわち、たとえば、層間誘電体層２の積層数が２００層（すなわち、ｎ＝２００）の場合、平均値Ｔｆｃは、１００層目の層間誘電体層２を挟んでいる一対の内部電極層、およびこれと連続する上下１４層の各内部電極層の電極厚みの平均値である。

内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）が小さすぎると、平側クラックが発生し易くなる。一方、大きすぎると、層間誘電体層２と内部電極層３との界面で層間剥離（デラミネーション）が発生し易くなる。

なお、各内部電極層の電極厚みの平均値Ｔｆｏ，Ｔｆｃは、次の方法により求める。すなわち、まず、外層側および中心部に位置する各内部電極層の電極厚みを測定する。具体的には、図３（Ａ）に示すように内部電極層３における電極途切れ部分を考慮することなく、実際に電極層が形成されている部分の厚みを測定し、この厚みを各内部電極層の電極厚みとする。

また、電極層の厚みを測定する際には、図２に示す電極中央部について、その厚みを測定する。すなわち、被測定部分を、図２に示す電極中央部とする。電極中央部における電極厚みを測定することにより、側面余白部２２に起因する電極厚みのバラツキの影響を小さくすることができるからである。なお、図２に示す電極中央部は、各内部電極層の図２に示す幅方向（Ｗ方向）における中心部から８０％の長さを占める部分である。

そして、得られた各内部電極層の電極厚みを平均することにより、各内部電極層の電極厚みの平均値Ｔｆｏ、Ｔｆｃを求めることができる。すなわち、本実施形態では、図２に示す電極中央部について測定を行い、図３（Ａ）に示すように、実際に電極層が形成されている部分の厚みを測定することにより、各内部電極層の電極厚みの平均値Ｔｆｏ、Ｔｆｃを求める。

なお、内部電極層３の電極厚みは、各平均値Ｔｆｏ、Ｔｆｃが上記関係となっていれば良く、特に限定されないが、好ましくは２μｍ以下、より好ましくは１．５μｍ以下と薄層化されている。

さらに、本実施形態では、外層側に位置する各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｏ［％］と、素子本体１０の中心部に位置する各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｃ［％］との比である内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）を、好ましくは０．８０≦ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ≦１．２０の関係、より好ましくは０．８５≦ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ≦１．１５の関係とする。内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）を上記範囲とすることにより、本発明の作用効果をより高めることができる。

なお、外層側および中心部に位置する各内部電極層の電極厚みのＣ．Ｖ．値は、次の方法により求める。すなわち、まず、外層側および中心部に位置する各内部電極層の電極厚みを、幅方向（Ｗ方向）に沿って複数点測定する。具体的には、図３（Ｂ）に示すように、幅方向（Ｗ方向）に沿って複数の測定点における、実際の電極厚みを測定し、複数の測定データを収集する。たとえば、内部電極層が実際に形成されている部分においては、測定データは内部電極層自体の厚みとなり、一方で、内部電極層が途切れている部分においては、電極厚みが０μｍとなる。なお、幅方向（Ｗ方向）に沿った複数の測定点は等間隔とし、その間隔は３〜１５μｍとすることが好ましい。測定間隔が広すぎると、正確なデータを収集することが困難となる。また、電極厚みのＣ．Ｖ．値を求める際においても、上記と同様に、図２に示す電極中央部について測定を行う。

そして、複数の測定データから、電極厚みの標準偏差σおよび電極厚みの平均値ｘを求め、下記式（１）により、外層側および中心部に位置する各内部電極層の電極厚みのＣ．Ｖ．値を算出する。
電極厚みのＣ．Ｖ．値（％）＝（電極中央部における電極厚みの標準偏差σ／電極中央部における電極厚みの平均値ｘ）×１００ …（１）

このようにして求められる電極厚みのＣ．Ｖ．値は、図２に示す幅方向（Ｗ方向）における、各内部電極層の厚みのばらつきを示す指標であり、たとえば、内部電極層中に電極途切れ部分が多く存在する場合には、電極途切れ部分の厚みは０μｍとなるため、この電極厚みのＣ．Ｖ．値は大きくなる傾向にある。

内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）が小さすぎると、平側クラックが発生し易くなる。一方、大きすぎると、層間誘電体層２と内部電極層３との界面で層間剥離（デラミネーション）が発生し易くなる。
なお、内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）、内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）は、素子本体の長さを１００％とした場合に、長さ方向（Ｌ方向）の１５〜８５％の深さにおける断面において、上記範囲となっていることが好ましい。

端子電極４
端子電極４に含有される導電材は特に限定されないが、通常、ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等を用いる。なお、ＡｇやＡｇ−Ｐｄ合金等も、もちろん使用可能である。なお、本実施形態では、安価なＮｉ，Ｃｕや、これらの合金を用いることができる。
端子電極４の厚さは用途等に応じて適宜決定されればよいが、通常、１０〜５０μｍ程度であることが好ましい。

積層セラミックコンデンサの製造方法
次に、本発明の一実施形態に係る積層セラミックコンデンサの製造方法について説明する。
（１）まず、焼成後に図１に示す層間誘電体層２を構成することになるセラミックグリーンシート（層間グリーンシート）を製造するために、層間グリーンシート用ペーストを準備する。
層間グリーンシート用ペーストは、誘電体磁器組成物原料を塗料化することにより調製される。層間グリーンシート用ペーストは、誘電体磁器組成物原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。

誘電体磁器組成物原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。誘電体磁器組成物原料は、通常、平均粒子径が０．４μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、層間グリーンシートをきわめて薄いものとするためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

また、層間グリーンシート用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体磁器組成物原料とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、たとえば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。

（２）次いで、図１に示す内部電極層３を形成するための電極層用ペーストを準備する。電極層用ペーストは、上記した各種導電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、上記した有機ビヒクルとを混練して調製する。なお、電極層用ペーストには、必要に応じて、共材としてセラミック粉末が含まれていても良い。共材は、焼成過程において導電性粉末の焼結を抑制する作用を奏する。

（３）上記にて調製した層間グリーンシート用ペースト、および電極層用ペーストを使用して、焼成後に層間誘電体層２となる層間グリーンシートと、焼成後に内部電極層３となる電極ペースト膜と、を交互に積層し、焼成後に内層部１００となる内層部用積層体を製造する。

具体的には、まず、ドクターブレード法などにより、支持体としてのキャリアシート上に、層間グリーンシートを形成する。層間グリーンシートは、キャリアシート上に形成された後に乾燥される。層間グリーンシートの乾燥温度は、好ましくは５０〜１００℃であり、乾燥時間は、好ましくは１〜２０分である。

次いで、上記にて形成した層間グリーンシートの表面に、電極層用ペーストを用いて、電極ペースト膜を所定パターンで形成し、電極ペースト膜を有する層間グリーンシートを得る。そして、得られた電極ペースト膜を有する層間グリーンシートを交互に積層し、内層部用積層体を得る。なお、電極ペースト膜の形成方法としては、特に限定されないが、印刷法、転写法などが例示される。また、必要に応じて、電極ペースト膜が形成されていない部分に、余白パターン膜を形成しても良い。余白パターン膜は、上記した層間グリーンシート用ペーストを用いて、印刷法や転写法などで形成すれば良い。

本実施形態では、焼成後に内層部１００となる内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは５以上、３０以下であり、好ましくは１０以上、２０以下）に位置することとなる電極ペースト膜（以下、外側電極ペースト膜とする）の厚みＴｇｏ［μｍ］と、それ以外の部分に位置することとなる電極ペースト膜（以下、内側電極ペースト膜とする）の厚みをＴｇｃ［μｍ］と、を次のような関係とする。すなわち、外側電極ペースト膜の厚みＴｇｏと、内側電極ペースト膜の厚みＴｇｃとの比である電極ペースト膜の厚み比（Ｔｇｏ／Ｔｇｃ）を０．６０≦Ｔｇｏ／Ｔｇｃ≦０．９５の関係、好ましくは０．７０≦Ｔｇｏ／Ｔｇｃ≦０．９５の関係とする。

このように、積層方向の上端面および下端面から所定の積層数（すなわち、ｍ層目まで）の電極ペースト膜の厚みＴｇｏと、それ以外の電極ペースト膜の厚みＴｇｃと、を異なる厚みとするとともに、各ペースト膜の厚みを上記関係とすることにより、次のような効果を得ることができる。すなわち、層間誘電体層２を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラックを有効に防止することができ、得られる積層セラミックコンデンサの信頼性の向上を図ることができる。

Ｔｇｏ／Ｔｇｃが小さ過ぎると、外側電極ペースト膜の厚みが薄くなり過ぎてしまい、焼成後における電極途切れが顕著となり、静電容量が低下してしまうおそれがある。一方、Ｔｇｏ／Ｔｇｃが大き過ぎると、上記した効果が得られなくなる。また、厚みＴｇｏで形成する外側電極ペースト膜の積層数を示すｍが小さすぎると、上記した効果が得られなくなる。一方、ｍが大きすぎると、層間誘電体層２と内部電極層３との界面で層間剥離（デラミネーション）が発生するおそれがある。

なお、内側電極ペースト膜の厚みＴｇｃの厚みは、特に限定されないが、好ましくは０．５〜２．０μｍ、より好ましくは０．７〜１．５μｍとする。

（４）次いで、上記にて得られた内層部用積層体の積層方向の上端部および下端部に、焼成後に外側誘電体層２０となる外側グリーンシートを単層または複層で積層する。外側グリーンシートは、外側グリーンシート用ペーストを用いて、支持体としてのキャリアシート上に形成したのちに、キャリアシートを剥離することにより製造される。外側グリーンシートは、好ましくは５〜１００μｍ、より好ましくは５〜３０μｍ程度の厚みで形成される。なお、外側グリーンシート用ペーストは、上述した層間グリーンシート用ペーストと同様にして製造すれば良い。

そして、このようにして得られた積層体を、所定のサイズに切断し、グリーンチップとした後、脱バインダ処理および焼成を行い、さらに、層間誘電体層２および外側誘電体層２０を再酸化させるため熱処理することにより、図１に示すコンデンサ素子本体１０を得る。

脱バインダ処理は、内部電極層３を形成するための電極層用ペースト中の導電材の種類に応じて適宜決定すれば良いが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、脱バインダ雰囲気中の酸素分圧を１０^−４５ 〜１０^５ Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、脱バインダ効果が低下する。また酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、それ以外の脱バインダ条件としては、昇温速度を好ましくは５〜３００℃／時間、より好ましくは１０〜１００℃／時間、保持温度を好ましくは１８０〜４００℃、より好ましくは２００〜３５０℃、温度保持時間を好ましくは０．５〜２４時間、より好ましくは２〜２０時間とする。また、焼成雰囲気は、空気もしくは還元性雰囲気とすることが好ましく、還元性雰囲気における雰囲気ガスとしては、たとえばＮ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

グリーンチップ焼成時の雰囲気は、電極層用ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、１０^−７〜１０^−３Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、焼成時の保持温度は、好ましくは１１００〜１４００℃、より好ましくは１１５０〜１３８０℃、さらに好ましくは１２００〜１３５０℃である。保持温度が前記範囲未満であると緻密化が不十分となり、前記範囲を超えると、内部電極層の異常焼結による電極の途切れや、内部電極層構成材料の拡散による容量温度特性の悪化、誘電体磁器組成物の還元が生じやすくなる。

これ以外の焼成条件としては、昇温速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間、温度保持時間を好ましくは０．５〜８時間、より好ましくは１〜３時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間とする。また、焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

還元性雰囲気中で焼成した場合、コンデンサ素子本体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これによりＩＲ寿命を著しく長くすることができるので、信頼性が向上する。

アニール雰囲気中の酸素分圧は、０．１Ｐａ以上、特に０．１〜１０Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると誘電体層の再酸化が困難であり、前記範囲を超えると内部電極層が酸化する傾向にある。

アニールの際の保持温度は、１１００℃以下、特に５００〜１１００℃とすることが好ましい。保持温度が前記範囲未満であると誘電体層の酸化が不十分となるので、ＩＲが低く、また、ＩＲ寿命が短くなりやすい。一方、保持温度が前記範囲を超えると、内部電極層が酸化して容量が低下するだけでなく、内部電極層が誘電体素地と反応してしまい、容量温度特性の悪化、ＩＲの低下、ＩＲ寿命の低下が生じやすくなる。なお、アニールは昇温過程および降温過程だけから構成してもよい。すなわち、温度保持時間を零としてもよい。この場合、保持温度は最高温度と同義である。

これ以外のアニール条件としては、温度保持時間を好ましくは０〜２０時間、より好ましくは２〜１０時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは１００〜３００℃／時間とする。また、アニールの雰囲気ガスとしては、たとえば、加湿したＮ_２ ガス等を用いることが好ましい。

上記した脱バインダ処理、焼成およびアニールにおいて、Ｎ_２ ガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は５〜７５℃程度が好ましい。

脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。一方、これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Ｎ_２ ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全過程を加湿したＮ_２ ガス雰囲気としてもよい。

このようにして得られた焼結体（素子本体１０）には、例えばバレル研磨、サンドブラスト等にて端面研磨を施し、その後、端子電極用ペーストを焼きつけて端子電極４が形成される。端子電極用ペーストの焼成条件は、たとえば、加湿したＮ_２ とＨ_２ との混合ガス中で６００〜８００℃にて１０分間〜１時間程度とすることが好ましい。そして、必要に応じ、端子電極４上にめっき等を行うことによりパッド層を形成する。なお、端子電極用ペーストは、上記した電極層用ペーストと同様にして調製すればよい。
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、上述した実施形態では、本発明に係る積層型電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

実施例１
層間グリーンシート用ペースト、外側グリーンシート用ペーストの作製
まず、出発原料として、主成分原料としてのＢａＴｉＯ_３ 粉末と、副成分原料としてのＭｇＯ、ＭｎＯ、Ｙ_２ Ｏ_３ 、Ｖ_２ Ｏ_５ 、ＳｉＯ_２ およびＣｒ_２ Ｏ_３ とを準備した。そして、これらの出発原料をボールミルにより１６時間湿式混合することにより、誘電体磁器組成物原料を調製した。

次いで、上記にて調製した誘電体磁器組成物原料：１００重量部と、アクリル樹脂：４．８重量部と、酢酸エチル：１００重量部と、ミネラルスピリット：６重量部と、トルエン：４重量部とをボールミルで混合して塗料化し、層間グリーンシート用ペーストおよび外側グリーンシート用ペーストを作製した。

電極層用ペーストの作製
Ｎｉ粒子：４４．６重量部と、テルピネオール：５２重量部と、エチルセルロース：３重量部と、ベンゾトリアゾール：０．４重量部とを、３本ロールにより混練し、スラリー化して電極層用ペーストを作製した。

グリーンチップの形成
まず、層間グリーンシート用ペーストを用いて、ＰＥＴフィルム上に、乾燥後の厚みが２．５μｍとなるように層間グリーンシートを形成した。そして、この上に電極層用ペーストを用いて、電極ペースト膜を所定パターンで印刷した後、ＰＥＴフィルムからシートを剥離した。

一方、上記とは別に、外側グリーンシート用ペーストを用いて、ＰＥＴフィルム上に、乾燥後の厚みが１０μｍとなるように外側グリーンシートを形成した後、ＰＥＴフィルムからシートを剥離した。

次いで、電極ペースト膜を形成した層間グリーンシートを複数積層して、焼成後に内層部１００を構成することとなる内層部用積層体を形成し、この積層体の積層方向の上端面および下端面に、外側グリーンシートを複数積層することにより、グリーンチップを得た。

なお、本実施例では、層間グリーンシート上に電極ペースト膜を形成する際には、内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは表１に示す各値とした。）に位置することとなる外側電極ペースト膜の厚みＴｇｏを０．９μｍとし、それ以外の部分に位置することとなる内側電極ペースト膜の厚みＴｇｃを１．０μｍとした。すなわち、外側電極ペースト膜の厚みＴｇｏと、内側電極ペースト膜の厚みをＴｇｃと、の関係をＴｇｏ／Ｔｇｃ＝０．９０とするとともに、他の部分と比較して厚みを薄くした外側電極ペースト膜の積層数をそれぞれ変化させ、複数の試料（表１に示す試料番号１〜６）を調製した。

次いで、グリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。
脱バインダ処理条件は、昇温速度：３０℃／時間、保持温度：２５０℃、温度保持時間：８時間、雰囲気：空気中とした。
焼成条件は、昇温速度：２００℃／時間、保持温度：１２５０℃、温度保持時間：２時間、冷却速度：３００℃／時間、雰囲気ガス：加湿したＮ_２ ＋Ｈ_２ 混合ガス（酸素分圧：１０^−２Ｐａ）とした。
アニール条件は、昇温速度：２００℃／時間、保持温度：１０００℃、温度保持時間：２時間、冷却速度：３００℃／時間、雰囲気ガス：加湿したＮ_２ ガス（酸素分圧：１０^−１Ｐａ）とした。
なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を５〜７５℃としたウエッターを用いた。

次いで、得られた積層セラミック焼成体の端面をサンドブラストにて研磨した後、端子電極としてＣｕペーストを塗布し、その後、焼付けを行い、その上にめっき処理を施すことにより、図１に示す積層セラミックコンデンサの試料を得た。

得られたコンデンサ試料のサイズは、１．０ｍｍ×０．５ｍｍ×０．５ｍｍであり、内部電極層に挟まれた層間誘電体層の数は１５０とし、１層あたりの層間誘電体層の厚みは２．０μｍとした。

次いで、得られた各コンデンサ試料について、次の方法により、内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）、内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）、平側クラック発生数、およびデラミネーションの発生数を、それぞれ測定した。

内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）
得られたコンデンサ試料を、その切断面が、図２に示す断面（端子電極４を形成した端面に平行な面）となるように切断し、その切断面を研磨した。そして、その研磨面について、顕微鏡により観察を行い、上述した実施形態に記載した方法に従い、図２に示す外層側に位置する各内部電極層の厚みの平均値Ｔｆｏ［μｍ］と、素子本体１０の中心部に位置する各内部電極層の厚みの平均値Ｔｆｃ［μｍ］と、をそれぞれ測定した。そして、測定の結果得られた各内部電極層の厚みの平均値Ｔｆｏ，Ｔｆｃに基づき、内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）を算出した。結果を表１に示す。

内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）
上記と同様にして、コンデンサ試料を切断し、その後、研磨することにより得られた研磨面について、顕微鏡により観察を行い、上述した実施形態に記載した方法に従い、外層側に位置する各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｏ［％］と、素子本体１０の中心部に位置する各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｃ［％］と、をそれぞれ測定した。そして、測定の結果得られた各内部電極層の電極厚みのＣ．Ｖ．値ＣＶ−Ｔｆｏ，ＣＶ−Ｔｆｃに基づき、内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）を算出した。なお、本実施例では、実際の電極厚みを測定する際における、幅方向（Ｗ方向）に沿った複数の測定点の間隔は、１０μｍとした。結果を表１に示す。

平側クラック発生数
得られた各コンデンサ試料について、焼上げ素地を研磨し、図２に示す断面（端子電極４を形成した端面に平行な面）を目視にて観察することにより、平側クラックの発生の有無を確認した。本実施例では、図４（Ａ）または図４（Ｂ）に示すような、平面（上面または下面）から、素子本体内部を経て、側面（端子電極４を形成していない端面）にかけて発生したクラックを平側クラックとし、その発生の有無を確認した。平側クラックの有無の確認は、１００個のコンデンサ試料について行った。外観検査の結果、１００個のコンデンサ試料に対する、平側クラックの発生した試料の数を求めた。結果を表１に示す。

デラミネーションの発生数
得られた各コンデンサ試料について、焼上げ素地を研磨し、図２に示す断面（端子電極４を形成した端面に平行な面）における積層状態を目視にて観察することにより、内部電極層３と層間誘電体層２との界面におけるデラミネーションの発生の有無を確認した。デラミネーションの有無の確認は、１００個のコンデンサ試料について行った。外観検査の結果、１００個のコンデンサ試料に対する、デラミネーションの発生した試料の数を求めた。結果を表１に示す。

表１中、試料番号１は、全ての電極ペースト膜を同様の厚みで形成した試料である。また、表１中における、他の部分と比較して厚みを薄くした外側電極ペースト膜の層数は、上端面、下端面からの層数を、それぞれ表１に示す数とした。すなわち、たとえば、試料番号３においては、それぞれ、上端面からの層数を５、下端面からの層数を５とし、合計で１０層とした。

表１に示すように、外側電極ペースト膜の厚みＴｇｏと、内側電極ペースト膜の厚みをＴｇｃと、の関係をＴｇｏ／Ｔｇｃ＝０．９０とし、外側電極ペースト膜の層数（すなわち、ｍの値）を、それぞれ５層、１５層、３０層とした試料番号３〜５においては、内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）が、０．９５≦Ｔｆｏ／Ｔｆｃ≦１．１０の範囲となり、さらに、内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）が、０．８０≦ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ≦１．２０となった。そして、これら試料番号３〜５においては、平側クラックおよびデラミネーションのいずれも確認されず、良好な結果となった。

これに対し、全ての電極ペースト膜を同じ厚みで形成した試料番号１、および外側電極ペースト膜の層数を３層とした試料番号２においては、内部電極層の厚み比（Ｔｆｏ／Ｔｆｃ）および内部電極層厚みのＣ．Ｖ．値比（ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ）が本発明所定の範囲外となり、平側クラックが発生してしまい、信頼性に劣る結果となった。また、外側電極ペースト膜の層数を４５層とした試料番号６においても、同様に、Ｔｆｏ／ＴｆｃおよびＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃが本発明所定の範囲外となり、デラミネーションが発生してしまい、信頼性に劣る結果となった。

実施例２
層間グリーンシート上に電極ペースト膜を形成する際に、内層部積層体の積層方向の上端面および下端面に位置から、それぞれ１５層目（すなわち、ｍ＝１５）までの外側電極ペースト膜の厚みＴｇｏと、それ以外の部分に位置することとなる内側電極ペースト膜の厚みＴｇｃと、の比であるＴｇｏ／Ｔｇｃを表２に示すように変更した以外は、実施例１の試料番号４と同様にして、積層セラミックコンデンサの試料（試料番号７〜１０）を作製した。なお、実施例２においては、内側電極ペースト膜の厚みＴｇｃを１．０μｍに固定し、外側電極ペースト膜の厚みＴｇｏを変化させることにより、Ｔｇｏ／Ｔｇｃを調整した。そして、得られたコンデンサ試料について、実施例１と同様にして評価を行った。結果を表２に示す。

表２中、試料番号４は、実施例１の試料番号４と同じ試料である。

表２より、外側電極ペースト膜の厚みＴｇｏと、内側電極ペースト膜の厚みをＴｇｃと、の関係をＴｇｏ／Ｔｇｃ＝０．９５、０．６０とした試料番号８，９においても、同様に良好な結果が得られることが確認できる。

これに対して、Ｔｇｏ／Ｔｇｃ＝０．９８とした試料番号７においては、Ｔｆｏ／ＴｆｃおよびＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃが本発明所定の範囲外となり、平側クラックが発生してしまい、信頼性に劣る結果となった。また、Ｔｇｏ／Ｔｇｃ＝０．５０とした試料番号１０においても、同様に、Ｔｆｏ／ＴｆｃおよびＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃが本発明所定の範囲外となり、デラミネーションが発生してしまい、信頼性に劣る結果となった。

図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図である。 図２は図１に示すII−II線に沿う積層セラミックコンデンサの概略断面図である。 図３（Ａ）は電極厚みの平均値の測定方法を説明するための図、図３（Ｂ）は電極厚みのＣ．Ｖ．値の測定方法を説明するための図である。 図４（Ａ）、図４（Ｂ）は積層セラミックコンデンサの平側クラックを説明するための図である。

符号の説明

１… 積層セラミックコンデンサ
１０… コンデンサ素子本体
２… 層間誘電体層
２０… 外側誘電体層
２２… 側面余白部
３… 内部電極層
４… 端子電極
１００… 内層部
２００… 外層部

Claims (5)

1. 内部電極層と層間誘電体層とが交互に積層された内層部と、
   前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
   前記層間誘電体層の厚みが３μｍ以下であり、
   前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
   一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
   前記層間誘電体層の積層数をｎ（ただし、ｎ≧１００）、
   前記切断面における各内部電極層の長さ方向の中心から、全電極長さに対し８０％の長さを占める部分を電極中央部とした場合に、
   前記電極中央部における電極厚みに関し、
   前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層の電極厚みの平均値Ｔｆｏと、
   前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層の電極厚みの平均値Ｔｆｃと、が０．９５≦Ｔｆｏ／Ｔｆｃ≦１．１０である積層型電子部品。
2. 前記電極中央部における、下記式（１）で表される電極厚みのＣ．Ｖ．値に関し、
   前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｏと、
   前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層の電極厚みのＣ．Ｖ．値であるＣＶ−Ｔｆｃと、が０．８０≦ＣＶ−Ｔｆｏ／ＣＶ−Ｔｆｃ≦１．２０である請求項１に記載の積層型電子部品。
   電極厚みのＣ．Ｖ．値（％）＝（電極中央部における電極厚みの標準偏差σ／電極中央部における電極厚みの平均値ｘ）×１００ …（１）
3. 前記内部電極層の電極厚みが２μｍ以下である請求項１または２に記載の積層型電子部品。
4. 前記内部電極層に含まれる導電材がＮｉまたはＮｉ合金である請求項１〜３のいずれかに記載の積層型電子部品。
5. 内部電極層と層間誘電体層とが交互に積層された内層部と、
   前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品を製造する方法であって、
   焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
   焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
   前記層間グリーンシートの表面に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
   前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がｎ（ただし、ｎ≧１００）層となるように積層し、内層部用積層体を得る工程と、
   前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
   前記グリーンチップを焼成する工程と、を有し、
   焼成後に前記内部電極層となる電極ペースト膜に関し、
   前記内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは、５以上、３０以下）までに位置することとなる電極ペースト膜の厚みをＴｇｏとし、それ以外の部分に位置することとなる電極ペースト膜の厚みをＴｇｃとした場合に、前記ＴｇｏとＴｇｃとの関係を、０．６０≦Ｔｇｏ／Ｔｇｃ≦０．９５とする積層型電子部品の製造方法。

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