JP2006308686A - 液晶表示装置の製造方法 - Google Patents
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Abstract
【課題】 製造工程数を大幅に増加させることなく、ゴミ付着に起因するパターン不良を解消させるリペア方法を提供する。
【解決手段】 レジスト膜１１５は、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２、ドレイン配線１１３、半導体膜１０７及び保護膜１０８を少なくとも覆い、さらにその周囲のゲート絶縁膜１０６を覆うように形成する。さらに、このレジスト膜１１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順番に行う。このエッチングにより、ゲート絶縁膜１０６上に存在するパターン残り１１６や１１７がエッチングされる。
【選択図】 図１
【解決手段】 レジスト膜１１５は、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２、ドレイン配線１１３、半導体膜１０７及び保護膜１０８を少なくとも覆い、さらにその周囲のゲート絶縁膜１０６を覆うように形成する。さらに、このレジスト膜１１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順番に行う。このエッチングにより、ゲート絶縁膜１０６上に存在するパターン残り１１６や１１７がエッチングされる。
【選択図】 図１
Description
本発明は、液晶表示装置の製造方法に関し、特に製造過程で付着したゴミに起因するパターン不良を解消させる液晶表示装置の製造方法に関する。
液晶表示装置は、薄型で軽量の利点を有するフラットパネルディスプレイとして、益々利用場面が広がっている。利用場面が広がるにつれて、表示性能の更なる向上が望まれている。表示性能の向上としては、高輝度化、高精細化、高速応答化などがある。また表示品質の向上としては、明点不良や黒点不良などの表示不良の解消が強く望まれている。明点不良は、入力される印加電圧に応じた階調表示ができず、画素が常時点灯した状態となっている現象である。黒点不良は、入力される印加電圧に応じた階調表示ができず、画素が常時消灯した状態で黒色に見える現象である。このような表示不良が発生する原因の一つは、製造過程での異物の混入にある。
フォトリソグラフィ技術を用いパターンを形成する際に、フォトレジスト材の塗布、露光及び現像を行う。この塗布や露光前にゴミが付着すると、ゴミが付着した箇所で塗布が不均一になったり露光量が不均一になるなどして、設計上は存在しないはずの場所にレジスト残りが生じる。また、現像の際のシミも考えられる。このようなレジスト残りや現像の際のシミが発生した場合、このようなレジストパターンをマスクにエッチングを行い、その後でレジストパターンを剥離するとパターン不良が生じる。このパターン不良では、分離されているべき導電体パターンが連なって、ショートする。また、設計上は存在しないはずの場所にパターン残りが生じると、周りの電極や配線と接触して電極間や配線間のショートを誘発する場合がある。
このような表示不良のリペア方法としてはレーザ照射を用いるものが知られている。特に、明点不良の画素の電極配線に対してレーザ照射を行って、画素の表示が常に黒表示となるように修復するものである（特許文献１、特許文献２参照）。表示不良としては、常時点灯しているものよりも、常時消灯して黒表示となっているものの方が目立ちにくいので、黒表示となるように修復することで表示不良を緩和させることができる。
しかしながら、レーザ照射による表示不良のリペア方法では、明点不良や黒点不良を液晶表示装置に対して駆動電圧を供給して表示動作をさせる検査を行い、表示不良の画素を特定してリペアを行う必要がある。この場合、電気特性で測定しても低抵抗な半導体膜によるショートや容量結合しているようなときは、検出能力が低く見つけることができない場合がある。また、レーザ照射による表示不良のリペア方法のみに依存していては、表示不良となるパターン不良を内在しているアクティブマトリクス基板を良品と見なして、対向基板とを貼り合わせて液晶表示パネルの形態まで製造を進めてしまうことになるため、後工程まで不良品が流出してしまい、不良率を上げてしまう原因となる。
パターン不良箇所は、パターン不良が発生した工程で解消させることが望ましい。不良が発生した工程で解消させるために、パターン不良が見つかった場合には、導電体膜をパターニングして形成した導電体パターンを一旦エッチングして除去する。一旦除去してから、改めて導電体膜を形成し、パターニングして複数の導電体パターンを形成するのである。しかしながら、このようなリペア方法では製造工程数が大幅に増加してしまう。
［発明の目的］
したがって、本発明の目的は、製造工程数を大幅に増加させることなく、ゴミ付着に起因するパターン不良をリペアできる液晶表示装置の製造方法を提供することにある。
［発明の目的］
したがって、本発明の目的は、製造工程数を大幅に増加させることなく、ゴミ付着に起因するパターン不良をリペアできる液晶表示装置の製造方法を提供することにある。
上述した目的を達成するために、本発明の液晶表示装置の製造方法は、次の新規な特徴を備える。
すなわち、本発明の液晶表示装置の製造方法は、アクティブマトリクス基板と対向基板との間に液晶層を挟持する液晶表示装置の製造方法において、上記アクティブマトリクス基板の上方に絶縁膜を形成する工程と、上記絶縁膜上に導電体膜を形成しこれをパターニングすることにより複数の導電体パターンを形成する工程と、上記複数の導電体パターンを少なくとも覆い、かつその周囲の上記絶縁膜を覆うレジスト膜を形成する工程と、上記レジスト膜をマスクに上記アクティブマトリクス基板上方に存在しているパターン残りをエッチングする工程とを備えることを特徴とする。
好ましくは、上記絶縁膜はゲート絶縁膜であり、上記導電体パターンは上記ゲート絶縁膜上に形成される、ソース電極、ドレイン電極及びドレイン配線であることを特徴とする。
好ましくは、上記レジスト膜をマスクとしたエッチングは、ウェットエッチングとドライエッチングとを併用したエッチングであることを特徴とする。
好ましくは、上記レジスト膜をマスクとしたエッチングで、上記レジスト膜で覆われていない上記絶縁膜の表面がエッチングされくぼみ部が形成されることを特徴としている。
また好ましくは、上記ゲート絶縁膜と上記ソース電極及び上記ドレイン電極との間には薄膜トランジスタのチャネル領域が形成される半導体膜が形成されており、上記レジスト膜をマスクとして、上記導電体パターンのパターン残りを除去する第一のエッチングと、上記半導体膜のパターン残りを除去する第二のエッチングとが順に行われることを特徴とする。
好ましくは、上記レジスト膜を剥離した後で、上記絶縁膜と上記導電体パターンとを覆う層間絶縁膜を形成する工程と、上記層間絶縁膜に上記導電体パターンへ至るコンタクトホールを形成する工程と、上記層間絶縁膜上に画素電極を形成し上記コンタクトホールを介して上記導電体パターンに電気的に接続する工程とをさらに備えることを特徴とする。
［効果をもたらす手段の働き］
複数の導電体パターンを少なくとも覆い、かつその周囲の絶縁膜を覆うレジスト膜を形成し、このレジスト膜をマスクにしたエッチングにより、導電体パターンのパターン残りはエッチングされる。複数の導電体パターン間を跨ってパターン残りが存在していたと仮定しても、存在していたパターン残りは大部分が除去される。
［効果をもたらす手段の働き］
複数の導電体パターンを少なくとも覆い、かつその周囲の絶縁膜を覆うレジスト膜を形成し、このレジスト膜をマスクにしたエッチングにより、導電体パターンのパターン残りはエッチングされる。複数の導電体パターン間を跨ってパターン残りが存在していたと仮定しても、存在していたパターン残りは大部分が除去される。
本発明によれば、導電体パターンをパターン形成するのに続いて、ゴミ付着に起因するパターン不良や表示不良を、不良が発生した工程で解消させることができる。
その理由は、パターン残りが除去されて、本来分離されているべき導電体パターンが分離されて、パターン不良や表示不良を生じないように改変することができるからである。さらに、一つのマスクを使ったエッチングにより、複数個所に存在しているパターン残りを一括で除去することができるので、製造工程数の増加を極力抑制しながら、ゴミ付着に起因するパターン不良や表示不良を解消させることができる。
本発明の実施の形態について説明する前に、本発明の基本概念について説明する。本発明の液晶表示装置の製造方法では、アクティブマトリクス基板と対向基板との間に液晶層を挟持する液晶表示装置の製造方法において、アクティブマトリクス基板の上方に絶縁膜の一例としてゲート絶縁膜を形成する。さらに、この絶縁膜の一例としてのゲート絶縁膜上に導電体膜を形成する。さらに、この導電体膜をパターニングして複数の導電体パターンの一例としての、ソース電極、ドレイン電極及びドレイン配線などを形成する。さらに、この複数の導電体パターンの一例としてのソース電極、ドレイン電極及びドレイン配線は少なくとも覆い、かつその周囲の上記絶縁膜の一例としてのゲート絶縁膜を覆うレジスト膜を形成する。さらに、このレジスト膜をマスクにアクティブマトリクス基板上方に存在している導電体パターンのパターン残りをエッチングする。このような工程を備えることを特徴とするものである。
（第一の実施の形態）
初めに、本発明の第一実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図１は、本発明の第一の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図２は、本発明の第一の実施形態による効果を説明するための製造工程順の平面図である。図３は、図１のＴＦＴ１１４付近の製造工程順の断面図である。
（第一の実施の形態）
初めに、本発明の第一実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図１は、本発明の第一の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図２は、本発明の第一の実施形態による効果を説明するための製造工程順の平面図である。図３は、図１のＴＦＴ１１４付近の製造工程順の断面図である。
第一実施の形態は、本発明をＩＰＳ型液晶表示装置に適用した場合である。まず、ガラス基板１０１上の全面に導電体膜を形成し、これをパターニングすることにより、図１（ａ）及び図３（ａ）に示すようにゲート電極１０２、ゲート配線１０３、共通電極１０４及び共通配線１０５を形成する。図１（ａ）に示すように、ゲート電極１０２とゲート配線１０３とは一体形成されており、ゲート配線１０３からゲート電極１０２が分岐して形成されている。また、共通電極１０４と共通配線１０５とは一体形成されており、共通配線１０５から共通電極１０４が分岐して形成されている。次に、これら電極や配線とガラス基板１０１を覆うゲート絶縁膜１０６を形成する。
さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜を順に成膜して積層構造を形成した後、これをパターニングしてアイランド状の半導体膜１０７と保護膜１０８を形成する。半導体膜１０７はゲート電極１０２の上方のゲート絶縁膜１０６上に配置されている。保護膜１０８は、ゲート配線１０３とドレイン配線１１３とが交差する箇所のゲート絶縁膜１０６上に配置されている。保護膜１０８は、その後に形成されるドレイン配線１１３がゲート配線１０３と交差する部分で、ゲート配線１０３とドレイン配線１１３との静電耐圧を向上させるために配置している。また、段差で断線するのを防止するために設けている。
次に、ゲート絶縁膜１０６、半導体膜１０７や保護膜１０８を覆うように、導電体膜を形成する。これをパターニングして、図１（ａ）に示すように、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２及びドレイン配線１１３を形成する。このとき、ソース電極１０９とドレイン電極１１２との間に露出している半導体膜１０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
ゲート電極１０２、ゲート絶縁膜１０６、半導体膜１０７、ソース電極１０９及びドレイン電極１１２は、ＴＦＴ（薄膜トランジスタ）１１４を構成する。図１（ａ）に示すように、ソース電極１０９、ソース配線１１０及び画素電極１１１は一体形成されており、ソース配線１１０から複数の画素電極１１１が分岐して形成されている。また、ドレイン電極１１２とドレイン配線１１３とは一体形成されており、ドレイン配線１１３からドレイン電極１１３が分岐して形成されている。画素電極１１１と共通電極１０４とは、ゲート絶縁膜１０６を介してお互いに交互に平行に配置されている。画素電極１１１と共通電極１０４との間に電圧を印加することにより、液晶層の液晶分子を平面内で回転させて表示制御を行う。
次に、図１（ｂ）及び図３（ｂ）に示すようにリペア用のレジスト膜１１５を形成する。このレジスト膜１１５は、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２、ドレイン配線１１３、半導体膜１０７、及び保護膜１０８を少なくとも覆い、さらにその周囲のゲート絶縁膜１０６を覆うように形成している。
次に、このレジスト膜１１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順番に行う。このエッチングにより、ゲート絶縁膜１０６上に存在するパターン残りがエッチングされる。さらにこのエッチングにより、図３（ｃ）に示すようにレジスト膜１１５で覆われていないゲート絶縁膜１０６がエッチングされて、ゲート絶縁膜１０６の表面にくぼみ部１０６ａが形成される。
次に、パターン残りなどパターン不良が発生した状態で第一実施の形態の製造方法を説明する。まず、ガラス基板１０１上の全面に導電体膜を形成し、これをパターニングすることにより、図２（ａ）及び図３（ａ）に示すようにゲート電極１０２、ゲート配線１０３、共通電極１０４及び共通配線１０５を形成する。図２（ａ）に示すように、ゲート電極１０２とゲート配線１０３は一体形成されており、ゲート配線１０３からゲート電極１０２が分岐して形成されている。また、共通電極１０４と共通配線１０５は一体形成されており、共通配線１０５から共通電極１０４が分岐して形成されている。次に、これら電極や配線とガラス基板１０１を覆うように、ゲート絶縁膜１０６を形成する。このゲート絶縁膜１０６としては例えば、ＣＶＤ法で形成された、膜厚が３００ｎｍ〜６００ｎｍのＳｉＮｘ膜を用いる。さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜を順に成膜して積層構造を形成した後、フォトリソグラフィ技術を用いてこれをパターニングして、アイランド状の半導体膜１０７及び保護膜１０８を形成する。このパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、半導体膜のパターン残り１１６が形成される。
次に、ゲート絶縁膜１０６、半導体膜１０７や保護膜１０８を覆うように、膜厚が１００ｎｍ〜２５０ｎｍのＣｒ膜をスパッタ法により形成する。これをドライエッチング、若しくはウェットエッチングとドライエッチングとの併用エッチングによりパターニングして、図２（ａ）に示すように、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２及びドレイン配線１１３を形成する。ウェットエッチングでは、例えば硝酸系混酸をエッチング液として用いる。ドライエッチングでは、例えば塩素と酸素の混合ガスをエッチングガスとして用いる。このとき、ソース電極１０９とドレイン電極１１２との間に露出している半導体膜１０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
このＣｒ膜のパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、Ｃｒ膜のパターン残り１１７が形成される。図２（ａ）では、正規の画素電極１１１やドレイン配線１１３の外形と、パターン残り１１７の外形とを理解しやすくするために別個のパターンとして描いている。実際には、一つのＣｒ膜からパターニングして、画素電極１１１やドレイン配線１１３、パターン残り１１７が形成されているので、これらは同層で一体的に形成されている。
ここで、ゴミ付着によるパターン不良について詳しく説明する。ゴミは作業者、製造設備、レジスト膜などに由来するものである。その大きさは、３μｍ以上のものを想定している。このようなゴミがパターニングのための塗布や露光の前に付着すると、レジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングされてしまうため、半導体膜のパターン残り１１６やＣｒ膜のパターン残り１１７が形成される。このパターン残り１１６及び１１７は、理解しやすいように多少誇張して大きく描いている。図２（ａ）では、あるパターン残り１１６はソース配線１１０の下に形成されており、他のパターン残り１１６はドレイン配線１１３の下に形成されている。また、あるパターン残り１１７は三つの画素電極１１１に跨るように存在しており、これらをショートさせている。また別のパターン残り１１７は一つの画素電極１１１とドレイン配線１１３に跨るように存在しており、これらをショートさせている。
次に、図２（ｂ）及び図３（ｂ）に示すようにリペア用のレジスト膜１１５を形成する。このレジスト膜１１５は、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２、ドレイン配線１１３、半導体膜１０７及び保護膜１０８を少なくとも覆い、さらにその周囲のゲート絶縁膜１０６を覆うように形成している。具体的には、これら電極や配線、半導体膜の外縁から外側に０．２５μｍ〜１．０μｍだけ張り出して、周囲のゲート絶縁膜１０６を覆うように形成する。例えば、各電極又は各配線を覆うレジスト膜は、レジスト膜を露光するためのフォトマスク上で、その幅が各電極又は各配線より０．５μｍ〜１．０μｍだけ太くなるように形成する。
次に、このレジスト膜１１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順に行う。これはＣｒ膜のパターン残り１１７を除去するためのエッチングである。ウェットエッチングでは、例えば硝酸系混酸をエッチング液として用いる。ドライエッチングでは、例えば塩素と酸素の混合ガスをエッチングガスとして用いる。このようにエッチングを併用する理由は次のとおりである。ウェットエッチングだけではレジスト膜１１５が膨潤して剥がれたりパターン欠損になり、後のエッチングで不良を生じさせるためである。また、ドライエッチングだけではレジスト膜１１５の後退が生じてしまい、正規のパターン（ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２及びドレイン配線１１３）までエッチングされる可能性があるからである。また、ドライエッチングは、３回以上は実施しないようにする。
これらのエッチングにより、図２（ｃ）に示すように、レジスト膜１１５で覆われていない部分のパターン残り１１７は除去される。これにより、複数の画素電極１１１に跨るように存在していたパターン残り１１７は大部分が除去されて微小なパターン残り１１７ａとなる。画素電極１１１同士は、分離が必要な箇所が分離される。また、画素電極１１１とドレイン配線１１３とに跨るように存在していたパターン残り１１７は大部分が除去されて微小なパターン残り１１７ａとなる。画素電極１１１とドレイン配線１１３とは、分離される。
次に、このレジスト膜１１５をマスクとしたドライエッチングを行う。これは半導体膜のパターン残り１１６を除去するためのエッチングである。例えば、ＳＦ６とＨｅの混合ガスをエッチングガスとして用いる。このエッチングによりソース配線１１０やドレイン配線１１６の下に跨るように存在していたパターン残り１１６は大部分が除去されて微小なパターン残り１１６ａとなる。図２（ｃ）では、レジスト膜１１５を剥離した後の状態を示している。
またこのレジスト膜１１５をマスクとしたエッチングにより、図３（ｃ）で示したように、レジスト膜１１５で覆われていないゲート絶縁膜１０６が２５ｎｍ程度エッチングされて、ゲート絶縁膜１０６の表面にくぼみ部１０６ａが形成される。ゲート絶縁膜１０６の膜厚は、このエッチングによって減少する量を見込んで、膜厚を厚めに成膜する。このように考慮して設計し製造することにより、膜厚減少に起因する、バックライトの透過率のスペクトルがシフトしてパネル表示時に赤く色つく、色つき現象の発生を防止することができる。
この後は、通常のＩＰＳ型液晶表示装置の製造方法と同様にして、図４（ａ）に示すようなＩＰＳ型の液晶表示装置が完成する。簡単に説明すると、図１乃至図３を参照して説明したアクティブマトリクス基板１０の表面に配向膜１１を形成する。対向基板１２の表面には表示領域の中の画素間の領域にマトリクス状やストライプ状の遮光膜１３を形成する。遮光膜１３で囲まれた画素領域となる部分にはそれぞれカラーフィルタを配置する。カラーフィルタは赤色層１４Ｒ、緑色層１４Ｇ及び青色層１４Ｂで構成されている。さらに、カラーフィルタと遮光層１３の表面に配向膜１１を形成する。さらに、アクティブマトリクス基板１０と対向基板１２とを液晶層１５を挟持した状態で貼り合わせることにより、本実施の形態の液晶表示装置が完成する。
本実施の形態によれば、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２及びドレイン配線１１３のパターニング後に、レジスト膜１１５をマスクとしたエッチングを行っている。このエッチングによって、ソース電極１０９、ソース配線１１０、画素電極１１１、ドレイン電極１１２及びドレイン配線１１３のパターニングの際に形成されたパターン残り１１７はエッチングされてその大部分が除去され、微小なパターン残り１１７ａとなる。不要なパターン残り１１７が除去されたので、近接する配線や電極間のショートがなくなり、ゴミに起因するパターン不良を解消させることができる。さらに、レジスト膜１１５をマスクとしたエッチングによって、半導体膜１０７及び保護膜１０８のパターニングの際に形成されたパターン残り１１６もエッチングされてその大部分が除去され、微小なパターン残り１１６ａとなる。不要なパターン残り１１６が除去されたので、近接する配線や電極間のショートの可能性が小さくなり、ゴミに起因するパターン不良を解消させることができる。
さらに、本実施の形態では、このエッチングによって、複数個所のパターン残り１１７を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。さらに、同一のマスクで、複数個所のパターン残り１１６を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。
なお、本実施の形態の液晶表示装置は、画素電極１１１と共通電極１０４との間に電圧を印加することにより、液晶層の液晶分子を平面内で回転させて表示制御を行う構成のものである。図２（ｃ）に示したものでは、画素電極１１１の外縁に微小なパターン残り１１７ａが残っているが、パターン残り１１７ａは微小なので表示上認識されることはなく、問題はない。また、パターン残り１１７ａは微小なので、輝度特性上も問題はない。
（第二実施の形態）
次に、本発明の第二実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図５は、本発明の第二の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図６−Ａ及び図６−Ｂ（ｄ）は、本発明の第二の実施形態による効果を説明するための製造工程順の平面図である。図６−Ｂ（ｅ）及び（ｆ）、図６−Ｃは、図６−ＡのＴＦＴ２１４付近の製造工程順の断面図である。
（第二実施の形態）
次に、本発明の第二実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図５は、本発明の第二の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図６−Ａ及び図６−Ｂ（ｄ）は、本発明の第二の実施形態による効果を説明するための製造工程順の平面図である。図６−Ｂ（ｅ）及び（ｆ）、図６−Ｃは、図６−ＡのＴＦＴ２１４付近の製造工程順の断面図である。
第二実施の形態は、ＴＮ型液晶表示装置の製造方法に適用した例である。まず、ガラス基板２０１上の全面に導電体膜を形成し、これをパターニングすることにより、図５（ａ）及び図６−Ｂ（ｅ）に示すようにゲート電極２０２、ゲート配線２０３、共通配線２０５を形成する。図５（ａ）に示すように、ゲート電極２０２とゲート配線２０３とは一体形成されており、ゲート配線２０３からゲート電極２０２が分岐して形成されている。次に、これら電極や配線とガラス基板２０１を覆うゲート絶縁膜２０６を形成する。
さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜とを順に成膜して積層構造を形成した後、これをパターニングしてアイランド状の半導体膜２０７と保護膜２０８を形成する。半導体膜２０７はゲート電極２０２の上方のゲート絶縁膜２０６上に配置されている。保護膜２０８は、その後に形成されるドレイン配線２１３がゲート配線２０３と交差する部分で、ゲート配線２０３とドレイン配線２１３との静電耐圧を向上させるために配置している。また、段差で断線するのを防止するために設けている。
次に、ゲート絶縁膜２０６、半導体膜２０７や保護膜２０８を覆うように、導電体膜を形成する。これをパターニングして、図５（ａ）に示すように、ソース電極２０９、ソース配線２１０、ドレイン電極２１２及びドレイン配線２１３を形成する。このとき、ソース電極２０９とドレイン電極２１２との間に露出している半導体膜２０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
ゲート電極２０２、ゲート絶縁膜２０６、半導体膜２０７、ソース電極２０９及びドレイン電極２１２は、ＴＦＴ（薄膜トランジスタ）２１４を構成する。図５（ａ）に示すように、ソース電極２０９とソース配線２１０とは一体形成されている。また、ドレイン電極２１２とドレイン配線２１３とは一体形成されており、ドレイン配線２１３からドレイン電極２１２が分岐して形成されている。
次に、図５（ｂ）及び図６−Ｂ（ｆ）に示すようにリペア用のレジスト膜２１５を形成する。このレジスト膜２１５は、ソース電極２０９、ソース配線２１０、ドレイン電極２１２、ドレイン配線２１３、半導体膜２０７及び保護膜２０８を少なくとも覆い、さらにその周囲のゲート絶縁膜２０６を覆うように形成している。
次に、このレジスト膜２１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順番に行う。このエッチングにより、ゲート絶縁膜２０６上に存在するパターン残りがエッチングされる。さらにこのエッチングにより、図６−Ｃ（ｇ）に示すようにレジスト膜２１５で覆われていないゲート絶縁膜２０６がエッチングされて、ゲート絶縁膜２０６の表面にくぼみ部２０６ａが形成される。
次に、図６−Ｃ（ｈ）に示すように、全面に層間絶縁膜２１８が形成される。さらに、図６−Ｃ（ｉ）に示すように、層間絶縁膜２１８にコンタクトホール２１９が形成される。さらに、図５（ｃ）及び図６−Ｃ（ｉ）に示すように、層間絶縁膜２１８上に画素電極２２０が形成され、コンタクトホール２１９を介してソース電極２０９に電気的に接続する。
次に、パターン残りなどパターン不良が発生した状態で第二実施の形態の製造方法を説明する。まず、ガラス基板２０１上の全面に導電体膜を形成し、これをパターニングすることにより、図６−Ａ（ａ）及び図６−Ｂ（ｅ）に示すようにゲート電極２０２、ゲート配線２０３及び共通配線２０５を形成する。図６−Ａ（ａ）に示すように、ゲート電極２０２とゲート配線２０３は一体形成されており、ゲート配線２０３からゲート電極２０２が分岐して形成されている。次に、これら電極や配線とガラス基板２０１を覆うように、ゲート絶縁膜２０６を形成する。このゲート絶縁膜２０６としては例えば、ＣＶＤ法で形成された、膜厚が３００ｎｍ〜６００ｎｍのＳｉＮｘ膜を用いる。さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜を順に成膜して積層構造を形成した後、これをパターニングしてアイランド状の半導体膜２０７及び保護膜２０８を形成する。このパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、半導体膜のパターン残り２１６が形成される。
次に、ゲート絶縁膜２０６、半導体膜２０７や保護膜２０８を覆うように、膜厚が１００ｎｍ〜２５０ｎｍのＣｒ膜をスパッタ法により形成する。これをドライエッチング、若しくはウェットエッチングとドライエッチングとの併用エッチングによりパターニングして、図６−Ａ（ａ）に示すように、ソース電極２０９、ソース配線２１０、ドレイン電極２１２及びドレイン配線２１３を形成する。このとき、ソース電極２０９とドレイン電極２１２との間に露出している半導体膜２０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
このＣｒ膜のパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、Ｃｒ膜のパターン残り２１７が形成される。図６−Ａ（ａ）では、正規のソース配線２１０やドレイン配線２１３の外形と、パターン残り２１７の外形とを理解しやすくするために別個のパターンとして描いている。実際には、一つのＣｒ膜からパターニングして、ソース配線２１０やドレイン配線２１３、パターン残り２１７が形成されているので、これらは同層で一体的に形成されている。
ここで、ゴミ付着によるパターン不良について詳しく説明する。ゴミは作業者、製造設備、レジスト膜などに由来するものである。その大きさは、３μｍ以上のものを想定している。このようなゴミがパターニングのための塗布や露光の前に付着すると、レジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングされてしまうため、半導体膜のパターン残り２１６やＣｒ膜のパターン残り２１７が形成される。このパターン残り２１６及び２１７は、理解しやすいように多少誇張して大きく描いている。図６−Ａ（ａ）では、あるパターン残り２１６はソース配線２１０とドレイン配線２１３の下に跨るように存在している。他のパターン残り２１７はソース配線２１０とドレイン配線２１３に跨るように存在しており、これらをショートさせている。
次に、図６−Ａ（ｂ）及び図６−Ｂ（ｆ）に示すようにリペア用のレジスト膜２１５を形成する。このレジスト膜２１５は、ソース電極２０９、ソース配線２１０、ドレイン電極２１２、ドレイン配線２１３、半導体膜２０７及び保護膜２０８を少なくとも覆い、さらにその周囲のゲート絶縁膜２０６を覆うように形成している。具体的には、これら電極や配線、半導体膜の外縁から外側に０．２５μｍ〜１．０μｍだけ張り出して、周囲のゲート絶縁膜２０６を覆うように形成する。例えば、各電極又は各配線を覆うレジスト膜は、レジスト膜を露光するためのフォトマスク上で、その幅が各電極又は各配線より０．５μｍ〜１．０μｍだけ太くなるように形成する。
次に、このレジスト膜２１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順に行う。これはＣｒ膜のパターン残り２１７を除去するためのエッチングである。ウェットエッチングでは、例えば硝酸系混酸をエッチング液として用いる。ドライエッチングでは、例えば塩素と酸素の混合ガスをエッチングガスとして用いる。このようにエッチングを併用する理由は第一実施の形態で説明したとおりである。このエッチングにより、図６−Ａ（ｃ）に示すように、レジスト膜２１５で覆われていない部分のパターン残り２１７は除去される。これにより、ソース配線２１０とドレイン配線２１３とに跨るように存在していたパターン残り２１７は大部分が除去されて微小なパターン残り２１７ａとなる。ソース配線２１０とドレイン配線２１３とは、分離される。
次に、このレジスト膜２１５をマスクとしたドライエッチングを行う。これは半導体膜のパターン残り２１６を除去するためのエッチングである。例えば、ＳＦ６とＨｅの混合ガスをエッチングガスとして用いる。このエッチングによりソース配線２１０やドレイン配線２１３の下に跨るように存在していたパターン残り２１６は大部分が除去されて微小なパターン残り２１６ａとなる。図６−Ａ（ｃ）では、レジスト膜２１５を剥離した後の状態を示している。
またこのレジスト膜２１５をマスクとしたエッチングにより、図６−Ｃ（ｇ）で示したように、レジスト膜２１５で覆われていないゲート絶縁膜２０６が２５ｎｍ程度エッチングされて、ゲート絶縁膜２０６の表面にくぼみ部２０６ａが形成される。ゲート絶縁膜２０６の膜厚は、このエッチングによって減少する量を見込んで、膜厚を厚めに成膜する。このように考慮して設計し製造することにより、膜厚減少に起因する、バックライトの透過率のスペクトルがシフトしてパネル表示時に赤く色つく、色つき現象の発生を防止することができる。
次に、図６−Ｃ（ｈ）に示すように、全面に層間絶縁膜２１８が形成される。さらに、図６−Ｃ（ｉ）に示すように、層間絶縁膜２１８にコンタクトホール２１９が形成される。さらに、図６−Ｂ（ｄ）及び図６−Ｃ（ｉ）に示すように、層間絶縁膜２１８上に画素電極２２０が形成され、コンタクトホール２１９を介してソース電極２０９に電気的に接続する。
この後は、通常のＴＮ型液晶表示装置の製造方法と同様にして、図４（ｂ）に示すようなＴＮ型の液晶表示装置が完成する。簡単に説明すると、図５、図６−Ａ乃至図６−Ｃで説明したアクティブマトリクス基板２０の表面に配向膜２１を形成する。対向基板２２の表面には表示領域の中の画素間の領域にマトリクス状やストライプ状の遮光膜２３を形成する。遮光膜２３で囲まれた画素領域となる部分にはそれぞれカラーフィルタを配置する。カラーフィルタは赤色層２４Ｒ、緑色層２４Ｇ及び青色層２４Ｂで構成されている。さらに、カラーフィルタと遮光層２３の表面に対向電極２５を形成する。さらに、対向電極２５の表面に配向膜２１を形成する。さらに、アクティブマトリクス基板２０と対向基板２２とを液晶層２６を挟持した状態で貼り合わせることにより、本実施の形態の液晶表示装置が完成する。このＴＮ型の液晶表示装置では、アクティブマトリクス基板２０の画素電極と対向基板２２の対向電極２５との間に電圧を印加することにより、液晶層の液晶分子の傾斜を制御することにより表示を行う。
本実施の形態によれば、ソース電極２０９、ソース配線２１０、ドレイン電極２１２及びドレイン配線２１３のパターニング後に、レジスト膜２１５をマスクとしたエッチングを行っている。このエッチングによって、ソース電極２０９、ソース配線２１０、ドレイン電極２１２及びドレイン配線２１３のパターニングの際に形成されたパターン残り２１７はエッチングされてその大部分が除去され、微小なパターン残り２１７ａとなる。不要なパターン残り２１７が除去されたので、近接する配線や電極間のショートがなくなり、ゴミに起因するパターン不良を解消させることができる。さらに、レジスト膜２１５をマスクとしたエッチングによって、半導体膜２０７及び保護膜２０８のパターニングの際に形成されたパターン残り２１６もエッチングされてその大部分が除去され、微小なパターン残り２１６ａとなる。不要なパターン残り２１６が除去されたので、近接する配線や電極間のショートがなくなり、ゴミに起因するパターン不良を解消させることができる。
さらに、本実施の形態では、このエッチングによって、複数個所のパターン残り２１７を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。さらに、同一のマスクで、複数個所のパターン残り２１６を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。
（第三実施の形態）
次に、本発明の第三実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図７は、本発明の第三の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図８−Ａ及び図８−Ｂ（ｄ）は、本発明の第三の実施形態による効果を説明するための製造工程順の平面図である。図８−Ｂ（ｅ）及び（ｆ）、図８−Ｃは、図８−ＡのＴＦＴ３１４付近の製造工程順の断面図である。
（第三実施の形態）
次に、本発明の第三実施の形態の液晶表示装置の製造方法について、図面を参照しながら説明する。図７は、本発明の第三の実施形態の液晶表示装置の製造方法を説明するための製造工程順の平面図である。図８−Ａ及び図８−Ｂ（ｄ）は、本発明の第三の実施形態による効果を説明するための製造工程順の平面図である。図８−Ｂ（ｅ）及び（ｆ）、図８−Ｃは、図８−ＡのＴＦＴ３１４付近の製造工程順の断面図である。
第三実施の形態は、ＩＰＳ型液晶表示装置の製造方法に適用した例である。第一実施の形態のＩＰＳ型液晶表示装置では、画素電極と共通電極とを異なるレイヤーに配置した構造のものであるのに対し、第三実施の形態のＩＰＳ型液晶表示装置では画素電極と共通電極とが同じレイヤーに配置した構造のものである。
まず、ガラス基板３０１上の全面に導電体膜を形成し、これをパターニングすることにより、図７（ａ）及び図８−Ｂ（ｅ）に示すようにゲート電極３０２、ゲート配線３０３、共通配線３０５を形成する。図７（ａ）に示すように、ゲート電極３０２とゲート配線３０３とは一体形成されており、ゲート配線３０３からゲート電極３０２が分岐して形成されている。次に、これら電極や配線とガラス基板３０１を覆うように、ゲート絶縁膜３０６を形成する。
さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜とを順に成膜して積層構造を形成した後、これをパターニングしてアイランド状の半導体膜３０７と保護膜３０８を形成する。半導体膜３０７はゲート電極３０２の上方のゲート絶縁膜３０６上に配置されている。保護膜３０８は、その後に形成されるドレイン配線３１３がゲート配線３０３と交差する部分で、ゲート配線３０３とドレイン配線３１３との静電耐圧を向上させるために配置している。また、段差で断線するのを防止するために設けている。
次に、ゲート絶縁膜３０６、半導体膜３０７や保護膜３０８を覆うように、導電体膜を形成する。これをパターニングして、図７（ａ）に示すように、ソース電極３０９、ソース配線３１０、ドレイン電極３１２及びドレイン配線３１３を形成する。このとき、ソース電極３０９とドレイン電極３１２との間に露出している半導体膜３０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
ゲート電極３０２、ゲート絶縁膜３０６、半導体膜３０７、ソース電極３０９及びドレイン電極３１２は、ＴＦＴ（薄膜トランジスタ）３１４を構成する。図７（ａ）に示すように、ソース電極３０９とソース配線３１０とは一体形成されている。また、ドレイン電極３１２とドレイン配線３１３とは一体形成されており、ドレイン配線３１３からドレイン電極３１２が分岐して形成されている。
次に、図７（ｂ）及び図８−Ｂ（ｆ）に示すようにリペア用のレジスト膜３１５を形成する。このレジスト膜３１５は、ソース電極３０９、ソース配線３１０、ドレイン電極３１２、ドレイン配線３１３、半導体膜３０７及び保護膜３０８を少なくとも覆い、さらにその周囲のゲート絶縁膜３０６を覆うように形成している。
次に、このレジスト膜３１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順番に行う。このエッチングにより、ゲート絶縁膜３０６上に存在するパターン残りがエッチングされる。さらにこのエッチングにより、図８−Ｃ（ｇ）に示すようにレジスト膜３１５で覆われていないゲート絶縁膜３０６がエッチングされて、ゲート絶縁膜３０６の表面にくぼみ部３０６ａが形成される。
次に、図８−Ｃ（ｈ）に示すように、全面に層間絶縁膜３１８が形成される。さらに、図８−Ｃ（ｉ）に示すように、層間絶縁膜３１８にソース配線３１０に至るコンタクトホール３１９ａが形成される。このときに、図示していない、層間絶縁膜３１８及びゲート絶縁膜３０６を貫通して共通配線３０５に至るコンタクトホールを形成する。さらに、層間絶縁膜３１８上にＩＴＯなどの透明導電膜を形成し、これをパターニングすることにより、図７（ｃ）及び図８−Ｃ（ｉ）に示すように、層間絶縁膜３１８上に画素電極３２０が形成され、コンタクトホール３１９ａを介してソース電極３０９に電気的に接続する。このときに、層間絶縁膜３１８上に共通電極３２１が形成され、図示していないコンタクトホールを介して共通配線３０５に電気的に接続する。画素電極３２０と共通電極３２１とは、層間絶縁膜３１８上にお互いに交互に平行に配置されている。画素電極３２０と共通電極３２１との間に電圧を印加することにより、液晶層の液晶分子を平面内で回転させて表示制御を行う。
次に、パターン残りなどパターン不良が発生した状態で第三実施の形態の製造方法を説明する。まず、ガラス基板３０１上の全面に導電体膜を形成し、これをパターニングすることにより、図８−Ａ（ａ）及び図８−Ｂ（ｅ）に示すようにゲート電極３０２、ゲート配線３０３及び共通配線３０５を形成する。図８−Ａ（ａ）に示すように、ゲート電極３０２とゲート配線３０３は一体形成されており、ゲート配線３０３からゲート電極３０２が分岐して形成されている。次に、これら電極や配線とガラス基板３０１を覆うように、ゲート絶縁膜３０６を形成する。このゲート絶縁膜３０６としては例えば、ＣＶＤ法で形成された、膜厚が３００ｎｍ〜６００ｎｍのＳｉＮｘ膜を用いる。さらに、ノンドープのａ−Ｓｉ半導体膜とｎ型不純物がドープされたｎ＋半導体膜を順に成膜して積層構造を形成した後、これをパターニングしてアイランド状の半導体膜３０７及び保護膜３０８を形成する。このパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、半導体膜のパターン残り３１６が形成される。
次に、ゲート絶縁膜３０６、半導体膜３０７や保護膜３０８を覆うように、膜厚が１００ｎｍ〜２５０ｎｍのＣｒ膜をスパッタ法により形成する。これをドライエッチング、若しくはウェットエッチングとドライエッチングとの併用エッチングによりパターニングして、図８−Ａ（ａ）に示すように、ソース電極３０９、ソース配線３１０、ドレイン電極３１２及びドレイン配線３１３を形成する。このとき、ソース電極３０９とドレイン電極３１２との間に露出している半導体膜３０７のｎ＋半導体膜が除去されて、ソース領域とドレイン領域とがチャネル領域を挟んで分離される。また、ｎ＋半導体膜の除去の際に、ノンドープのａ−Ｓｉ半導体膜の表面も一部除去される。
このＣｒ膜のパターニングのための塗布や露光の前に、図示しないゴミが付着するとレジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングをすると、Ｃｒ膜のパターン残り３１７が形成される。図８−Ａ（ａ）では、正規のソース配線３１０やドレイン配線３１３の外形と、パターン残り３１７の外形とを理解しやすくするために別個のパターンとして描いている。実際には、一つのＣｒ膜からパターニングして、ソース配線３１０やドレイン配線３１３、パターン残り３１７が形成されているので、これらは同層で一体的に形成されている。
ここで、ゴミ付着によるパターン不良について詳しく説明する。ゴミは作業者、製造設備、レジスト膜などに由来するものである。その大きさは、３μｍ以上のものを想定している。このようなゴミがパターニングのための塗布や露光の前に付着すると、レジスト残りが発生し、レジスト残りが発生したレジストパターンでパターニングされてしまうため、半導体膜のパターン残り３１６やＣｒ膜のパターン残り３１７が形成される。このパターン残り３１６及び３１７は、理解しやすいように多少誇張して大きく描いている。図８−Ａ（ａ）では、あるパターン残り３１６はソース配線３１０とドレイン配線３１３の下に跨るように存在している。他のパターン残り３１７はソース配線３１０とドレイン配線３１３に跨るように存在しており、これらをショートさせている。
次に、図８−Ａ（ｂ）及び図８−Ｂ（ｆ）に示すようにリペア用のレジスト膜３１５を形成する。このレジスト膜３１５は、ソース電極３０９、ソース配線３１０、ドレイン電極３１２、ドレイン配線３１３、半導体膜３０７及び保護膜３０８を少なくとも覆い、さらにその周囲のゲート絶縁膜３０６を覆うように形成している。具体的には、これら電極や配線、半導体膜の外縁から外側に０．２５μｍ〜１．０μｍだけ張り出して、周囲のゲート絶縁膜３０６を覆うように形成する。例えば、各電極又は各配線を覆うレジスト膜は、レジスト膜を露光するためのフォトマスク上で、その幅が各電極又は各配線より０．５μｍ〜１．０μｍだけ太くなるように形成する。
次に、このレジスト膜３１５をマスクとしたウェットエッチングとドライエッチングとの併用エッチングを順に行う。これはＣｒ膜のパターン残り３１７を除去するためのエッチングである。ウェットエッチングでは、例えば硝酸系混酸をエッチング液として用いる。ドライエッチングでは、例えば塩素と酸素の混合ガスをエッチングガスとして用いる。このようにエッチングを併用する理由は第一実施の形態で説明したとおりである。このエッチングにより、図８−Ａ（ｃ）に示すように、レジスト膜３１５で覆われていない部分のパターン残り３１７は除去される。これにより、ソース配線３１０とドレイン配線３１３とに跨るように存在していたパターン残り３１７は大部分が除去されて微小なパターン残り３１７ａとなる。ソース配線３１０とドレイン配線３１３とは、分離される。
次に、このレジスト膜３１５をマスクとしたドライエッチングを行う。これは半導体膜のパターン残り３１６を除去するためのエッチングである。例えば、ＳＦ６とＨｅの混合ガスをエッチングガスとして用いる。このエッチングによりソース配線３１０やドレイン配線３１６の下に跨るように存在していたパターン残り３１６は大部分が除去されて微小なパターン残り３１６ａとなる。図８−Ａ（ｃ）では、レジスト膜３１５を剥離した後の状態を示している。
またこのレジスト膜３１５をマスクとしたエッチングにより、図８−Ｃ（ｇ）で示したように、レジスト膜３１５で覆われていないゲート絶縁膜３０６が２５ｎｍ程度エッチングされて、ゲート絶縁膜３０６の表面にくぼみ部３０６ａが形成される。ゲート絶縁膜３０６の膜厚は、このエッチングによって減少する量を見込んで、膜厚を厚めに成膜する。このように考慮して設計し製造することにより、膜厚減少に起因する、バックライトの透過率のスペクトルがシフトしてパネル表示時に赤く色つく、色つき現象の発生を防止することができる。
次に、図８−Ｃ（ｈ）に示すように、全面に層間絶縁膜３１８が形成される。さらに、図８−Ｃ（ｉ）に示すように、層間絶縁膜３１８にソース配線３１０に至るコンタクトホール３１９ａが形成される。このときに、図示していないが層間絶縁膜３１８及びゲート絶縁膜３０６を貫通して共通配線３０５に至るコンタクトホールを形成する。さらに、層間絶縁膜３１８上にＩＴＯなどの透明導電膜を形成し、これをパターニングすることにより、図７（ｃ）及び図８−Ｃ（ｉ）に示すように、層間絶縁膜３１８上に画素電極３２０が形成され、コンタクトホール３１９ａを介してソース電極３０９に電気的に接続する。このときに、層間絶縁膜３１８上に共通電極３２１が形成され、図示していないコンタクトホールを介して共通配線３０５に電気的に接続する。
この後は、通常のＩＰＳ型液晶表示装置の製造方法と同様にして、図４（ａ）に示すようなＩＰＳ型の液晶表示装置が完成する。簡単に説明すると、図７、図８−Ａ乃至図８−Ｃで説明したアクティブマトリクス基板１０の表面に配向膜１１を形成する。対向基板１２の表面には表示領域の中の画素間の領域にマトリクス状やストライプ状の遮光膜１３を形成する。遮光膜１３で囲まれた画素領域となる部分にはそれぞれカラーフィルタを配置する。カラーフィルタは赤色層１４Ｒ、緑色層１４Ｇ及び青色層１４Ｂで構成されている。さらに、カラーフィルタと遮光層１３の表面に配向膜１１を形成する。さらに、アクティブマトリクス基板１０と対向基板１２とを液晶層１５を挟持した状態で貼り合わせることにより、本実施の形態の液晶表示装置が完成する。
本実施の形態によれば、ソース電極３０９、ソース配線３１０、ドレイン電極３１２及びドレイン配線３１３のパターニング後に、レジスト膜３１５をマスクとしたエッチングを行っている。このエッチングによって、ソース電極３０９、ソース配線３１０、ドレイン電極３１２及びドレイン配線３１３のパターニングの際に形成されたパターン残り３１７はエッチングされてその大部分が除去され、微小なパターン残り３１７ａとなる。不要なパターン残り３１７が除去されたので、近接する配線や電極間のショートがなくなり、ゴミに起因するパターン不良を解消させることができる。さらに、レジスト膜３１５をマスクとしたエッチングによって、半導体膜３０７及び保護膜３０８のパターニングの際に形成されたパターン残り３１６もエッチングされてその大部分が除去され、微小なパターン残り３１６ａとなる。不要なパターン残り３１６が除去されたので、近接する配線や電極間のショートがなくなり、ゴミに起因するパターン不良を解消させることができる。
さらに、本実施の形態では、このエッチングによって、複数個所のパターン残り３１７を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。さらに、同一のマスクで、複数個所のパターン残り３１６を一括でエッチングするので、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。
（発明の拡張）
以上、好ましい実施の形態について説明したが、本発明は上述した実施の形態に限られるものではなく、様々な変更や他構造への適用が可能である。
（発明の拡張）
以上、好ましい実施の形態について説明したが、本発明は上述した実施の形態に限られるものではなく、様々な変更や他構造への適用が可能である。
上述した実施の形態では、絶縁膜上に形成される導電体膜としてＣｒ膜を用いた場合で説明した。しかしながら、他の材質又は層構造とすることも可能である。例えば、Ａｌ合金／Ｍｏ合金の積層構造を用いることも考えられる。このとき、Ａｌ合金／Ｍｏ合金の積層構造のパターニングには、例えば燐酸、酢酸及び硝酸による混合液によるウェットエッチングを用いる。さらに、その後のパターン不良を解消させるためのパターン残りのエッチングにおいても、燐酸、酢酸及び硝酸による混合液によるウェットエッチングを用いる。
また絶縁膜の一例としてのゲート絶縁膜としてＳｉＮｘ膜を用いた場合で説明した。しかしながら、他の材質又は層構造とすることも可能である。例えば、ＳｉＮｘ膜／ＳｉＯｘ膜の積層膜を用いることも考えられる。このとき、ＳｉＮｘ膜の膜厚は例えば４００ｎｍとし、ＳｉＯｘ膜の膜厚は例えば１００ｎｍとする。この場合でも、レジスト膜１１５、２１５又は３１５をマスクとしたリペア用のエッチングで、ゲート絶縁膜の表面がエッチングされることを考慮して膜厚を設計する。
また、上述した実施の形態では、アクティブマトリクス基板のうち表示領域へ適用した場合について説明した。しかしながら、アクティブマトリクス基板の表示領域の周りの周辺領域へも本発明を適用することが可能である。周辺領域には、外部接続端子、外部接続端子と上述した実施の形態で取り上げたゲート配線、共通配線やドレイン配線とをつなぐ引き出し配線、ゲート配線やドレイン配線の静電気による損傷を軽減するための静電保護回路、やゲート配線とドレイン配線とを交差させる必要がある箇所で配線層の変換を行う配線変換部などが配置されている。ゴミの付着によるパターン不良は、表示領域だけでなくこれらが配置される周辺領域でも起き得るので、本発明はこのような周辺領域の導電体パターンへも適用が可能である。適用することにより、導電体パターンのパターン残りはその大部分が除去されて、微小なパターン残りとなる。これにより、ゴミに起因するパターン不良を解消させることができる。また、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。
さらに、本発明では、表示領域のパターン残りと周辺領域のパターン残りとを同時に一つのマスクでエッチングすることができ、製造工程数を極力増やさないで、ゴミに起因するパターン不良を解消できる。仮に、表示領域や周辺領域のゲート絶縁膜上に多数のパターン残りが存在していたとしても、本発明ではこれらを一括で同時に除去して微小なパターン残りにすることができる。よって、ゴミに起因するパターン不良を一括で解消させることができる。
さらに、本発明の特徴である、レジスト膜１１５、２１５及び３１５をマスクとしたエッチングは、パターン不良や表示不良を検出する検査をその都度行ってその結果に応じて行うのではなく、製造される全てのアクティブマトリクス基板に対して無条件に行うようにするとよい。このようにすれば、量産過程で製造される複数のアクティブマトリクス基板同士で、ゲート絶縁膜の厚さは同一になり、膜厚の相違に起因する、バックライトの透過率のスペクトルのシフト量を同一にすることができ、製造される複数のアクティブマトリクス基板間での色味のばらつきをなくすことができる。
また、上述の実施形態では、液晶層を挟持した状態でアクティブマトリクス基板と対向基板とを貼り合わせる製造方法で説明した。しかしながら、アクティブマトリクス基板と対向基板とを貼り合わせた後に、液晶材を基板間に注入する方法も用いることができる。
１０１ ガラス基板
１０２ ゲート電極
１０３ ゲート配線
１０４ 共通電極
１０５ 共通配線
１０６ ゲート絶縁膜
１０７ 半導体膜
１０８ 保護膜
１０９ ソース電極
１１０ ソース配線
１１１ 画素電極
１１２ ドレイン電極
１１３ ドレイン配線
１１４ ＴＦＴ（薄膜トランジスタ）
１１５ レジスト膜
１１６ パターン残り
１１６ａ パターン残り（エッチング後）
１１７ パターン残り
１１７ａ パターン残り（エッチング後）
１０２ ゲート電極
１０３ ゲート配線
１０４ 共通電極
１０５ 共通配線
１０６ ゲート絶縁膜
１０７ 半導体膜
１０８ 保護膜
１０９ ソース電極
１１０ ソース配線
１１１ 画素電極
１１２ ドレイン電極
１１３ ドレイン配線
１１４ ＴＦＴ（薄膜トランジスタ）
１１５ レジスト膜
１１６ パターン残り
１１６ａ パターン残り（エッチング後）
１１７ パターン残り
１１７ａ パターン残り（エッチング後）
Claims (6)
- アクティブマトリクス基板と対向基板との間に液晶層を挟持する液晶表示装置の製造方法において、前記アクティブマトリクス基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に導電体膜を形成しこれをパターニングすることにより複数の導電体パターンを形成する工程と、前記複数の導電体パターンを少なくとも覆い、かつその周囲の前記絶縁膜を覆うレジスト膜を形成する工程と、前記レジスト膜をマスクに前記アクティブマトリクス基板上方に存在しているパターン残りをエッチングする工程とを備えることを特徴とする液晶表示装置の製造方法。
- 前記絶縁膜はゲート絶縁膜であり、前記導電体パターンは前記ゲート絶縁膜上に形成される、ソース電極、ドレイン電極及びドレイン配線であることを特徴とする請求項１に記載の液晶表示装置の製造方法。
- 前記レジスト膜をマスクとしたエッチングは、ウェットエッチングとドライエッチングとを併用したエッチングであることを特徴とする請求項１又は請求項２に記載の液晶表示装置の製造方法。
- 前記レジスト膜をマスクとしたエッチングで、前記レジスト膜で覆われていない前記絶縁膜の表面がエッチングされくぼみ部が形成されることを特徴とする請求項１乃至請求項３のいずれか一項に記載の液晶表示装置の製造方法。
- 前記ゲート絶縁膜と前記ソース電極及び前記ドレイン電極との間には薄膜トランジスタのチャネル領域が形成される半導体膜が形成されており、前記レジスト膜をマスクとして、前記導電体パターンのパターン残りを除去する第一のエッチングと、前記半導体膜のパターン残りを除去する第二のエッチングとが順に行われることを特徴とする請求項２又は請求項４に記載の液晶表示装置の製造方法。
- 前記レジスト膜を剥離した後で、前記絶縁膜と前記導電体パターンとを覆う層間絶縁膜を形成する工程と、前記層間絶縁膜に前記導電体パターンへ至るコンタクトホールを形成する工程と、前記層間絶縁膜上に画素電極を形成し前記コンタクトホールを介して前記導電体パターンに電気的に接続する工程とをさらに備えることを特徴とする請求項１、請求項３又は請求項４に記載の液晶表示装置の製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086114A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置、その製造方法及び電子機器 |
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| JP2015052773A (ja) * | 2013-08-06 | 2015-03-19 | Ｎｌｔテクノロジー株式会社 | 表示装置及びその製造方法 |
| KR20150125072A (ko) * | 2014-04-29 | 2015-11-09 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100947273B1 (ko) * | 2006-12-29 | 2010-03-11 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216052A (ja) * | 1992-02-03 | 1993-08-27 | Canon Inc | 液晶素子の製造方法 |
| JPH0738111A (ja) * | 1993-07-22 | 1995-02-07 | Fujitsu Ltd | 薄膜トランジスタの形成方法 |
| JPH09266179A (ja) * | 1996-03-29 | 1997-10-07 | Nec Corp | タングステン合金電極および配線 |
| JPH10115823A (ja) * | 1996-10-11 | 1998-05-06 | Sony Corp | 透明電極の形成方法 |
| JPH10268345A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| JP2001339067A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Corp | 薄膜トランジスタ装置の製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940007451B1 (ko) * | 1991-09-06 | 1994-08-18 | 주식회사 금성사 | 박막트랜지스터 제조방법 |
| KR950008931B1 (ko) * | 1992-07-22 | 1995-08-09 | 삼성전자주식회사 | 표시패널의 제조방법 |
| JPH10111518A (ja) * | 1996-10-04 | 1998-04-28 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| KR19980033871A (ko) * | 1996-11-02 | 1998-08-05 | 김광호 | 반도체 장치의 제조 방법 |
| DE69839693D1 (de) * | 1997-05-29 | 2008-08-21 | Nxp Bv | Methode zur herstellung einer elektronischen schaltung, wobei eine leitetende schicht auf einer isolierenden schicht hergestellt wird und daraus ein leitungsmuster gemacht wird |
| KR100277184B1 (ko) * | 1998-06-30 | 2001-01-15 | 김영환 | 액정 표시 장치의 제조방법 |
| TW456048B (en) * | 2000-06-30 | 2001-09-21 | Hannstar Display Corp | Manufacturing method for polysilicon thin film transistor liquid crystal display panel |
| JP2002318393A (ja) | 2001-04-20 | 2002-10-31 | Matsushita Electric Ind Co Ltd | 液晶表示装置および画像表示応用装置 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05216052A (ja) * | 1992-02-03 | 1993-08-27 | Canon Inc | 液晶素子の製造方法 |
| JPH0738111A (ja) * | 1993-07-22 | 1995-02-07 | Fujitsu Ltd | 薄膜トランジスタの形成方法 |
| JPH09266179A (ja) * | 1996-03-29 | 1997-10-07 | Nec Corp | タングステン合金電極および配線 |
| JPH10115823A (ja) * | 1996-10-11 | 1998-05-06 | Sony Corp | 透明電極の形成方法 |
| JPH10268345A (ja) * | 1997-03-24 | 1998-10-09 | Mitsubishi Electric Corp | 液晶表示装置およびその製造方法 |
| JP2001339067A (ja) * | 2000-05-26 | 2001-12-07 | Toshiba Corp | 薄膜トランジスタ装置の製造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086114A (ja) * | 2007-09-28 | 2009-04-23 | Epson Imaging Devices Corp | 液晶表示装置、その製造方法及び電子機器 |
| JP4650471B2 (ja) * | 2007-09-28 | 2011-03-16 | ソニー株式会社 | 液晶表示装置、その製造方法及び電子機器 |
| US8450738B2 (en) | 2007-12-19 | 2013-05-28 | Sharp Kabushiki Kaisha | Active matrix substrate, production method of the same, liquid crystal panel, liquid crystal display device, liquid crystal display unit, and television receiver |
| JP5203391B2 (ja) * | 2007-12-19 | 2013-06-05 | シャープ株式会社 | アクティブマトリクス基板、アクティブマトリクス基板の製造方法、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機 |
| JP2015052773A (ja) * | 2013-08-06 | 2015-03-19 | Ｎｌｔテクノロジー株式会社 | 表示装置及びその製造方法 |
| KR20150125072A (ko) * | 2014-04-29 | 2015-11-09 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 |
| KR101577659B1 (ko) | 2014-04-29 | 2015-12-16 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 |
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