JP7208863B2 - 表示装置の製造方法、および表示装置 - Google Patents

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Description

本発明の一態様は、表示装置の製造方法、および表示装置に関する。
特許文献１に示すタッチセンサ一体型表示装置では、第１－２ルーティング配線（ＴＷ１２）上に、第２保護膜（ＰＡＳ２）および第３保護膜（ＰＡＳ３）が積層されており、第３保護膜（ＰＡＳ３）上に、第１－２タッチ及び共通電極（Ｔｘ１２）が形成されている。第１－２タッチ及び共通電極（Ｔｘ１２）は、ディスプレイ駆動時には、共通電極として機能し、タッチ駆動時にはタッチ電極として機能する。そして、第１－２タッチ及び共通電極（Ｔｘ１２）は、第２保護膜（ＰＡＳ２）及び第３保護膜（ＰＡＳ３）を貫通する第３コンタクトホール（ＣＨ１２）を介して、第１－２ルーティング配線（ＴＷ１２）と接続されている。
特開２０１６－１２６７７８号公報
特許文献１によると、第２保護膜（ＰＡＳ２）及び第３保護膜（ＰＡＳ３）を貫通する第３コンタクトホール（ＣＨ１２）を形成する方法について記載されておらず、第３コンタクトホール（ＣＨ１２）を形成するために、マスクを用いて第２保護膜（ＰＡＳ２）を貫通するコンタクトホールを形成し、別のマスクを用いて第３保護膜（ＰＡＳ３）を貫通するコンタクトホールを形成すると、必要なマスクの枚数が多くなり、製造コストを上昇させる原因となる。本発明の一態様は、必要なマスクの枚数を抑制して、製造コストを抑えることを目的とする。
本発明の一態様に係る表示装置の製造方法は、第１配線を形成し、前記第１配線を覆う第１絶縁膜を形成し、前記第１絶縁膜のうち露出している部分を覆う第２絶縁膜を形成し、前記第１配線の一部が露出するように、前記第１絶縁膜および前記第２絶縁膜それぞれを貫通する第１コンタクトホールを一括で形成し、前記第１コンタクトホールを介して、前記露出した一部の前記第１配線と接続される第１導電層を形成する。
本発明の一態様に係る表示装置は、第１配線と、前記第１配線を覆う第１絶縁膜と、前記第１絶縁膜の少なくとも一部を覆う第２絶縁膜と、前記第１絶縁膜および前記第２絶縁膜それぞれを貫通するように形成された第１コンタクトホールを介して、前記第１コンタクトホール内における前記第１配線と接続されている第１導電層とを備え、前記第１コンタクトホールの内壁のうち、前記第１絶縁膜における内壁である第１内壁と、前記第２絶縁膜における内壁である第２内壁とは、連続する同一の面に含まれている。
本発明の一態様によれば、複数積層された絶縁膜表面の荒れを抑えて、当該複数の絶縁膜を貫通するコンタクトホールを一括で形成することができる。
実施形態に係る表示装置の概略構成を示す断面図である。 本実施形態に係るアレイ基板の配線構成を概略的に示す表示装置の上面図である。 実施形態に係るアレイ基板の表示領域の一部を拡大した上面図である。 実施形態に係るアレイ基板の切り替えコンタクト部の上面図である。 実施形態のアレイ基板における端子部に形成される入力端子部の上面図である。 実施形態に係るアレイ基板における端子部に形成される出力端子部の上面図である。 実施形態に係るアレイ基板の製造工程の流れを表す図である。 実施形態に係るアレイ基板の表示領域の形成領域における図７の工程Ｓ１１～Ｓ１８を説明する図である。 実施形態に係るアレイ基板の引き回し配線の形成領域における図７の工程Ｓ１１～Ｓ１８を説明する図である。 実施形態に係るアレイ基板の入力端子部の形成領域および出力端子部の形成領域おける図７の工程Ｓ１１～Ｓ１８を説明する図である。 実施形態に係るアレイ基板の表示領域の形成領域における図７の工程Ｓ１９～Ｓ２３を説明する図である。 実施形態に係るアレイ基板の引き回し配線の形成領域における図７の工程Ｓ１９～Ｓ２３を説明する図である。 実施形態に係るアレイ基板の入力端子部の形成領域および出力端子部の形成領域おける図７の工程Ｓ１９～Ｓ２３を説明する図である。
〔実施形態〕
以下、本発明の例示的な実施形態について図面を参照しつつ説明する。なお、上下方向については、図１を基準とし、図１の上側を上方とし、図１の下側を下方とする。ただし、これらの方向の定義は、あくまでも説明の便宜上のものであり、本発明に係る表示装置の製造時や使用時の向きを限定する意図はない。また、各図面において、同様の構成については同一の符号を付してその説明を省略する。
図１は、実施形態に係る表示装置１の概略構成を示す断面図である。表示装置１は、例えば、表示機能に加えてタッチパネル機能を有する液晶パネルである。表示装置１は、バックライト装置（図示せず）から照射される光を利用して画像を表示する。なお、表示装置１は、液晶パネルに限定されず、ＯＬＥＤ（Organic Light Emitting Diode）パネル、ＱＬＥＤ（Quantum Dot Light Emitting Diode）パネル等、画像を表示可能な他のパネルであってもよい。
本実施形態において、表示装置１は、アレイ基板２、対向基板３、液晶層４、シール部５、ドライバ６および回路基板７を有する。
アレイ基板２は、バックライト装置の上方に配置されている。アレイ基板２は、液晶層４を介して、対向基板３と対向して配置されている。アレイ基板２は、対向基板３よりも大型である。アレイ基板２は、対向基板３と対向する側の面に、後述するＴＦＴ、後述する各種配線が形成されている。また、アレイ基板２における対向基板３と対向する側の面のうち、対向基板３と重ならない領域であって、一端部に沿って端子部Ｔが形成されている。
対向基板３は、例えば、アレイ基板２と対向する側の面に、カラーフィルタ（図示せず）およびブラックマトリクス（図示せず）等が形成されている。アレイ基板２および対向基板３は、例えば、透光性のガラス基板を用いて形成される。なお、アレイ基板２における対向基板３と対向する側の面とは反対側の面に、第１偏光板（図示せず）が設けられている。また、対向基板３におけるアレイ基板２と対向する側の面とは反対側の面には、第２偏光板（図示せず）が設けられている。そして、第１偏光板および第２偏光板は、互いに偏光軸が直交するクロスニコルな配置関係となっている。
液晶層４は、アレイ基板２および対向基板３の間に設けられている。液晶層４は、電界印加により光学特性が変化する液晶分子を含む。シール部５は、アレイ基板２および対向基板３の間であり、かつ液晶層４の周囲に設けられており、アレイ基板２および対向基板３それぞれの端部を枠状に接着する。シール部５は、例えば、紫外線硬化性樹脂などの光硬化性樹脂からなる。
ドライバ６および回路基板７は、それぞれ、アレイ基板２における端子部Ｔに配置されている。ドライバ６および回路基板７は、それぞれ、アレイ基板２における端子部Ｔに、例えば、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されるなどにより、端子部Ｔに形成された後述する複数の端子と接続されている。ドライバ６は、例えば、内部に駆動回路を有するＬＳＩチップからなる。ドライバ６は、例えば、回路基板７により伝送される各種信号を処理する。
回路基板７は、例えば、絶縁性および可撓性を有する合成樹脂材料（例えば、ポリイミド系樹脂など）からなる基材上に多数の配線パターン（図示せず）が形成された構成である。回路基板７の一端は、アレイ基板２における端子部Ｔに接続されており、回路基板７における他端は、信号供給源であるコントロール基板（図示せず）と接続されている。コントロール基板から供給される各種信号は、回路基板７を介してアレイ基板２に伝送され、ドライバ６による処理を経て、画像が表示される表示領域ＤＡ（図２参照）へ向けて出力される。
図２は、本実施形態に係るアレイ基板２の配線構成を概略的に示す表示装置１の上面図である。図２に示すように、アレイ基板２の中央部分は、表示装置１において画像が表示される、表示領域ＤＡである。また、アレイ基板２のうち、表示領域ＤＡを取り囲む外周側の領域は、表示装置１において画像が表示されない、非表示領域（額縁領域ＮＡ）である。そして、アレイ基板２の額縁領域ＮＡのうち、平面視で対向基板３より外側の領域（すなわち、対向基板３と重ならない領域）に、複数の引き回し配線Ｗが形成されている。複数の引き回し配線Ｗは、それぞれの一方の端部が、表示領域ＤＡに形成された複数の配線それぞれと接続されており、それぞれの他方の端部が、端子部Ｔに形成された複数の端子それぞれと接続されている。各引き回し配線Ｗは、互いに異なる層に形成された第１配線２１Ｗおよび第２配線２４Ｗと、コンタクトホールを介して第１配線２１Ｗおよび第２配線２４Ｗを接続する切り替えコンタクト部９とを有する（詳細は後述する）。
図３は、アレイ基板２における表示領域ＤＡの一部を拡大した上面図である。アレイ基板２における表示領域ＤＡ内の表面には、複数のゲート配線２１ＧＷ（走査線）および複数のソース配線２４ＳＷ（信号線、データ線）が、互いに交差するように形成されている。また、アレイ基板２における表示領域ＤＡには、複数のタッチパネル配線２７ＴＰＷが形成されている。例えば、複数のゲート配線２１ＧＷは、表示領域ＤＡを横断するように、図３における左右方向に延設されている。複数のタッチパネル配線２７ＴＰＷは、複数のゲート配線２１ＧＷまたは複数のソース配線２４ＳＷと平行に形成されている。例えば、複数のソース配線２４ＳＷおよび複数のタッチパネル配線２７ＴＰＷは、表示領域ＤＡを縦断するように、図３における上下方向に延設されている。図３に示す例では、各タッチパネル配線２７ＴＰＷは、各ソース配線２４ＳＷと重なって形成されている。
複数のゲート配線２１ＧＷの一端は、図示しないゲートドライバと接続されており、複数のソース配線２４ＳＷの一端は、図示しないソースドライバと接続されている。なお、ゲートドライバは、複数のゲート配線２１ＧＷにゲート信号を出力するドライバである。ソースドライバは、複数のソース配線２４ＳＷにソース信号を出力するドライバである。ゲートドライバおよびソースドライバは、アレイ基板２の上面において、表示領域ＤＡの外側の端部に沿って設けられている。なお、ゲートドライバおよびソースドライバは、ドライバ６（図１参照）に含まれていてもよい。複数のタッチパネル配線２７ＴＰＷの一端は、端子部Ｔに形成された複数の端子とそれぞれ接続されている。なお、複数のゲート配線ＧＷ、複数のソース配線ＳＷおよび複数のタッチパネル配線ＴＰＷは、それぞれ、引き回し配線Ｗ（図２参照）を介して、端子部Ｔに形成された複数の端子それぞれと接続されてもよい。
アレイ基板２における表示領域ＤＡには、複数の画素となるアレイ基板２上の領域である複数の画素領域Ｐｉｘがマトリクス状に形成されている。例えば、画素領域Ｐｉｘは、複数のゲート配線２１ＧＷと、複数のソース配線２４ＳＷとに囲まれた領域である。
各画素領域Ｐｉｘ内には、ＴＦＴ４０、画素電極２７Ｐおよび第１接続部２７Ｃ１が形成されている。ＴＦＴ４０は、ゲート配線２１ＧＷおよびソース配線２４ＳＷの交差部の近傍に形成されており、画素電極２７Ｐの駆動を制御するスイッチング素子である。ＴＦＴ４０は、ゲート電極２１ＧＥと、ソース電極２４ＳＥと、ドレイン電極２４ＤＥとを有する。ゲート電極２１ＧＥはゲート配線２１ＧＷと接続されており、ソース電極２４ＳＥはソース配線２４ＳＷと接続されている。ドレイン電極２４ＤＥは、コンタクトホールＣＨ１を介して第１接続部２７Ｃ１と接続されており、第１接続部２７Ｃ１を介して画素電極２７Ｐと接続されている。
画素電極２７Ｐの上層には、複数のスリット（開口）が設けられたタッチパネル電極部（第１導電層）２９ＴＰが形成されている。タッチパネル電極部２９ＴＰは、複数の画素領域Ｐｉｘに跨って形成されている。タッチパネル電極部２９ＴＰは、表示装置１がディスプレイとして駆動する際には共通電極として機能し、表示装置１がタッチパネルとして駆動する際にはタッチを検出するタッチ電極として機能する。タッチパネル電極部２９ＴＰのうち、各タッチパネル配線ＴＰＷと重なっている一部の領域には、コンタクトホールＣＨ３が形成されている。そして、タッチパネル電極部２９ＴＰは、コンタクトホールＣＨ３を介して、タッチパネル配線（第２導電層）２７ＴＰＷと接続されている。なお、図３においては、タッチパネル電極部２９ＴＰは一部の画素領域Ｐｉｘを覆っておらず、タッチパネル配線ＴＰＷは一部のソース配線２４ＳＷを覆っていない例を表しているが、図３の例に限定されず、タッチパネル電極部２９ＴＰは全ての画素領域Ｐｉｘを覆って設けられていてもよいし、タッチパネル配線ＴＰＷは全てのソース配線２４ＳＷを覆って設けられていてもよい。
画素電極２７Ｐは第１接続部（第２導電層）２７Ｃ１と接続されている。第１接続部２７Ｃ１は、コンタクトホールＣＨ１を介して、第１接続部２７Ｃ１より下層に形成されているドレイン電極２４ＤＥと接続されている。すなわち、画素電極２７Ｐは、第１接続部２７Ｃ１およびコンタクトホールＣＨ１を介してドレイン電極２４ＤＥと接続されている。
画素電極２７Ｐは透明な電極である。画素電極２７Ｐは、同じ画素領域Ｐｉｘ内に形成されたＴＦＴ４０を介して供給されるデータ信号に応じた電位に設定されることで、画素電極２７Ｐと、共通電極との間で電位差を生じさせる。これにより、液晶層４における液晶分子が配向し、液晶層４における、光の透過および不透過が制御される。表示装置１における液晶パネルの駆動モードは、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードまたはＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード等、種々のモードを用いることができる。
なお、後述するように、ゲート電極２１ＧＥとゲート配線２１ＧＷは、同一工程により同一の金属材料により、第１マスクを用いて形成される。ゲート電極２１ＧＥとゲート配線２１ＧＷと同一工程および同一の金属材料により、第１マスクを用いて形成される電極および配線等の金属層を第１金属層と称する場合がある。また、ソース電極２４ＳＥ、ドレイン電極２４ＤＥおよびソース配線２４ＳＷは、同一工程により同一の金属材料により、第３マスクを用いて形成される。ソース電極２４ＳＥ、ドレイン電極２４ＤＥおよびソース配線２４ＳＷと同一工程および同一の金属材料により、第３マスクを用いて形成される電極および配線等の金属層を第２金属層と称する場合がある。第１接続部２７Ｃ１は異なる種類の金属材料からなる金属膜が複数積層されて構成されている。画素電極２７Ｐは第１接続部２７Ｃ１を構成する多層化された複数の金属膜のうち一部の金属膜によって形成されている。複数の第１接続部２７Ｃ１は、第５マスクを用いて形成される。第１接続部２７Ｃ１と同一工程および同一の金属材料により、第５マスクを用いて形成される配線等の金属層を第３金属層（第２導電層）と称する場合がある。
図４は、実施形態のアレイ基板２における切り替えコンタクト部９の上面図である。切り替えコンタクト部９は、引き回し配線Ｗの経路において、表示領域ＤＡから端子部Ｔへ至る間に形成されている。引き回し配線Ｗにおける、第１配線２１Ｗおよび第２配線２４Ｗそれぞれの端部同士が重なって形成されている。また、切り替えコンタクト部９には、第１保護膜２５（図１２（ｄ）等参照）および平坦化膜２６（図１２（ｄ）等参照）に形成されたコンタクトホールＣＨ２と、ゲート絶縁膜２２および第２保護膜２８に形成されたコンタクトホールＣＨ４とが形成されている。そして、切り替えコンタクト部９では、コンタクトホールＣＨ２およびコンタクトホールＣＨ４に跨って第２接続部２９Ｃ２が形成されており、コンタクトホールＣＨ２に金属カバー２７Ｃ２が形成されている。そして、第１配線２１Ｗの端部と、第２配線２４Ｗの端部とは、切り替えコンタクト部９において、第２接続部２９Ｃ２および金属カバー２７Ｃ２を介して接続されている。
第１配線２１Ｗ、第２配線２４Ｗ、第２接続部２９Ｃ２および金属カバー２７Ｃ２は、それぞれ層が異なる金属層である。切り替えコンタクト部９の断面構造については、図９（ａ）～図９（ｅ）および図１２（ａ）～図１２（ｄ）を用いて、製造方法と共に後述する。
図５は、実施形態のアレイ基板２における端子部Ｔに形成される入力端子部Ｔ１の上面図である。入力端子部Ｔ１には、例えば、ドライバ６または回路基板７等、入力端子部Ｔ１に実装される回路部品からの各種の信号の入力を受ける複数の入力端子ＴＩＮが並んで形成されている。入力端子ＴＩＮは、入力端子パッド２９Ｔ１と、入力端子配線２１Ｔ１とを備える。入力端子パッド２９Ｔ１は、ドライバ６または回路基板７等、入力端子部Ｔ１に実装される回路部品の端子と電気的に接続される。入力端子配線２１Ｔ１は、入力端子パッド２９Ｔ１に入力された各種の信号を出力する。入力端子配線２１Ｔ１は、一端が入力端子パッド２９Ｔ１と接続されており、他端は、引き回し配線Ｗと接続されていてもよいし、他の配線を介して表示領域ＤＡに形成された各種配線と接続されてもよい。
図６は、実施形態のアレイ基板２における端子部Ｔに形成される出力端子部Ｔ２の上面図である。出力端子部Ｔ２には、例えば、回路基板７等、出力端子部Ｔ２に実装される回路部品へ各種の信号を出力する複数の出力端子ＴＯＵＴが並んで形成されている。出力端子ＴＯＵＴは、出力端子パッド２９Ｔ２と、出力端子配線２４Ｔ２とを備える。出力端子パッド２９Ｔ２は、回路基板７等、出力端子部Ｔ２に実装される回路部品の端子と電気的に接続される。出力端子配線２４Ｔ２は、出力端子パッド２９Ｔ２から入力された各種の信号を出力する。出力端子配線２４Ｔ２は、一端が出力端子パッド２９Ｔ２と接続されており、他端は、引き回し配線Ｗと接続されていてもよいし、他の配線を介して表示領域ＤＡに形成された各種配線と接続されてもよい。
次に、図７～図１３（ａ）～（ｄ）を用いて、表示装置１の製造方法の一例について説明する。図７は、実施形態のアレイ基板２の製造工程の流れを表す図である。図８（ａ）～図８（ｅ）、および、図１１（ａ）～図１１（ｄ）は、実施形態のアレイ基板２における表示領域ＤＡの製造工程を説明する図である。図８（ａ）～図８（ｅ）、および、図１１（ａ）～図１１（ｄ）では、図３におけるＡＢＣＤＥを切った断面における製造過程を表している。
図９（ａ）～図９（ｅ）、および、図１２（ａ）～図１２（ｄ）は、実施形態のアレイ基板２における引き回し配線Ｗの製造工程を説明する図である。特に、図９（ａ）～図９（ｅ）、および、図１２（ａ）～図１２（ｄ）では、引き回し配線Ｗにおける切り替えコンタクト部９の近傍における製造過程を表している。図９（ａ）～図９（ｅ）、および、図１２（ａ）～図１２（ｄ）では、図４におけるＦ‐Ｆ‘に示す断面における製造過程を表している。
図１０（ａ）～図１０（ｅ）、および、図１３（ａ）～図１３（ｄ）は、実施形態のアレイ基板２における入力端子部Ｔ１および出力端子部Ｔ２の製造工程を説明する図である。なお、図１０（ａ）～図１０（ｅ）、および、図１３（ａ）～図１３（ｄ）それぞれにおいて、左側は入力端子部Ｔ１の製造過程を表しており、右側は出力端子部Ｔ２の製造過程を表している。図１０（ａ）～図１０（ｅ）、および、図１３（ａ）～図１３（ｄ）において、左側の入力端子部Ｔ１の製造過程では、図５に示すＧ‐Ｇ‘に示す断面における製造過程を表している。図１０（ａ）～図１０（ｅ）、および、図１３（ａ）～図１３（ｄ）において、右側の出力端子部Ｔ２の製造過程では、図６に示すＨ‐Ｈ‘に示す断面における製造過程を表している。
具体的には、図８（ａ）～図８（ｅ）は、実施形態に係るアレイ基板の表示領域の形成領域における図７の工程Ｓ１１～Ｓ１８を説明する図である。図８（ａ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１１を説明する図である。図８（ｂ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１２・Ｓ１３を説明する図である。図８（ｃ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１４を説明する図である。図８（ｄ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１５・Ｓ１６を説明する図である。図８（ｅ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１７・Ｓ１８を説明する図である。
図９（ａ）～図９（ｅ）は、実施形態に係るアレイ基板の引き回し配線の形成領域における図７の工程Ｓ１１～Ｓ１８を説明する図である。図９（ａ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１１を説明する図である。図９（ｂ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１２・Ｓ１３を説明する図である。図９（ｃ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１４を説明する図である。図９（ｄ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１５・Ｓ１６を説明する図である。図９（ｅ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１７・Ｓ１８を説明する図である。
図１０（ａ）～図１０（ｅ）は、実施形態に係るアレイ基板の入力端子部の形成領域および出力端子部の形成領域おける図７の工程Ｓ１１～Ｓ１８を説明する図である。図１０（ａ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１１を説明する図である。図１０（ｂ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１２・Ｓ１３を説明する図である。図１０（ｃ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１４を説明する図である。図１０（ｄ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１５・Ｓ１６を説明する図である。図１０（ｅ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１７・Ｓ１８を説明する図である。
図１１（ａ）～図１１（ｄ）は、実施形態に係るアレイ基板の表示領域の形成領域における図７の工程Ｓ１９～Ｓ２３を説明する図である。図１１（ａ）は、表示領域ＤＡの形成領域における図７の工程Ｓ１９を説明する図である。図１１（ｂ）は、表示領域ＤＡの形成領域における図７の工程Ｓ２０を説明する図である。図１１（ｃ）は、表示領域ＤＡの形成領域における図７の工程Ｓ２１・Ｓ２２を説明する図である。図１１（ｄ）は、表示領域ＤＡの形成領域における図７の工程Ｓ２３を説明する図である。
図１２（ａ）～図１２（ｄ）は、実施形態に係るアレイ基板の引き回し配線の形成領域における図７の工程Ｓ１９～Ｓ２３を説明する図である。図１２（ａ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ１９を説明する図である。図１２（ｂ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ２０を説明する図である。図１２（ｃ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ２１・Ｓ２２を説明する図である。図１２（ｄ）は、引き回し配線Ｗの形成領域における図７の工程Ｓ２３を説明する図である。
図１３（ａ）～図１３（ｄ）は、実施形態に係るアレイ基板の入力端子部の形成領域および出力端子部の形成領域おける図７の工程Ｓ１９～Ｓ２３を説明する図である。図１３（ａ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ１９を説明する図である。図１３（ｂ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ２０を説明する図である。図１３（ｃ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ２１・Ｓ２２を説明する図である。図１３（ｄ）は、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域おける図７の工程Ｓ２３を説明する図である。
図７の工程Ｓ１１において、例えば、第１金属層に含まれる電極および配線である、ゲート電極（第１電極）２１ＧＥ、ゲート配線（第１配線）２１ＧＷ、引き回し配線Ｗにおける第１配線２１Ｗ、入力端子部Ｔ１における入力端子配線（第１配線）２１Ｔ１それぞれを、同一工程および同一の金属材料により、第１マスクを用いて形成する。第１マスクは、ゲート電極２１ＧＥ、ゲート配線２１ＧＷ、引き回し配線Ｗにおける第１配線２１Ｗ、入力端子部Ｔ１における入力端子配線２１Ｔ１それぞれのパターンが形成されたマスクである。工程Ｓ１１において、ゲート電極２１ＧＥ、ゲート配線２１ＧＷ、引き回し配線Ｗにおける第１配線２１Ｗ、入力端子部Ｔ１における入力端子配線２１Ｔ１それぞれは、例えば、タンタル、モリブデン、アルミニウムまたはそれらの合金の何れかを含む金属材料により、例えば、スパッタリング法によって、ガラス基板２０上にパターンが形成される。
すなわち、図８（ａ）に示すように、表示領域ＤＡの形成領域において、ガラス基板２０上に、ＴＦＴ４０となるゲート電極２１ＧＥを形成する。また、表示領域ＤＡの形成領域において、ガラス基板２０上に、ゲート電極２１ＧＥと同一の工程および同一の金属材料により、ゲート配線２１ＧＷ（図３参照）を、第１マスクを用いて形成する。
また、図９（ａ）に示すように、引き回し配線Ｗの形成領域においては、ガラス基板２０上に、ゲート電極２１ＧＥと同一の工程および同一の金属材料により、引き回し配線Ｗのうち第１配線２１Ｗを、第１マスクを用いて形成する。
また、図１０（ａ）に示すように、各入力端子部Ｔ１の形成領域において、ガラス基板２０上に、ゲート電極２１ＧＥと同一の工程および同一の金属材料により、入力端子配線２１Ｔ１を、第１マスクを用いて形成する。なお、工程Ｓ１１においては、図１０（ａ）に示すように、出力端子部Ｔ２の形成領域においは、ガラス基板２０上に、ゲート電極２１ＧＥと同一の工程および同一の金属材料による電極または配線を形成しない。
そして、図７に示す工程Ｓ１２において、例えば、ガラス基板２０の全面に、ゲート絶縁膜（第１絶縁膜）２２を形成する。ゲート絶縁膜２２は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコン等の無機絶縁材料により、ＣＶＤ（Chemical Vapor Deposition）法等によって形成される。なお、工程Ｓ１２においては、ゲート絶縁膜２２をガラス基板２０の全面に形成するため、マスクを用いなくてよい。
すなわち、図８（ｂ）に示すように、表示領域ＤＡの形成領域において、ガラス基板２０上に、ゲート電極２１ＧＥおよびゲート配線ＧＷ（図３）を覆って、ゲート絶縁膜２２を形成する。また、図９（ｂ）に示すように、引き回し配線Ｗの形成領域においては、ガラス基板２０上に、第１配線２１Ｗを覆ってゲート絶縁膜２２を形成する。また、図１０（ｂ）に示すように、入力端子部Ｔ１の形成領域においては、ガラス基板２０上に、入力端子配線２１Ｔ１を覆ってゲート絶縁膜２２を形成する。また、図１０（ｂ）に示すように、出力端子部Ｔ２の形成領域においては、ガラス基板２０上にゲート絶縁膜２２を形成する。
そして、図７および図８（ｂ）に示すように、工程Ｓ１３において、例えば、表示領域ＤＡの形成領域におけるゲート絶縁膜２２上に、ＴＦＴ４０となる半導体層２３を、第２マスクを用いて形成する。第２マスクは、半導体層２３のパターンが形成されたマスクである。工程Ｓ１３において、半導体層２３は、酸化物半導体、アモルファスシリコン、ポリシリコン等の半導体材料により、スパッタリング法等によって、ゲート絶縁膜２２上にパターンが形成される。そして、半導体層２３のうち、一部の領域にソース領域を形成し、他の一部の領域にドレイン領域を形成する。なお、図９（ｂ）に引き回し配線Ｗの形成領域と、図１０（ｂ）に示す入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域には、半導体層２３は形成しない。
ここで、従来の製造方法では、半導体層を形成すると、次に、ゲート絶縁膜の下層に形成された第１配線等（第１金属層）とコンタクトを取るために、マスクを用いてゲート絶縁膜にコンタクトホールを形成していた。しかし、本実施形態では、後述するように、工程Ｓ２２（図７、図１２（ｃ）、図１３（ｃ））において、ゲート絶縁膜２２と第２保護膜２８とのそれぞれを貫通するコンタクトホールＣＨ４・ＣＨ５を、一括で形成することで、第１配線２１Ｗ及び入力端子配線２１Ｔ１（第１金属層）を露出させる。このため、従来の製造方法と比べて、本実施形態では、ゲート絶縁膜２２にコンタクトホールを形成するためのマスクは不要である。
そして、図７の工程Ｓ１４において、例えば、第２金属層に含まれる電極および配線である、ソース電極（第２電極）２４ＳＥ、ドレイン電極（第２電極）２４ＤＥ、ソース配線（第２配線）２４ＳＷ、引き回し配線Ｗにおける第２配線２４Ｗ、出力端子部Ｔ２における出力端子配線（第２配線）２４Ｔ２それぞれを、同一工程および同一の金属材料により、第３マスクを用いて形成する。第３マスクは、ソース電極２４ＳＥ、ドレイン電極２４ＤＥ、ソース配線ＳＷ、第２配線２４Ｗ、出力端子配線２４Ｔ２それぞれのパターンが形成されたマスクである。工程Ｓ１４において、ソース電極２４ＳＥ、ドレイン電極２４ＤＥ、ソース配線ＳＷ、引き回し配線Ｗにおける第２配線２４Ｗ、出力端子部Ｔ２それぞれは、例えば、タンタル、モリブデン、アルミニウムまたはそれらの合金の何れかを含む金属材料により、スパッタリング法等によって、ゲート絶縁膜２２上にパターンが形成される。ソース電極２４ＳＥは一部が半導体層２３のソース領域と接触するように形成され、ドレイン電極２４ＤＥは半導体層２３のドレイン領域と接触するように形成される。
すなわち、図８（ｃ）に示すように、表示領域ＤＡの形成領域においては、ゲート絶縁膜２２上および半導体層２３のソース領域上に跨って、ＴＦＴ４０となるソース電極２４ＳＥを形成し、ゲート絶縁膜２２上および半導体層２３のドレイン領域上に跨って、ＴＦＴ４０となるドレイン電極２４ＤＥを形成する。これにより、ゲート電極２１ＧＥ、半導体層２３、ソース電極２４ＳＥおよびドレイン電極２４ＤＥを含むＴＦＴ４０が形成される。また、表示領域ＤＡにおいて、ゲート絶縁膜２２上に、ソース電極２４ＳＥおよびドレイン電極２４ＤＥと同一の工程および同一の金属材料により、第３マスクを用いてソース配線２４ＳＷ（図３参照）を形成する。
また、図９（ｃ）に示すように、引き回し配線Ｗの形成領域においては、ゲート絶縁膜２２を介して第１配線２１Ｗの端部と重なるように、ゲート絶縁膜２２上に、ソース電極２４ＳＥおよびドレイン電極２４ＤＥと同一の工程および同一の金属材料により、第３マスクを用いて、引き回し配線Ｗのうち第２配線２４Ｗを形成する。これにより、ゲート絶縁膜２２を介して、第１配線２１Ｗと第２配線２４Ｗとのそれぞれの端部同士が重なる。
図１０（ｃ）に示すように、入力端子部Ｔ１の形成領域おいては、ゲート絶縁膜２２上に、ソース電極２４ＳＥおよびドレイン電極２４ＤＥと同一の工程および同一の金属材料による電極および配線は形成しない。一方、図１０（ｃ）に示すように、出力端子部Ｔ２の形成領域おいて、ゲート絶縁膜２２上に、ソース電極２４ＳＥおよびドレイン電極２４ＤＥと同一の工程および同一の金属材料により、出力端子配線２４Ｔ２を形成する。
そして、図７に示す工程Ｓ１５において、例えば、ゲート絶縁膜２２上であってガラス基板２０の全面に、第１保護膜（第３絶縁膜）２５を形成する。第１保護膜２５は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコン等の無機絶縁材料により、ＣＶＤ（Chemical Vapor Deposition）法等によって形成される。工程Ｓ１５においては、第１保護膜２５をゲート絶縁膜２２上であってガラス基板２０の全面に形成するため、マスクを用いなくてよい。
すなわち、図８（ｄ）に示すように、表示領域ＤＡの形成領域において、ゲート絶縁膜２２上に、ソース電極ＳＥ、ドレイン電極２４ＤＥ、半導体層２３における露出部、ソース配線ＳＷ（図３）を覆って、第１保護膜２５を形成する。これによりＴＦＴ４０は第１保護膜２５に覆われる。また、図９（ｄ）に示すように、引き回し配線Ｗの形成領域においては、ゲート絶縁膜２２上に、第２配線２４Ｗを覆って第１保護膜２５を形成する。また、図１０（ｄ）に示すように、入力端子部Ｔ１の形成領域においては、ゲート絶縁膜２２上に第１保護膜２５を形成する。また、図１０（ｄ）に示すように、出力端子部Ｔ２の形成領域においては、出力端子配線２４Ｔ２を覆ってゲート絶縁膜２２上に第１保護膜２５を形成する。
そして、図７に示す工程Ｓ１６において、例えば、第１保護膜２５上に、平坦化膜（第４絶縁膜）２６を、第４マスクを用いて形成する。第４マスクは、平坦化膜２６に形成するコンタクトホール等を含む、平坦化膜２６のパターンが形成されたマスクである。平坦化膜２６は、表示領域ＤＡの形成領域と周辺の額縁領域ＮＡの形成領域の一部とに形成し、端子部Ｔの形成領域には形成しない。平坦化膜２６は、例えば、アクリル系の有機樹脂材料が、塗布およびベークされた後、第４マスクを用いたフォトリソグラフィ等によって形成される。
すなわち、図８（ｄ）に示すように、表示領域ＤＡの形成領域において、第１保護膜２５を覆うように、第４マスクを用いて、平坦化膜２６を形成する。これにより、ＴＦＴ４０は、第１保護膜２５および平坦化膜２６に覆われる。また、ドレイン電極２４ＤＥの一部の領域上の平坦化膜２６に、第１保護膜２５を露出させるコンタクトホールＣＨ１ａが形成される。
また、図９（ｄ）に示す各引き回し配線Ｗの形成領域において、第１保護膜２５を覆うように、第４マスクを用いて、平坦化膜２６を形成する。これにより、引き回し配線Ｗの形成領域において、第２配線２４Ｗの一部の領域である端部上、および、第２配線２４Ｗの端部と重ならない一部領域の第１配線２１Ｗにおける上層の第１保護膜２５を露出させるコンタクトホールＣＨ２ａが形成される。
なお、図１０（ｄ）に示す入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域においては、第４マスクを用いることで、第１保護膜２５を覆う平坦化膜２６は形成されない。
そして、図７の工程Ｓ１７において、例えば、平坦化膜２６をマスクとして、第１保護膜２５の不要部分を一括で、エッチングにより除去する。これにより、第１保護膜２５および平坦化膜２６それぞれの一部を貫通するコンタクトホール（第２コンタクトホール）を形成する。工程Ｓ１７において、例えば、ガラス基板２０を搬入したチャンバー内を真空にし、フッ素系のガスをチャンバー内に流入させて、電源に所定値の電力を供給することで、チャンバー内にプラズマ放電を発生させる。これにより、平坦化膜２６をマスクとして、第１保護膜２５の不要部分をドライエッチングにより除去して、第１保護膜２５および平坦化膜２６それぞれを貫通するコンタクトホール（第２コンタクトホール）ＣＨ１およびコンタクトホール（第２コンタクトホール）ＣＨ２を形成する。
すなわち、図８（ｅ）に示すように、表示領域ＤＡの形成領域において、コンタクトホールＣＨ１ａ内に露出している第１保護膜２５を、平坦化膜２６の表面２６ａを露出させた状態で、平坦化膜２６の表面２６ａ側からドライエッチングにより除去する。これにより、第１保護膜２５および平坦化膜２６を貫通するコンタクトホールＣＨ１を形成する。この結果、コンタクトホールＣＨ１内において、ドレイン電極２４ＤＥの一部の領域が露出する。
また、図９（ｅ）に示すように、コンタクトホールＣＨ２ａ内に露出している第１保護膜２５を、平坦化膜２６の表面２６ａを露出させた状態で、平坦化膜２６の表面２６ａ側からドライエッチングにより除去する。これにより、第１保護膜２５および平坦化膜２６を貫通するコンタクトホールＣＨ２を形成する。この結果、コンタクトホールＣＨ２内において、第２配線２４Ｗの一部の領域である端部、および、第２配線２４Ｗの端部と重ならない一部領域の第１配線２１Ｗ上のゲート絶縁膜２２が露出する。
また、図１０（ｅ）に示すように、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域において、第１保護膜２５を除去する。これにより、入力端子部Ｔ１の形成領域においては、入力端子配線２１Ｔ１および入力端子配線２１Ｔ１の周辺におけるゲート絶縁膜２２が露出する。また、出力端子部Ｔ２の形成領域においては、出力端子配線２４Ｔ２および出力端子配線２４Ｔ２の周辺のゲート絶縁膜２２が露出する。
ここで、従来の製造方法では、第１保護膜を形成すると、第１保護膜に積層される平坦化膜を形成する前に、第１保護膜の下層に形成された第１配線等（第１金属層）又は第２配線等（第２金属層）とコンタクトを取るために、マスクを用いて第１保護膜にコンタクトホールを形成していた。しかし、本実施形態では、工程Ｓ１７において、平坦化膜２６をマスクにし、平坦化膜２６の下層の第１保護膜２５にコンタクトホールを形成している。このため、従来の製造方法と比べて、本実施形態では、第１保護膜２５にコンタクトホールを形成するためのマスクを別途設ける必要はない。
また、このように、平坦化膜２６をマスクとして、平坦化膜２６の下層の第１保護膜２５における不要部分をエッチングにより除去することで、コンタクトホールＣＨ１・ＣＨ２を形成している。これにより、コンタクトホールＣＨ１内における平坦化膜２６のコンタクトホールと第１保護膜２５のコンタクトホール同士の位置ずれを防ぐことができる。また、コンタクトホールＣＨ２内における平坦化膜２６のコンタクトホールと第１保護膜２５のコンタクトホール同士の位置ずれを防ぐことができる。
このため、図８（ｅ）に示すように、コンタクトホールＣＨ１の内壁において、第１保護膜２５の内壁２５ｂ１と、平坦化膜２６の内壁２６ｂ１との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ１の内壁である、第１保護膜２５の内壁２５ｂ１と、平坦化膜２６の内壁２６ｂ１とは、連続する同一の面に含まれるように形成される。また、図９（ｅ）に示すように、コンタクトホールＣＨ２の内壁においても、第１保護膜２５の内壁２５ｂ２と、平坦化膜２６の内壁２６ｂ２との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ２の内壁である、第１保護膜２５の内壁２５ｂ２と、平坦化膜２６の内壁２６ｂ２とは、連続する同一の面に含まれるように形成される。
ここで、本実施形態に係る表示装置１の製造方法によると、コンタクトホールＣＨ１およびコンタクトホールＣＨ２を形成する際、平坦化膜２６の表面２６ａを露出させた状態で平坦化膜２６をマスクとして第１保護膜２５にコンタクトホールを形成しているため、平坦化膜２６の表面２６ａが荒れて凹凸が形成されてしまう場合がある。このため、このまま、コンタクトホールＣＨ１およびコンタクトホールＣＨ２を形成した直後に、平坦化膜２６の表面２６ａ上に、各種の配線（第３金属層等）を形成すると、正確に所望のパターンを形成することができず、平坦化膜２６の表面２６ａから剥がれてしまう場合がある。
そこで、次に、図７の工程Ｓ１８において、平坦化膜２６の表面２６ａに形成された凹凸を平坦化する処理を行う。工程Ｓ１８において、例えば、ガラス基板２０を搬入したチャンバー内を真空にし、フッ素系のガスをチャンバー内に流入させて、電源に所定値の電力を供給することで、チャンバー内にプラズマ放電をさせる。このときにプラズマ放電をさせるために電源に供給する電力は、工程Ｓ１７時にてプラズマ放電を発生させるために電源に供給した電力よりも小さく、約半分程度の電力である。これにより、工程Ｓ１７の時に形成された平坦化膜２６の表面２６ａの凹凸をドライエッチングにより平坦化する。
すなわち、図８（ｅ）に示すように、表示領域ＤＡの形成領域において、コンタクトホールＣＨ１の周囲における平坦化膜２６の表面２６ａの凹凸がドライエッチングにより平坦化される。また、図９（ｅ）に示すように、引き回し配線Ｗの形成領域においては、コンタクトホールＣＨ２の周囲における平坦化膜２６の表面２６ａの凹凸がドライエッチングにより平坦化される。また、図１０（ｅ）に図示しないが、入力端子部Ｔ１の形成領域および出力端子部Ｔ２の形成領域それぞれの周囲における平坦化膜２６の表面２６ａの凹凸がドライエッチングにより平坦化される。
そして、図７の工程Ｓ１９において、例えば、第３金属層に含まれる電極および配線である、画素電極２７Ｐおよび第１接続部（第２導電層）２７Ｃ１となる複数の画素領域内金属パターン（第２導電層）２７、タッチパネル配線（第２導電層）２７ＴＰＷ、金属カバー（第２導電層）２７Ｃ２・２７Ｔ２それぞれを、同一工程および同一の金属材料により、第５マスクを用いて形成する。第５マスクは、画素領域内金属パターン２７、タッチパネル配線２７ＴＰＷ、金属カバー２７Ｃ２・２７Ｔ２のパターンが形成されたマスクである。工程Ｓ１９では、画素領域内金属パターン２７、タッチパネル配線２７ＴＰＷ、金属カバー２７Ｃ２・２７Ｔ２それぞれは、例えば、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）等の透明な導電材料からなる透明導電層と、タンタル、モリブデン、アルミニウムまたはそれらの合金の何れかを含む金属材料からなる金属層とを含む２層構造として、スパッタリング法等によって、それぞれの各層を含むパターンが形成される。なお、画素領域内金属パターン２７、複数のタッチパネル配線２７ＴＰＷ、複数の金属カバー２７Ｃ２・２７Ｔ２それぞれは、２層構造に限定されず、３層以上の多層構造であってもよい。
すなわち、図１１（ａ）に示すように、表示領域ＤＡの形成領域においては、平坦化膜２６の表面２６ａから、コンタクトホールＣＨ１を介して、コンタクトホールＣＨ１内で一部が露出したドレイン電極２４ＤＥと接続されるように、画素領域内金属パターン２７を、第５マスクを用いて形成する。また、画素領域内金属パターン２７と同一工程および同一の金属材料により、第５マスクを用いて、タッチパネル配線２７ＴＰＷを、平坦化膜２６の表面２６ａに形成する。また、コンタクトホールＣＨ１の内壁においては、画素領域内金属パターン２７は、連続する同一の面として形成された、第１保護膜２５の内壁２５ｂ１および平坦化膜２６の内壁２６ｂ１の一部を覆って形成される。
また、図１２（ａ）に示すように、引き回し配線Ｗの形成領域においては、平坦化膜２６の表面２６ａから、コンタクトホールＣＨ２を介して、コンタクトホールＣＨ２内で一部が露出した第２配線２４Ｗと接続されるように、金属カバー２７Ｃ２を、画素領域内金属パターン２７と同一工程および同一の金属材料により、第５マスクを用いて形成する。コンタクトホールＣＨ２の底面においては、金属カバー２７Ｃ２は、露出していた第２配線２４Ｗの表面および側面を覆う。これにより、コンタクトホールＣＨ２内において、金属カバー２７Ｃ２は、工程Ｓ１９以降のエッチング処理にて、コンタクトホールＣＨ２内にて露出していた第２配線２４Ｗがエッチングされてしまうことを防止するエッチングストッパとして機能する。すなわち、コンタクトホールＣＨ２内において、第２配線２４Ｗを覆うように、金属カバー２７Ｃ２を形成することで、第２配線２４Ｗがエッチングされてしまうことを防止することができる。
また、図１３（ａ）に示すように、出力端子部Ｔ２の形成領域において、金属カバー２７Ｔ２を、ゲート絶縁膜２２上に露出していた出力端子配線２４Ｔ２を覆うように、第５マスクを用いて形成する。これにより、出力端子部Ｔ２の形成領域において、金属カバー２７Ｔ２は、工程Ｓ１９以降のエッチング処理にて、出力端子部Ｔ２の形成領域にて露出していた出力端子配線２４Ｔ２がエッチングされてしまうことを防止するエッチングストッパ（保護膜）として機能する。すなわち、出力端子部Ｔ２の形成領域において、出力端子配線２４Ｔ２を覆うように金属カバー２７Ｔ２を形成することで、出力端子配線２４Ｔ２がエッチングされてしまうことを防止することができる。
上述の工程Ｓ１８において、平坦化膜２６の表面２６ａに形成されていた凹凸を平坦化しているため、工程Ｓ１９にて平坦化膜２６の表面２６ａに形成した、画素領域内金属パターン２７およびタッチパネル配線２７ＴＰＷ（図１１（ａ））と、金属カバー２７Ｃ２（図１２（ａ））とを、平坦化膜２６の表面２６ａから剥がれずに所望のパターンにて形成することができる。
ここで、図８（ｅ）に示したように、本実施形態に係る表示装置１の製造方法では、第１保護膜２５を、平坦化膜２６をマスクとして、第１保護膜２５および平坦化膜２６の両方を貫通するコンタクトホールＣＨ１・ＣＨ２を形成している。このため、コンタクトホールＣＨ１を構成する、第１保護膜２５のコンタクトホールと平坦化膜２６のコンタクトホールとは、位置ずれが防止されて互いに重なっている。同様に、コンタクトホールＣＨ２を構成する、第１保護膜２５のコンタクトホールと平坦化膜２６のコンタクトホールとは、位置ずれが防止されて互いに重なっている。このため、第１保護膜にコンタクトホールを形成した後、平坦化膜にコンタクトホールを形成することで、第１保護膜及び平坦化膜を貫通するコンタクトホールを形成する場合と比べて、コンタクトホールＣＨ１（図１１（ａ））の内壁である、第１保護膜２５の内壁２５ｂ１と、平坦化膜２６の内壁２６ｂ１との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ１の内壁である、第１保護膜２５の内壁２５ｂ１と、平坦化膜２６の内壁２６ｂ１とは、連続する同一の平面に含まれるように形成される。このため、コンタクトホールＣＨ１を平面視したときのコンタクトホールＣＨ１内に露出しているドレイン電極２４ＤＥの面積が小さくなることを防止することができる。これにより、コンタクトホールＣＨ１内の底面において、ドレイン電極２４ＤＥと画素領域内金属パターン２７とが接触する面積が小さくなることを防止することができ、ドレイン電極２４ＤＥと画素領域内金属パターン２７との間の電気的な特性の低下を防止することができる。
同様に、コンタクトホールＣＨ２（図１２（ａ））の内壁である、第１保護膜２５の内壁２５ｂ２と、平坦化膜２６の内壁２６ｂ２との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ２の内壁である、第１保護膜２５の内壁２５ｂ２と、平坦化膜２６の内壁２６ｂ２とは、連続する同一の平面に含まれるように形成される。このため、コンタクトホールＣＨ２を平面視したときのコンタクトホールＣＨ２内に露出している第２配線２４Ｗの面積が小さくなることを防止することができる。これにより、コンタクトホールＣＨ２内の底面において、第２配線２４Ｗと金属カバー２７Ｃ２とが接触する面積が小さくなることを防止することができ、第２配線２４Ｗと金属カバー２７Ｃ２との間の電気的な特性の低下を防止することができる。
そして、図７の工程Ｓ２０において、画素領域内金属パターン２７のうち、画素電極２７Ｐとなる透明な導電材料からなる透明導電層上の金属材料からなる金属層を、例えば、第６マスクを用いて、ウエットエッチング等によって除去する。第６マスクは画素電極２７Ｐのパターンが形成されたマスクである。これにより、図１１（ｂ）に示すように、画素電極２７Ｐと、第１接続部２７Ｃ１とが形成される。なお、図１２（ｂ）に示す引き回し配線Ｗの形成領域における金属カバー２７Ｃ２、および、図１３（ｂ）に示す、出力端子部Ｔ２の形成領域における金属カバー２７Ｔ２はエッチングしない。図１２（ｂ）に示す各引き回し配線Ｗの形成領域において、コンタクトホールＣＨ２内の第２配線２４Ｗは、金属カバー２７Ｃ２に覆われているため、エッチングされない。また、図１３（ｂ）に示す出力端子部Ｔ２の形成領域において、出力端子配線２４Ｔ２は、金属カバー２７Ｔ２に覆われているため、エッチングされない。
そして、図７の工程Ｓ２１において、例えば、平坦化膜２６上であってガラス基板２０の全面に、第２保護膜（第２絶縁膜）２８を形成する。第２保護膜２８は、例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコン等の無機絶縁材料により、ＣＶＤ（Chemical Vapor Deposition）法等によって形成される。工程Ｓ２１においては、第２保護膜２８を平坦化膜２６上であってガラス基板２０の全面に形成するため、マスクを用いなくてよい。
すなわち、図１１（ｃ）に示すように、表示領域ＤＡの形成領域において、平坦化膜２６上に、第１接続部２７Ｃ１、画素電極２７Ｐ、タッチパネル配線２７ＴＰＷを覆って、第２保護膜２８を形成する。また、図１２（ｃ）に示すように、引き回し配線Ｗの形成領域においては、平坦化膜２６およびコンタクトホールＣＨ２を覆って第２保護膜２８を形成する。第２保護膜２８は、コンタクトホールＣＨ２内の底面においては、一部が露出しているゲート絶縁膜２２および一部が露出している金属カバー２７Ｃ２を覆う。また、図１３（ｃ）に示すように、入力端子部Ｔ１の形成領域においては、入力端子配線２１Ｔ１上のゲート絶縁膜２２を覆って、第２保護膜２８が形成される。また、図１３（ｃ）に示すように、出力端子部Ｔ２の形成領域においては、金属カバー２７Ｔ２を覆って、第２保護膜２８が形成される。
そして、図７の工程Ｓ２２において、例えば、コンタクトホールＣＨ３、コンタクトホール（第１コンタクトホール）ＣＨ４、コンタクトホール（第１コンタクトホール）ＣＨ５およびコンタクトホールＣＨ６を、例えば、ドライエッチング等により、同一工程にて第７マスクを用いて形成する。第７マスクは、コンタクトホールＣＨ３、コンタクトホールＣＨ４、コンタクトホールＣＨ５およびコンタクトホールＣＨ６のパターンが形成されたマスクである。工程Ｓ２２にて、コンタクトホールＣＨ３～ＣＨ６を形成するには、例えば、まず、マスクとなるレジストを塗布し、第７マスクを用いて、ドライエッチングすることで、コンタクトホールＣＨ３～ＣＨ６を形成し、その後、レジストをはく離する。この工程Ｓ２２にてドライエッチングを行う際の各種の条件は、工程Ｓ１７にてドライエッチングを行った際の各種の条件と同じであってもよい。
すなわち、図１１（ｃ）に示すように、表示領域ＤＡの形成領域において、各タッチパネル配線２７ＴＰＷの一部の領域上の第２保護膜２８を、第７マスクを用いてドライエッチングにより除去することで、第２保護膜２８に、コンタクトホールＣＨ３を形成する。これにより、コンタクトホールＣＨ３内において、タッチパネル配線２７ＴＰＷの一部の領域が露出する。
また、図１２（ｃ）に示すように、引き回し配線Ｗの形成領域においては、金属カバー２７Ｃ２上の第２保護膜２８と、コンタクトホールＣＨ２の底面のうち金属カバー２７Ｃ２が形成されていない領域の第２保護膜２８およびゲート絶縁膜２２とを、第７マスクを用いてドライエッチングにより除去する。これにより、コンタクトホールＣＨ２内において金属カバー２７Ｃ２が露出すると共に、コンタクトホールＣＨ２の底面のうち金属カバー２７Ｃ２が形成されていない領域の第２保護膜２８およびゲート絶縁膜２２それぞれを貫通するコンタクトホールＣＨ４を一括で形成する。コンタクトホールＣＨ４は、コンタクトホールＣＨ２の底面の一部の領域（金属カバー２７Ｃ２が形成されていない領域）に形成される。コンタクトホールＣＨ４内の底面では、第２配線２４Ｗの一部が露出する。
また、図１３（ｃ）に示すように、入力端子部Ｔ１の形成領域においては、入力端子配線２１Ｔ１上のゲート絶縁膜２２および第２保護膜２８を、第２保護膜２８の表面２８ａ側から、第７マスクを用いてドライエッチングにより除去する。これにより、ゲート絶縁膜２２および第２保護膜２８それぞれを貫通するコンタクトホールＣＨ５を一括で形成する。コンタクトホールＣＨ５内の底面において、入力端子配線２１Ｔ１が露出する。なお、入力端子配線２１Ｔ１の端部はゲート絶縁膜２２および第２保護膜２８に覆われている。また、図１３（ｃ）に示すように、出力端子部Ｔ２の形成領域において、金属カバー２７Ｔ２上の第２保護膜２８を、第２保護膜２８の表面２８ａ側から、第７マスクを用いてドライエッチングにより除去することで、第２保護膜２８に、コンタクトホールＣＨ６を形成する。これにより、コンタクトホールＣＨ６内において、金属カバー２７Ｔ２が露出する。なお、金属カバー２７Ｔ２の端部は第２保護膜２８に覆われている。
このように、工程Ｓ２２では、第１配線２１Ｗの一部上の第２保護膜２８およびゲート絶縁膜２２を一括で除去することでコンタクトホールＣＨ４・ＣＨ５を形成している。このため、２層の無機絶縁膜それぞれ別々にコンタクトホールを形成することで２層の無機絶縁膜を貫通するコンタクトホールを形成する場合とは異なり、第２保護膜２８およびゲート絶縁膜２２にコンタクトホールＣＨ４・ＣＨ５を形成するためのマスクは１種類で済む。このため、高価なマスクの枚数を抑えて、表示装置１を製造することができる。これにより、表示装置１の製造コストを下げることができる。
また、本実施形態に係る表示装置１の製造方法では、第２保護膜２８およびゲート絶縁膜２２をドライエッチングにより一括で除去することで、コンタクトホールＣＨ４・ＣＨ５を形成している。このため、図１２（ｃ）に示すように、コンタクトホールＣＨ４内の内壁である、ゲート絶縁膜２２の内壁２２ｂ４と、第２保護膜２８の内壁２８ｂ４との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ４内の内壁である、ゲート絶縁膜２２の内壁２２ｂ４と、第２保護膜２８の内壁２８ｂ４とは連続する同一の面に含まれるように形成されている。また、図１３（ｃ）に示すように、コンタクトホールＣＨ５内の内壁である、ゲート絶縁膜２２の内壁２２ｂ５と、第２保護膜２８の内壁２８ｂ５との間に段差が生じることを抑えることができる。換言すると、コンタクトホールＣＨ５内の内壁である、ゲート絶縁膜２２の内壁２２ｂ５と、第２保護膜２８の内壁２８ｂ５とは連続する同一の面に含まれるように形成されている。
そして、図７の工程Ｓ２３において、例えば、タッチパネル電極部（第１導電層）２９ＴＰ、第２接続部（第１導電層）２９Ｃ２、入力端子パッド（第１導電層）２９Ｔ１および出力端子パッド（第１導電層）２９Ｔ２それぞれを、同一工程および同一の金属材料により、第８マスクを用いて形成する。第８マスクは、タッチパネル電極部２９ＴＰ、第２接続部２９Ｃ２、入力端子パッド２９Ｔ１および出力端子パッド２９Ｔ２それぞれのパターンが形成されたマスクである。工程Ｓ２３において、タッチパネル電極部２９ＴＰ、第２接続部（第１導電層）２９Ｃ２、入力端子パッド（第１導電層）２９Ｔ１および出力端子パッド２９Ｔ２それぞれは、例えば、酸化インジウム錫（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ）等の透明な導電材料により、例えば、第８マスクを用いたスパッタリング法等によって形成される。
すなわち、図１１（ｄ）に示すように、表示領域ＤＡの形成領域においては、画素領域Ｐｉｘに跨るようにタッチパネル電極部２９ＴＰを、第８マスクを用いて形成することで、コンタクトホールＣＨ３を介して、タッチパネル電極部２９ＴＰはタッチパネル配線２７ＴＰＷと接続される。すなわち、第３コンタクトホールの底面において、タッチパネル電極部２９ＴＰは、露出していたタッチパネル配線２７ＴＰＷと接触する。これにより、表示領域ＤＡにおいて、画素領域Ｐｉｘが完成する。
また、図１２（ｄ）に示すように、引き回し配線Ｗの形成領域において、第２接続部２９Ｃ２を、コンタクトホールＣＨ２の周囲、コンタクトホールＣＨ２内およびコンタクトホールＣＨ４内に、第８マスクを用いて形成する。例えば、第２接続部２９Ｃ２を、コンタクトホールＣＨ２の面積より大きく形成する（図４）。これにより、第２接続部２９Ｃ２は、コンタクトホールＣＨ２内の底面において金属カバー２７Ｃ２と接触することで金属カバー２７Ｃ２を介して第２配線２４Ｗと電気的に接続され、コンタクトホールＣＨ４内の底面において第２配線２４Ｗと接触する。これにより、切り替えコンタクト部９および引き回し配線Ｗが完成する。引き回し配線Ｗは、切り替えコンタクト部９を介して、互いに異なる層である第１配線２１Ｗと第２配線２４Ｗとが電気的に接続される。具体的には、第２配線２４Ｗは、切り替えコンタクト部９において、第２接続部２９Ｃ２、金属カバー２７Ｃ２を介して第１配線２１Ｗと接続される。
上述のように、コンタクトホールＣＨ４の内壁のうち、ゲート絶縁膜２２における内壁２２ｂ４と、第２保護膜２８における内壁２８ｂ４とは、連続する同一の面として形成さている。このため、コンタクトホールＣＨ４内の底面において、第１配線２１Ｗと第２接続部２９Ｃ２とが接触する面積が小さくなることを防止することができ、第１配線２１Ｗと第２接続部２９Ｃ２との間の電気的な特性の低下を防止することができる。
また、図１３（ｄ）に示すように、入力端子部Ｔ１の形成領域において、入力端子パッド２９Ｔ１を、コンタクトホールＣＨ５の周囲の第２保護膜２８上およびコンタクトホールＣＨ５内に、第８マスクを用いて形成する。これにより、入力端子パッド２９Ｔ１は、コンタクトホールＣＨ５内の底面において、露出していた入力端子配線２１Ｔ１と接触する。これにより、入力端子部Ｔ１が完成する。また、図１３（ｄ）に示すように、出力端子部Ｔ２の形成領域において、出力端子パッド２９Ｔ２を、コンタクトホールＣＨ６の周囲の第２保護膜２８上およびコンタクトホールＣＨ６内に形成する。これにより、出力端子パッド２９Ｔ２は、コンタクトホールＣＨ６を介して、コンタクトホールＣＨ６内の底面において露出していた金属カバー２７Ｔ２と接触する。これにより、出力端子パッド２９Ｔ２は、金属カバー２７Ｔ２を介して出力端子配線２４Ｔ２と電気的に接続される。そして、これにより、出力端子部Ｔ２が完成する。
上述のように、コンタクトホールＣＨ５の内壁のうち、ゲート絶縁膜２２における内壁２２ｂ５と、第２保護膜２８における内壁２８ｂ５とは、連続する同一の面として形成さている。このため、コンタクトホールＣＨ５内の底面において、入力端子配線２１Ｔ１と入力端子パッド２９Ｔ１とが接触する面積が小さくなることを防止することができ、入力端子配線２１Ｔ１と入力端子パッド２９Ｔ１との間の電気的な特性の低下を防止することができる。
このように本実施形態に係る表示装置１によると、コンタクトホールＣＨ１（図１１（ｄ））の内壁である、第１保護膜２５の内壁２５ｂ１と、平坦化膜２６の内壁２６ｂ１とは、連続する同一の平面に含まれる。このため、コンタクトホールＣＨ１内の底面において、ドレイン電極２４ＤＥと画素領域内金属パターン２７とが接触する面積が小さくなることを防止することができ、ドレイン電極２４ＤＥと画素領域内金属パターン２７との間の電気的な特性の低下を防止することができる。すなわち、ドレイン電極２４ＤＥと、第１接続部２７Ｃ１を介して接続される画素電極２７Ｐとの間の電気的な特性の低下を防止することができる。
また、コンタクトホールＣＨ２（図１２（ｄ））の内壁である、第１保護膜２５の内壁２５ｂ２と、平坦化膜２６の内壁２６ｂ２とは、連続する同一の面に含まれる。このため、コンタクトホールＣＨ２内の底面において、第２配線２４Ｗと金属カバー２７Ｃ２とが接触する面積が小さくなることを防止することができ、第２配線２４Ｗと金属カバー２７Ｃ２との間の電気的な特性の低下を防止することができる。
また、コンタクトホールＣＨ４（図１２（ｄ））の内壁である、ゲート絶縁膜２２における内壁２２ｂ４と、第２保護膜２８における内壁２８ｂ４とは、連続する同一の面として形成さている。このため、コンタクトホールＣＨ４内の底面において、第１配線２１Ｗと第２接続部２９Ｃ２とが接触する面積が小さくなることを防止することができ、第１配線２１Ｗと第２接続部２９Ｃ２との間の電気的な特性の低下を防止することができる。
また、コンタクトホールＣＨ５（図１３（ｄ））の内壁である、ゲート絶縁膜２２における内壁２２ｂ５と、第２保護膜２８における内壁２８ｂ５とは、連続する同一の面として形成さている。このため、コンタクトホールＣＨ５内の底面において、入力端子配線２１Ｔ１と入力端子パッド２９Ｔ１とが接触する面積が小さくなることを防止することができ、入力端子配線２１Ｔ１と入力端子パッド２９Ｔ１との間の電気的な特性の低下を防止することができる。
加えて、本実施形態に係る表示装置１によると、工程Ｓ１８において平坦化膜２６の表面２６ａに形成された凹凸を、工程Ｓ１９にて平坦化している。これにより、平坦化膜２６の表面２６ａに形成した、図１１（ｄ）に示す、第１接続部２７Ｃ１、画素電極２７Ｐおよびタッチパネル配線２７ＴＰＷ、図１２（ｄ）に示す金属カバー２７Ｃ２等、平坦化膜２６の表面２６ａ上の各種電極および配線を、平坦化膜２６の表面２６ａの表面から剥がれずに所望のパターンにて形成することができる。
上述のように、本実施形態に係る表示装置１によると、工程Ｓ２２において、ゲート絶縁膜２２および第２保護膜２８を一括で除去することでコンタクトホールＣＨ４・ＣＨ５（図１２（ｃ）・１３（ｃ））を形成しているため、ゲート絶縁膜２２および第２保護膜２８のうち、ゲート絶縁膜２２だけをパターニングするためのマスクを減らすことができる。
また、本実施形態に係る表示装置１によると、工程Ｓ１７において、平坦化膜２６をマスクとして、第１保護膜２５にコンタクトホールを形成し、この結果、平坦化膜２６および第１保護膜２５を貫通するコンタクトホールＣＨ１・ＣＨ２（図８（ｅ）・図９（ｅ））を形成している。このため、平坦化膜２６および第１保護膜２５のうち、第１保護膜２５だけをパターニングするためのマスクを減らすことができる。
これにより、従来の表示装置の製造方法と比べて、製造コストを抑えることができる。例えば、従来の表示装置の製造方法は１０枚のマスクが必要であったところ、本実施形態に係る表示装置１の製造方法によると、８枚のマスクを用いればよい。
本発明は、上記実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。

Claims (14)

  1. 第１配線を形成し、
    前記第１配線を覆う第１絶縁膜を形成し、
    前記第１絶縁膜のうち露出している部分を覆う第２絶縁膜を形成し、
    前記第１配線の一部が露出するように、前記第１絶縁膜および前記第２絶縁膜それぞれを貫通する第１コンタクトホールを一括で形成し、
    前記第１コンタクトホールを介して、前記露出した一部の前記第１配線と接続される第１導電層を形成し、
    前記第１の絶縁膜上に第２の配線を形成し、
    前記第２の配線の露出部分を覆う第２の導電層を形成し、
    前記第１の配線は、前記第１のコンタクトホール内に露出しており、
    前記第１のコンタクトホールは、前記第１のコンタクトホールの底面において前記第２の導電層が形成されていない領域において、前記第２の絶縁膜および前記第１の絶縁膜の一部を貫通して一括して形成されており、
    前記第１の導電層は、前記第１のコンタクトホールの底面で前記第１の配線と接触し、前記第２の導電層を介して、前記第２の配線と電気的に接続される、表示装置の製造方法。
  2. 前記第２配線を覆う第３絶縁膜を形成し、
    前記第３絶縁膜を覆う第４絶縁膜を形成し、
    前記第２配線の一部が露出するように、前記第３絶縁膜および前記第４絶縁膜それぞれの一部を除去し、
    前記露出した前記第２配線を覆う第２導電層を形成する、請求項１に記載の表示装置の製造方法。
  3. 前記第１導電層を、前記第２導電層と接触するように形成することで、前記第１導電層および前記第２導電層を介して、前記第１配線と前記第２配線とを接続する、請求項２に記載の表示装置の製造方法。
  4. 前記第１コンタクトホールを介して接続された前記第１導電層および前記第１配線は、ＴＦＴがアレイ状に形成される基板であるアレイ基板のうち、回路が実装される端子部に形成される端子である、請求項１又は２に記載の表示装置の製造方法。
  5. 導電材料からなる端子パッドを、前記第２導電層の一部を覆うように形成し、
    前記端子パッドと、前記第２導電層と、前記第２配線とは、ＴＦＴがアレイ状に形成される基板であるアレイ基板のうち、回路が実装される端子部に形成される端子である、請求項２に記載の表示装置の製造方法。
  6. 前記第２導電層を、透明な導電材料からなる透明導電層と、前記透明導電層上に積層する導電層とにより形成し、
    前記第２導電層のうち、一部の前記導電層を除去し、前記透明導電層からなる画素電極を形成する、請求項２に記載の表示装置の製造方法。
  7. 前記第１コンタクトホールの内壁のうち、前記第１絶縁膜における内壁である第１内壁と、前記第２絶縁膜における内壁である第２内壁とを、連続する同一の面として形成する、請求項１～６の何れか１項に記載の表示装置の製造方法。
  8. 前記第３絶縁膜および前記第４絶縁膜それぞれの一部を除去した後、前記第４絶縁膜の表面を平坦化する、請求項２に記載の表示装置の製造方法。
  9. 第１配線と、
    前記第１配線を覆う第１絶縁膜と、
    前記第１絶縁膜の少なくとも一部を覆う第２絶縁膜と、
    前記第１絶縁膜および前記第２絶縁膜それぞれを貫通するように形成された第１コンタクトホールを介して、前記第１コンタクトホール内における前記第１配線と接続されている第１導電層とを備え、
    前記第１コンタクトホールの内壁のうち、前記第１絶縁膜における内壁である第１内壁と、前記第２絶縁膜における内壁である第２内壁とは、連続する同一の面に含まれており、
    前記前記第１の絶縁膜上に形成された第２の配線と、
    前記第２の配線の露出部分を覆う第２の導電層と、をさらに備え、
    前記第１の配線は、前記第１のコンタクトホール内に露出しており、
    前記第１のコンタクトホールは、前記第１のコンタクトホールの底面において前記第２の導電層が形成されていない領域において、前記第２の絶縁膜および前記第１の絶縁膜の一部を貫通して一括して形成されており、
    前記第１の導電層は、前記第１のコンタクトホールの底面で前記第１の配線と接触し、前記第２の導電層を介して、前記第２の配線と電気的に接続される、表示装置。
  10. 前記第２配線を覆う第３絶縁膜と、
    前記第３絶縁膜を覆う第４絶縁膜と、
    前記第３絶縁膜および前記第４絶縁膜それぞれが形成されていない領域において、前記第２配線を覆う前記第２導電層とを備える、請求項９に記載の表示装置。
  11. 前記第１導電層と前記第２導電層とが接触していることで、前記第１導電層および前記第２導電層を介して、前記第１配線と前記第２配線とが接続されている、請求項１０に記載の表示装置。
  12. 前記第１コンタクトホールを介して接続された前記第１導電層および前記第１配線は、ＴＦＴがアレイ状に形成されている基板であるアレイ基板のうち、回路が実装される端子部に形成された端子である、請求項９又は１０に記載の表示装置。
  13. さらに、前記第２導電層の一部を覆う、導電材料からなる端子パッドを備え、
    前記端子パッドと、前記第２導電層と、前記第２配線とは、ＴＦＴがアレイ状に形成される基板であるアレイ基板のうち、回路が実装される端子部に形成された端子である、請求項１０に記載の表示装置。
  14. 前記第２電極は、アレイ状に形成されるＴＦＴにおけるドレイン電極であり、
    前記第２導電層は、透明な導電材料からなる透明導電層と、前記透明導電層上に積層された導電層とを有し、
    前記第２導電層のうち一部は、透明導電層が露出した画素電極である、請求項１０に記載の表示装置。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004205551A (ja) 2002-12-20 2004-07-22 Chi Mei Electronics Corp 画像表示パネル、フォトマスク、画像表示装置、画像表示パネルを製造する方法
JP2004310027A (ja) 2002-12-04 2004-11-04 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法
JP2005352354A (ja) 2004-06-14 2005-12-22 Mitsubishi Electric Corp 表示装置とその製造方法
US20130162570A1 (en) 2011-12-22 2013-06-27 Lg Display Co., Ltd. Liquid crystal display device and method for manufaturing the same
JP2014142456A (ja) 2013-01-23 2014-08-07 Japan Display Inc 表示装置
US20150091014A1 (en) 2013-09-27 2015-04-02 Lg Display Co., Ltd. Display Device and Method of Manufacturing the Same
JP2015106411A (ja) 2013-11-28 2015-06-08 エルジー ディスプレイ カンパニー リミテッド タッチセンサ一体型表示装置
JP2017102455A (ja) 2015-11-30 2017-06-08 エルジー ディスプレイ カンパニー リミテッド 表示装置
US20170176798A1 (en) 2015-12-22 2017-06-22 Lg Display Co., Ltd. Liquid crystal display with touch sensing function
JP2018045590A (ja) 2016-09-16 2018-03-22 株式会社ジャパンディスプレイ 表示装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353464B1 (en) * 1998-11-20 2002-03-05 Kabushiki Kaisha Advanced Display TFT array substrate, liquid crystal display using TFT array substrate, and manufacturing method thereof in which the interlayer insulating film covers the guard resistance and the short ring
CN100367103C (zh) * 2002-04-16 2008-02-06 夏普株式会社 基片、具有该基片的液晶显示器及其制造方法
JP4333574B2 (ja) * 2004-12-17 2009-09-16 三菱電機株式会社 液晶表示装置ならびにその製造方法
JP5863399B2 (ja) * 2011-11-07 2016-02-16 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
US9703439B2 (en) 2014-12-26 2017-07-11 Lg Display Co., Ltd. Touch sensor integrated type display device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004310027A (ja) 2002-12-04 2004-11-04 Lg Philips Lcd Co Ltd 液晶表示装置及びその製造方法
JP2004205551A (ja) 2002-12-20 2004-07-22 Chi Mei Electronics Corp 画像表示パネル、フォトマスク、画像表示装置、画像表示パネルを製造する方法
JP2005352354A (ja) 2004-06-14 2005-12-22 Mitsubishi Electric Corp 表示装置とその製造方法
US20130162570A1 (en) 2011-12-22 2013-06-27 Lg Display Co., Ltd. Liquid crystal display device and method for manufaturing the same
JP2014142456A (ja) 2013-01-23 2014-08-07 Japan Display Inc 表示装置
US20150091014A1 (en) 2013-09-27 2015-04-02 Lg Display Co., Ltd. Display Device and Method of Manufacturing the Same
JP2015106411A (ja) 2013-11-28 2015-06-08 エルジー ディスプレイ カンパニー リミテッド タッチセンサ一体型表示装置
JP2017102455A (ja) 2015-11-30 2017-06-08 エルジー ディスプレイ カンパニー リミテッド 表示装置
US20170176798A1 (en) 2015-12-22 2017-06-22 Lg Display Co., Ltd. Liquid crystal display with touch sensing function
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