JP2001339067A - 薄膜トランジスタ装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 絶縁性基板上にて金属膜を確実にパターン形
成して、配線間のショートによる配線不良を防止し、あ
るいは半導体層のコンタクト部のパターン残りによる導
通不良を防止して、高精細、微細加工の薄膜トランジス
タ装置の製造歩留まりを向上する。 【解決手段】 ガラス基板２０上に半導体層２２をパタ
ーン形成後ゲート絶縁膜２３を成膜した後金属膜２４を
成膜する。次いで第１のレジストマスク３０を用いて金
属膜２４に１回目のドライエッチングを行い、更に第２
のレジストマスク３１を用いて金属膜２４に２回目のド
ライエッチングを行い、走査線１２と補助容量線１８
間、及びゲート電極２６とゲート電極２７間の重複加工
領域［Ｃ］にてドライエッチングを２回実施する。この
時重複加工領域［Ｃ］の面積を２回目のドライエッチン
グ領域の面積の約３３％として、下地のゲート絶縁膜２
３が打ち抜かれるのを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、平面表示装置に適
用される薄膜トランジスタ装置の製造方法に関する。

【０００２】

【従来の技術】液晶表示装置等平面表示装置のうち、薄
膜トランジスタをスイッチング素子として使用するアク
ティブマトリクス型の平面表示装置にあっては、近年そ
の高画質、高精細化の要求により、薄膜トランジスタア
レイ上の薄膜トランジスタ及び配線層の微細加工が求め
られている。薄膜トランジスタ及び配線層は、一連の成
膜工程、レジスト塗布工程、露光工程、現像工程、エッ
チング工程、レジスト剥離工程によるパターン形成を何
段か経てガラス基板上に形成されている。

【０００３】そしてこのガラス基板上での薄膜トランジ
スタ及び配線形成時、レジスト上にパーティクルが付着
すると、このパーティクルがエッチング時のマスクとな
り正確なパターン形成が成されず、電気的な接触不良や
配線間のショートを生じてしまい、平面表示装置に適用
した場合に点状欠陥・線状欠陥の原因となり表示品位を
低下し、薄膜トランジスタアレイの製造歩留まりを低下
させていた。

【０００４】

【発明が解決しようとする課題】しかし近年、より一層
の高密度大容量且つ高精細な平面表示装置の要求により
更なる微細加工技術が求められると共に、ドライバ内蔵
型のポリシリコン半導体を使用した薄膜トランジスタを
用いた液晶表示装置等の実用化が図られている。このた
めこれらの液晶表示装置に用いられる薄膜トランジスタ
アレイでは、同じ金属層を用いて形成される走査線や補
助容量線等の配線間が更に狭くなり、従来では不良にな
らなかったごく微小のパーティクルの存在により走査線
と補助容量線がショートするという配線不良により製造
歩留まりの低下を来たしたり、あるいはリペア用の冗長
回路を形成するスペースが無いという問題を生じてい
た。

【０００５】このため従来、配線間を重複してエッチン
グ加工することにより配線間のショートを確実に防止す
る方法が検討されている。

【０００６】一方下地に半導体層が形成される薄膜トラ
ンジスタ形成領域では、パーティクルにより信号線のコ
ンタクト部にパターン形成不良を生じると、半導体層と
の電気的な導通不良を引き起こす事から、このような現
象を防止するために、半導体層形成領域においてもコン
タクト部を重複加工することが検討されている。

【０００７】そして薄膜トランジスタアレイは微細加工
が要求されるため配線等の加工にはドライエッチングが
適しているが、ドライエッチングの場合、ウエットエッ
チングと異なり目的の膜のみをエッチングするのが難し
いことから、一般にエッチング条件の設定によりエッチ
ング目的の膜のエッチング速度を上げたり、あるいは本
来エッチングを必要としない下地膜のエッチング速度を
下げる等の制御を行い選択加工を行っている。

【０００８】しかしながら半導体層が成膜される領域に
あっては、ドライエッチング時に金属層と下地のゲート
絶縁層とを選択的に加工してゲート絶縁膜が削れ過ぎる
のを防止する必要があるものの、その制御が難しく、通
常のエッチング条件では、選択加工をするための十分な
制御性が得られないという問題を有している。このため
例えばドライバ領域にてＮ型薄膜トランジスタ素子及び
Ｐ型薄膜トランジスタ素子のゲート電極間を重複加工し
た場合に、ゲート絶縁層の下の半導体層までもエッチン
グされて消失し、ゲート絶縁膜のコンデンサ容量が低下
して特性の劣化を生じたり、薄膜トランジスタのソース
・ドレイン領域形成のための不純物注入が困難になるな
どの問題を生じてしまう。このために薄膜トランジスタ
アレイは、その製造歩留まりが低下し実用化の妨げとな
っていた。

【０００９】そこで本発明は上記課題を除去するもの
で、高精細な薄膜トランジスタアレイの微細加工にかか
わらず、パターン形成不良を防止し、表示領域における
配線不良による走査線と補助容量線間のショートを防止
し、更にドライバ領域におけるＮ型薄膜トランジスタ素
子と、Ｐ型薄膜トランジスタ素子のゲート配線不良によ
るショートを生じることなく且つ重複加工によるトラン
ジスタ層の破壊を生じる事無く製造歩留まりの高い薄膜
トランジスタ装置の製造方法を提供する事を目的とす
る。

【００１０】

【課題を解決するための手段】本発明は上記課題を解決
する為の手段として、基板上に半導体層をパターン形成
する第一の工程と、前記半導体層上にゲート絶縁膜を成
膜する第二の工程と、前記ゲート絶縁膜上に金属膜を成
膜する第三の工程と、前記金属膜を第１のパターンによ
り１回目のパターン形成をした後、前記金属膜を第２の
パターンにより２回目のパターン形成を行ってゲート配
線層をパターン形成する第四の工程とを具備する薄膜ト
ランジスタ装置の製造方法において、前記１回目のパタ
ーン形成と前記２回目のパターン形成により重複して加
工される面積を、前記２回目のパターン形成により加工
される面積の５０％以下とするものである。

【００１１】又本発明は上記課題を解決する為の手段と
して、基板上に半導体層をパターン形成する第一の工程
と、前記半導体層上にゲート絶縁膜を成膜する第二の工
程と、前記ゲート絶縁膜上に金属膜を成膜する第三の工
程と、前記金属膜を第１のパターンにより１回目のパタ
ーン形成をした後、前記金属膜を第２のパターンにより
２回目のパターン形成を行ってゲート配線層をパターン
形成する第四の工程とを具備し、Ｎチャネル型薄膜トラ
ンジスタとＰチャネル型薄膜トランジスタとを有する薄
膜トランジスタ装置の製造方法において、前記１回目の
パターン形成により前記Ｎチャネル型薄膜トランジスタ
あるいは前記Ｐチャネル型薄膜トランジスタのいずれか
一方のゲート電極を形成し、前記２回目のパターン形成
により前記Ｎチャネル型薄膜トランジスタあるいは前記
Ｐチャネル型薄膜トランジスタの他方のゲート電極を形
成し、前記１回目のパターン形成により加工する一部分
と前記２回目のパターン形成により重複して加工される
面積を、前記２回目のパターン形成により加工される面
積の５０％以下とするものである。

【００１２】又本発明は上記課題を解決する為の手段と
して、画素領域とドライバ領域とを設けてなる同一の基
板上に半導体層をパターン形成する第一の工程と、前記
半導体層上にゲート絶縁膜を成膜する第二の工程と、前
記ゲート絶縁膜上に金属膜を成膜する第三の工程と、前
記金属膜を第１のパターンにより１回目のパターン形成
をした後、前記金属膜を第２のパターンにより２回目の
パターン形成を行ってゲート配線層をパターン形成する
第四の工程とを具備する薄膜トランジスタ装置の製造方
法において、前記１回目のパターン形成と前記２回目の
パターン形成により重複して加工される面積を、前記２
回目のパターン形成により加工される面積の５０％以下
とするものである。

【００１３】そしてこの様な構成により本発明は、薄膜
トランジスタアレイの微細加工時に、配線間のパターン
形成不良によるショートを生じることなく且つ、金属膜
と下地膜との良好な選択加工を実施出来、薄膜トランジ
スタアレイの製造歩留まりの向上を図るものである。

【００１４】

【発明の実施の形態】先ず本発明においてドライエッチ
ングにより金属膜を重複加工をする際に、エッチング速
度を調整するための重複加工領域の面積の規制について
説明する。

【００１５】半導体層４上にて金属膜の一部を重複加工
する場合、ドライエッチングでは、図１（ａ）に示すよ
うに１回目のエッチング時に、金属膜５をエッチング終
了した後のオーバーエッチングにより、金属膜５の下地
膜である例えばゲート絶縁膜６もある程度エッチングし
てしまう。従って2回目のエッチング時には残りの金属
膜領域［Ａ］と既にエッチングされてゲート絶縁膜６が
露出される領域［Ｂ］が存在する。このゲート絶縁膜６
が露出される領域［Ｂ］は２回目のエッチングにより金
属膜５をエッチングしている間中ずっとエッチングガス
に曝されることになる。従って、ゲート絶縁膜６が薄い
場合や、選択比が十分に取れていない場合には、エッチ
ングによりゲート絶縁膜６を打ち抜いてしまう。

【００１６】しかしながらゲート絶縁膜６の「打ち抜
き」はその半導体層４の形成領域では致命的になること
からこれを防止するために、「うち抜き」に対するマー
ジンを広げるよう、2回目の金属膜５のエッチング中に
おけるゲート絶縁膜６のエッチング量をできるだけ低減
する必要があり、そのためには重複加工されるゲート絶
縁膜６の面積を2回目のエッチングで加工する全面積の
５０％以下にすることが有効である。

【００１７】すなわち重複加工領域であって、１回目の
エッチングにより下地膜が露出される領域は、2回目の
エッチング時の最初からエッチングが進行されることに
なるが金属膜を加工している間は、金属膜の方がエッチ
ング速度が速い事から、エッチングガスが金属膜のエッ
チングに費やされ下地膜が削れるスピードが減少する効
果を利用する。この効果は、2回目のエッチング時で削
る金属膜の面積が大きいほど効果が高く、その効果が顕
著になるのはゲート絶縁膜６の重複加工される領域の面
積が2回目の加工面積の半分（５０％）以下になる場合
である。

【００１８】但し重複加工する領域の面積が小さくなり
すぎると、配線不良によるショート等を防止するという
2度切りの効果が薄れる事から、現実的には重複加工さ
れる領域の面積は２回目の加工面積全体の２０〜３０％
が最適となる。

【００１９】上記重複加工領域の面積の規制を考慮し
て、以下本発明を図２乃至図７に示す第１の実施の形態
を参照して説明する。１０は例えば液晶表示装置等の平
面表示装置に用いられ、例えば同一のガラス基板２０上
に画素領域１０ａ及びドライバ領域１０ｂを有してなる
ドライバ内蔵型のポリシリコン薄膜トランジスタアレイ
であり、画素領域１０ａにあっては、互いに交差してな
る複数の信号線１１と走査線１２との交差部に画素電極
１３の駆動素子であるＮ型ポリシリコン薄膜トランジス
タ１４を有し、走査線と同一層上には補助容量線１８を
有している。又、ポリシリコン薄膜トランジスタアレイ
１０のドライバ領域１０ｂにあっては、ドライバ素子で
あるＰ型ポリシリコン薄膜トランジスタ１６、Ｎ型ポリ
シリコン薄膜トランジスタ１７を有している。

【００２０】次にポリシリコン薄膜トランジスタアレイ
１０の製造方法について述べる。図３（ａ）に示すよう
に、ガラス基板２０上にポリシリコン層２１を膜厚５０
ｎｍで成膜後、図３（ｂ）に示すように、フォトリソグ
ラフィ工程により、半導体層２２をパターン形成する。

【００２１】その上に図３（ｃ）に示すように、酸化シ
リコン膜（ＳｉＯx）を膜厚１００ｎｍで一面に成膜し
てゲート絶縁膜２３を形成し、更にアルミニウム（Ａ
ｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅
（Ｃｕ）等の単体又はその積層膜あるいは合金膜等から
なる走査線及びゲート電極材料である金属膜２４を３０
０ｎｍ成膜する。この金属膜２４を2回のフォトリソグ
ラフィー工程によって2回にわたってドライエッチング
してゲート電極２６、２７、走査線１２、補助容量線１
８をパターン形成する。

【００２２】先ずは１回目のフォトリソグラフィ工程に
よりレジスト塗布工程、露光工程、現像工程を行い、金
属膜２４をドライエッチングするための第１のパターン
を有する図４（ａ）に示す第１のレジストマスク３０を
形成する。この際の全基板面積に対する第１のレジスト
マスク３０の被覆面積を７５％とし、図４（ａ）に斜線
で示す残りのエッチング面積を２５％とした。この第１
のレジストマスク３０を用いて金属膜２４に１回目のド
ライエッチングを行い図４（ｂ）に示すようにＰ型ポリ
シリコン薄膜トランジスタ１６のゲート電極２６を形成
する。そしてこのゲート電極２６をマスクに例えばボロ
ン（Ｂ）をイオンドーピングして、 Ｐ型ポリシリコン
薄膜トランジスタ１６のソース・ドレイン部を形成す
る。

【００２３】次に２回目のフォトリソグラフィ工程によ
り金属膜２４をドライエッチングするための第２のパタ
ーンを有する図５（ａ）に示す第２のレジストマスク３
１を形成する。この際の全基板面積に対する第２のレジ
ストマスク３１の被覆面積を２５％とし図５（ａ）に白
地で示す。そして残りの７５％にこの第２のレジストマ
スク３１を用いて金属膜２４に２回目のドライエッチン
グを行い図５（ｂ）に示すようにＮ型ポリシリコン薄膜
トランジスタ１７のゲート電極２７、走査線１２、補助
容量線１８を形成する。

【００２４】これにより図５（ａ）にクロス線で示す領
域［Ｃ］がドライエッチングで重複加工される領域とな
り、これは１回目のエッチングで加工された領域に重な
る。これにより走査線１２及び補助容量線１８間では１
回目のエッチングで図６（ａ）に示す様に領域［Ｄ］を
削った際にパーティクル２９により金属膜２４が残った
としても２回目のエッチングで図６（ｂ）に示す様に領
域［Ｅ］を削る事により、領域［Ｄ］と同等の領域
［Ｃ］を重複加工して走査線１２と補助容量線１８のシ
ョートを防止している。

【００２５】この重複加工領域［Ｃ］の面積は、１回目
のドライエッチング領域と同一の、全基板面積の２５％
であり、２回目のドライエッチング面積が全基板面積の
７５％であるので、２回目の加工面積に対する重複加工
面積のパーセンテージは、２５／７５≒３３％であり、
５０％以下に規制される。

【００２６】又、１回目のドライエッチング時、オーバ
ーエッチングによる下地のゲート絶縁膜２３の削れ量と
しては２０ｎｍであった。又２回目のドライエッチング
によっても、オーバーエッチングによる下地のゲート絶
縁膜２３の削れ量は、１回目と同様に２０ｎｍであっ
た。一方、重複加工領域［Ｃ］では、１回目のドライエ
ッチングにより既にゲート絶縁膜２３が露出されている
ので、２回目のドライエッチング時には、ゲート絶縁膜
２３の削れ量は、計算上では８６ｎｍ程度となる。従っ
てもし重複加工領域［Ｃ］のみを同条件でエッチングし
たとするとその削れ量は２０ｎｍ＋８６ｎｍ＝１０６ｎ
ｍとなり、ゲート絶縁膜２３は打ち抜かれてしまう事と
なる。

【００２７】しかしながら、実際には２回目にドライエ
ッチングを行う面積に対して、ゲート絶縁膜２３が露出
される重複加工面積のパーセンテージが３３％であるの
で、ゲート絶縁膜２３が露出されているにもかかわら
ず、金属膜２４をドライエッチングしている間は、エッ
チングガスが金属膜２４のエッチングに費やされゲート
絶縁膜２３が削れるスピードが減少する。このことか
ら、２回目のドライエッチング終了後の重複加工領域
［Ｃ］でのゲート絶縁膜２３の実際の削れ量は、８４ｎ
ｍであった。

【００２８】この後、形成したゲート電極２７をマスク
に例えばリン（Ｐ）をイオンドーピングして、Ｎ型ポリ
シリコン薄膜トランジスタ１７のソース・ドレイン部を
形成する。

【００２９】続いて、層間絶縁膜３２を膜厚５００ｎｍ
で成膜し、画素領域１０ａのＮ型ポリシリコン薄膜トラ
ンジスタ１４、ドライバ領域１０ｂのＰ型ポリシリコン
薄膜トランジスタ１６、Ｎ型ポリシリコン薄膜トランジ
スタ１７のソース・ドレインコンタクト部にコンタクト
ホールを形成後、信号線材料を膜厚５００ｎｍで成膜
し、画素領域１０ａのＮ型ポリシリコン薄膜トランジス
タ１４の信号線１１及びソースコンタクト部と画素電極
１３を接続するソース電極（図示せず）、ドライバ領域
１０ｂのＰ型、Ｎ型ポリシリコン薄膜トランジスタ１
６、１７の信号線３３、３４、３６をパターン形成す
る。こうして液晶表示装置に用いる画素領域１０ａにＮ
型ポリシリコン薄膜トランジスタ１４を有し、ドライバ
領域１０ｂにＰ型、Ｎ型ポリシリコン薄膜トランジスタ
１６、１７を有するポリシリコン薄膜トランジスタアレ
イ１０を形成する。

【００３０】このように構成すれば、配線間隔を広げる
ことなく走査線１２及び補助容量線１８配線間を重複加
工することで従来パーティクルにより生じていた配線間
のショートによる配線不良を減少出来、リペア配線を増
加する事無くポリシリコン薄膜トランジスタアレイ１０
の製造歩留まりを向上出来る。更に半導体層２２形成領
域にあっては、重複加工領域［Ｃ］の面積を２回目のド
ライエッチング領域の面積の３３％とすることにより、
半導体層２２上の金属膜２４を重複加工した場合でも、
下地のゲート絶縁膜２３が打ち抜かれる事が無く、パー
ティクルによるパターン残りによるコンタクト不良を低
減出来、高精細・微細加工のドライバ一体型のポリシリ
コン薄膜トランジスタアレイ１０の製造歩留まりを向上
出来る。

【００３１】更にドライバ内蔵のポリシリコン薄膜トラ
ンジスタアレイ１０では従来Ｐ型薄膜トランジスタ１６
と、Ｎ型薄膜トランジスタ１７のゲート電極２６、２７
形成のために、それぞれにパターン形成工程を行ってい
た事から、金属膜２４の重複加工にかかわらず、製造工
程の増加を生じる事も無い。

【００３２】次に本発明を図８及び図９に示す第２の実
施の形態を参照して説明する。尚この第２の実施の形態
は第１の実施の形態における金属膜をパターン形成する
際の１回目のドライエッチング時と２回目のドライエッ
チング時のエッチング面積の割合が異なるものの、他は
第１の実施の形態と同一である事から同一部分について
は同一符号を付しその説明を省略する。ガラス基板２０
上に半導体層２２をパターン形成後ゲート絶縁膜２３を
成膜した後金属膜２４を成膜する。

【００３３】次いで１回目のフォトリソグラフィ工程に
より金属膜２４をドライエッチングするための第１のパ
ターンを有する図８（ａ）に示す第３のレジストマスク
３７を形成する。この第３のレジストマスク３７の被覆
面積を５０％とし、図８（ａ）に斜線で示す残りのエッ
チング面積を５０％とした。この第３のレジストマスク
３７を用いて金属膜２４に１回目のドライエッチングを
行い図８（ｂ）に示すようにＰ型ポリシリコン薄膜トラ
ンジスタ１６のゲート電極２６を形成する。そしてこの
ゲート電極２６をマスクにイオンドーピングして、Ｐ型
ポリシリコン薄膜トランジスタ１６のソース・ドレイン
部を形成する。

【００３４】次に２回目のフォトリソグラフィ工程によ
り金属膜２４をドライエッチングするための第２のパタ
ーンを有する図９（ａ）に示す第４のレジストマスク３
８を形成する。この第４のレジストマスク３８は、２回
目のエッチング後に金属膜２４が３０％残存するようマ
スクすると共に、１回目のエッチングをした部分の内の
８割である基板全面積の４０％のエッチング部分をマス
クするものである。そして第４のレジストマスク３８か
ら露出される残りの基板全面積の１００％に−３０％−
４０％＝３０％の金属膜２４に２回目のドライエッチン
グを行い図９（ｂ）に示すようにＮ型ポリシリコン薄膜
トランジスタ１７のゲート電極２７、走査線１２、補助
容量線１８を形成する。

【００３５】これにより図９（ａ）にクロス線で示す領
域［Ｈ］がドライエッチングで重複加工される領域とな
る。この重複加工領域［Ｈ］の面積は、５０％−４０％
＝１０％であり、２回目のみのドライエッチング面積が
全基板面積の３０％であるので、２回目の加工面積に対
する重複加工面積のパーセンテージは、１０／３０≒３
３％であり、５０％以下に規制される。

【００３６】尚、重複加工領域［Ｈ］における下地のゲ
ート絶縁膜２３の削れ量は、第１の実施の形態と同様、
２回目の加工面積に対する重複加工面積のパーセンテー
ジが約３３％であることから、実際の削れ量は、８４ｎ
ｍとなる。

【００３７】この後、形成したゲート電極２７をマスク
に例えばリン（Ｐ）をイオンドーピングして、Ｎ型ポリ
シリコン薄膜トランジスタ１７のソース・ドレイン部を
形成する。続いて、第１の実施の形態と同様に層間絶縁
膜３２を成膜後、コンタクトホールを形成し更に信号線
材料をパターン形成してポリシリコン薄膜トランジスタ
アレイ１０を形成する。

【００３８】このように構成すれば、第１の実施の形態
と同様、走査線１２及び補助容量線１８配線間を重複加
工することで配線間のショートを減少出来、ポリシリコ
ン薄膜トランジスタアレイ１０の製造歩留まりを向上出
来る。更に半導体層２２形成領域にあっては、重複加工
される面積を２回目のドライエッチング面積の約３３％
とすることにより、半導体層２２上を重複加工した場合
でも、下地のゲート絶縁膜２３を打ち抜く事無く、コン
タクト不良を低減出来、高精細・微細加工のドライバ一
体型のポリシリコン薄膜トランジスタアレイ１０の製造
歩留まりを向上出来る。

【００３９】尚本発明は上記実施の形態に限られるもの
でなく、その趣旨を変えない範囲での変更は可能であっ
て、例えば、金属膜の重複加工面積が２回目のドライエ
ッチング面積の５０％以下であれば、金属膜をパターン
形成する際の１回目のドライエッチング時と２回目のド
ライエッチング時のエッチング面積の割合等は任意であ
る。又、本発明の製造方法により形成される薄膜トラン
ジスタ装置は、平面表示装置に用いられる薄膜トランジ
スタアレイに限定されず、シフトレジスタ等のスイッチ
ング素子として用いられる等任意である。

【００４０】

【発明の効果】以上説明したように本発明によれば、同
一金属を用いてゲート線及び補助容量線をパターン形成
する際、配線間を重複加工することにより、従来パーテ
ィクルにより生じていた配線間のショートを減少出来、
リペア配線を増加したり配線間隔を広げる事無く、高精
細・微細加工の薄膜トランジスタ装置の製造歩留まりを
向上出来る。更に半導体層の形成領域にあっては、重複
加工される面積を２回目のドライエッチング面積の５０
％以下とすることにより、下地膜を打ち抜く事が無く、
パターン残りによるコンタクト不良を防止出来、高精細
・微細加工の薄膜トランジス装置の製造歩留まりを向上
出来る。

【図面の簡単な説明】

【図１】本発明の実施の形態における重複加工領域の下
地の削れについて説明し，（ａ）はその１回目のエッチ
ング時における削れを示し、（ｂ）はその２回目のエッ
チング時における削れを示す説明図である。

【図２】本発明の第１の実施の形態のポリシリコン薄膜
トランジスタアレイを示す一部概略平面図である。

【図３】本発明の第１の実施の形態のポリシリコン薄膜
トランジスタアレイの製造工程を示し、（ａ）はそのガ
ラス基板上にポリシリコン層を成膜した状態を示し、
（ｂ）はそのポリシリコン層をパターン形成した状態を
示し、（ｃ）はそのゲート絶縁膜及び金属膜を成膜した
状態を示す。

【図４】本発明の第１の実施の形態の１回目のエッチン
グを示し、（ａ）はその平面から見た説明図、（ｂ）は
その側面から見た説明図である。

【図５】本発明の第１の実施の形態の２回目のエッチン
グを示し、（ａ）はその平面から見た説明図、（ｂ）は
その側面から見た説明図である。

【図６】本発明の第１の実施の形態の画素領域の一部を
示し（ａ）はその１回目のエッチング時に（ｂ）はその
２回目のエッチング時を示す概略説明図

【図７】本発明の第１の実施の形態により形成されたポ
リシリコン薄膜トランジスタアレイを示す概略説明図

【図８】本発明の第２の実施の形態の１回目のエッチン
グを示し、（ａ）はその平面から見た説明図、（ｂ）は
その側面から見た説明図である。

【図９】本発明の第２の実施の形態の２回目のエッチン
グを示し、（ａ）はその平面から見た説明図、（ｂ）は
その側面から見た説明図である。

【符号の説明】

１０…ポリシリコン薄膜トランジスタアレイ １１…信号線 １２…走査線 １３…画素電極 １４… Ｎ型ポリシリコン薄膜トランジスタ １６…Ｐ型ポリシリコン薄膜トランジスタ １７… Ｎ型ポリシリコン薄膜トランジスタ １８…補助容量線 ２０…ガラス基板 ２１…ポリシリコン層 ２２…半導体層 ２３…ゲート絶縁膜 ２４…金属膜 ２６、２７…ゲート電極 ３０…第１のレジストマスク ３１…第２のレジストマスク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 平山 秀雄 埼玉県深谷市幡羅町一丁目９番２号 株式 会社東芝深谷工場内 Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JB13 JB23 JB32 JB33 JB38 KA04 KA07 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA28 MA35 MA37 NA15 NA16 NA25 PA06 5F033 GG04 HH08 HH09 HH11 HH12 HH19 HH20 HH22 NN03 QQ08 QQ11 QQ37 QQ59 QQ65 RR04 VV06 VV10 VV15 XX03 XX21 XX31 XX34 5F110 AA26 BB02 CC02 DD02 EE02 EE03 EE04 EE06 EE14 FF02 FF12 GG02 GG13 GG25 HJ01 HJ12 NN04 NN73 QQ04 QQ11 QQ30

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に半導体層をパターン形成する第
   一の工程と、前記半導体層上にゲート絶縁膜を成膜する
   第二の工程と、前記ゲート絶縁膜上に金属膜を成膜する
   第三の工程と、前記金属膜を第１のパターンにより１回
   目のパターン形成をした後、前記金属膜を第２のパター
   ンにより２回目のパターン形成を行ってゲート配線層を
   パターン形成する第四の工程とを具備する薄膜トランジ
   スタ装置の製造方法において、 前記１回目のパターン形成と前記２回目のパターン形成
   により重複して加工される面積を、前記２回目のパター
   ン形成により加工される面積の５０％以下とする事を特
   徴とする薄膜トランジスタ装置の製造方法。
2. 【請求項２】 前記重複して加工される領域が、前記半
   導体層の形成領域に存在する事を特徴とする請求項１に
   記載の薄膜トランジスタ装置の製造方法。
3. 【請求項３】 前記１回目のパターン形成と前記２回目
   のパターン形成とを、ドライエッチングにより行う事を
   特徴とする請求項１に記載の薄膜トランジスタ装置の製
   造方法。
4. 【請求項４】 基板上に半導体層をパターン形成する第
   一の工程と、前記半導体層上にゲート絶縁膜を成膜する
   第二の工程と、前記ゲート絶縁膜上に金属膜を成膜する
   第三の工程と、前記金属膜を第１のパターンにより１回
   目のパターン形成をした後、前記金属膜を第２のパター
   ンにより２回目のパターン形成を行ってゲート配線層を
   パターン形成する第四の工程とを具備し、Ｎチャネル型
   薄膜トランジスタとＰチャネル型薄膜トランジスタとを
   有する薄膜トランジスタ装置の製造方法において、 前記１回目のパターン形成により前記Ｎチャネル型薄膜
   トランジスタあるいは前記Ｐチャネル型薄膜トランジス
   タのいずれか一方のゲート電極を形成し、前記２回目の
   パターン形成により前記Ｎチャネル型薄膜トランジスタ
   あるいは前記Ｐチャネル型薄膜トランジスタの他方のゲ
   ート電極を形成し、前記１回目のパターン形成により加
   工する一部分と前記２回目のパターン形成により重複し
   て加工される面積を、前記２回目のパターン形成により
   加工される面積の５０％以下とする事を特徴とする薄膜
   トランジスタ装置の製造方法。
5. 【請求項５】 前記１回目のパターン形成と前記２回目
   のパターン形成とを、ドライエッチングにより行う事を
   特徴とする請求項４に記載の薄膜トランジスタ装置の製
   造方法。
6. 【請求項６】 画素領域とドライバ領域とを設けてなる
   同一の基板上に半導体層をパターン形成する第一の工程
   と、前記半導体層上にゲート絶縁膜を成膜する第二の工
   程と、前記ゲート絶縁膜上に金属膜を成膜する第三の工
   程と、前記金属膜を第１のパターンにより１回目のパタ
   ーン形成をした後、前記金属膜を第２のパターンにより
   ２回目のパターン形成を行ってゲート配線層をパターン
   形成する第四の工程とを具備する薄膜トランジスタ装置
   の製造方法において、 前記１回目のパターン形成と前記２回目のパターン形成
   により重複して加工される面積を、前記２回目のパター
   ン形成により加工される面積の５０％以下とする事を特
   徴とする薄膜トランジスタ装置の製造方法。
7. 【請求項７】 前記重複して加工される領域が、前記半
   導体層の形成領域に存在する事を特徴とする請求項６に
   記載の薄膜トランジスタ装置の製造方法。
8. 【請求項８】 前記１回目のパターン形成と前記２回目
   のパターン形成とを、ドライエッチングにより行う事を
   特徴とする請求項６に記載の薄膜トランジスタ装置の製
   造方法。