JP2006101663A - スイッチングレギュレータ - Google Patents
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Abstract
【課題】 スイッチングレギュレータをスタンバイモードに移行させるため信号が入力される端子をなくすことができるスイッチングレギュレータを得る。
【解決手段】 クロックパルス検出回路７によって、ＴＣＬＫ端子にクロック信号ＣＬＫが入力されているか否かを検出し、クロック信号ＣＬＫが入力されていない場合、スタンバイ信号ＳＴＢをアサートして低消費電力動作を行うスタンバイ動作を行い、クロック信号ＣＬＫが入力されると、スタンバイ信号ＳＴＢをネゲートして通常動作を行うようにし、外部からのクロック信号ＣＬＫの有無に応じてスイッチングレギュレータ内部でスタンバイ信号ＳＴＢを生成するようにした。
【選択図】 図１
【解決手段】 クロックパルス検出回路７によって、ＴＣＬＫ端子にクロック信号ＣＬＫが入力されているか否かを検出し、クロック信号ＣＬＫが入力されていない場合、スタンバイ信号ＳＴＢをアサートして低消費電力動作を行うスタンバイ動作を行い、クロック信号ＣＬＫが入力されると、スタンバイ信号ＳＴＢをネゲートして通常動作を行うようにし、外部からのクロック信号ＣＬＫの有無に応じてスイッチングレギュレータ内部でスタンバイ信号ＳＴＢを生成するようにした。
【選択図】 図１
Description
本発明は、クロック信号の入力が停止すると所定のスタンバイ動作を行って消費電力の低減を図るスイッチングレギュレータに関する。
携帯電話に代表されるように、近年、小型の携帯機器が広く普及しており、このような小型携帯機器の電源には小型の２次電池が使用されている。該２次電池の小型化を図ると共に、使用できる時間をできるだけ長くするために、２次電池の高性能化と機器の省電力化が図られている。
このような小型携帯機器に使用される電源回路は、効率向上を図るため主にスイッチングレギュレータが採用され、機器が待機状態になった場合は、該電源回路においても消費電力の小さいスタンバイ動作に移行する等して、機器の消費電力の低減を図ってきた。
このような小型携帯機器に使用される電源回路は、効率向上を図るため主にスイッチングレギュレータが採用され、機器が待機状態になった場合は、該電源回路においても消費電力の小さいスタンバイ動作に移行する等して、機器の消費電力の低減を図ってきた。
図１０は、従来のスイッチングレギュレータの回路例を示した図であり、このような回路を使用したものとして、例えばリニア テクノロジイ コーポレーション（Linear Technology Corporation）製の電源用ＩＣであるＬＴＣ１８７８がある。
図１０におけるスイッチングレギュレータ１００は、直流電源１１０からの電源電圧Ｖｄｄから所定の定電圧を生成して負荷１１１に出力する。
スイッチングレギュレータ１００は、電源電圧Ｖｄｄの出力制御を行うスイッチングトランジスタＭａと、同期整流用トランジスタＭｂと、平滑用のインダクタＬａ及びコンデンサＣａと、負荷１１１に出力される電圧Ｖｏを分圧して分圧電圧Ｖｄａを生成し出力する出力電圧検出用の抵抗Ｒａ，Ｒｂとを備えている。
図１０におけるスイッチングレギュレータ１００は、直流電源１１０からの電源電圧Ｖｄｄから所定の定電圧を生成して負荷１１１に出力する。
スイッチングレギュレータ１００は、電源電圧Ｖｄｄの出力制御を行うスイッチングトランジスタＭａと、同期整流用トランジスタＭｂと、平滑用のインダクタＬａ及びコンデンサＣａと、負荷１１１に出力される電圧Ｖｏを分圧して分圧電圧Ｖｄａを生成し出力する出力電圧検出用の抵抗Ｒａ，Ｒｂとを備えている。
また、スイッチングレギュレータ１００は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１０２と、前記分圧電圧Ｖｄａと該基準電圧Ｖｒとの電圧比較を行い、該電圧差を増幅して出力する誤差増幅回路１０３と、外部から入力されたクロック信号に同期した所定の周波数の三角波信号を生成して出力する三角波発生回路１０４とを備えている。更に、スイッチングレギュレータ１００は、誤差増幅回路１０３の出力電圧と三角波発生回路１０４からの三角波信号ＴＷよりＰＷＭ制御を行うためのパルス信号を生成して出力するＰＷＭ回路１０５と、該ＰＷＭ回路１０５からのパルス信号に応じて、スイッチングトランジスタＭａのスイッチング制御を行うための制御信号ＰＤと同期整流用トランジスタＭｂのスイッチング制御を行うための制御信号ＮＤをそれぞれ生成してスイッチングトランジスタＭａ及び同期整流用トランジスタＭｂをそれぞれ駆動するドライブ回路１０６とを備えている。
スイッチングレギュレータ１００において、インダクタＬａとコンデンサＣａを除く各部は、１つのＩＣに集積されており、該ＩＣは、ＴＶｄｄ端子、ＧＮＤ端子、ＴＣＬＫ端子、ＴＳＴＢ端子、ＦＢ端子及びＬＸ端子を有している。ＴＣＬＫ端子には、ＣＰＵ等からなる外部の制御回路（図示せず）からクロック信号ＣＬＫが入力され、三角波発生回路１０４は、該クロック信号ＣＬＫに同期した三角波信号を生成して出力する。また、ＴＳＴＢ端子には、前記制御回路からのスタンバイ信号ＳＴＢが入力され、該スタンバイ信号ＳＴＢは、誤差増幅回路１０３、三角波発生回路１０４、ＰＷＭ回路１０５及びドライブ回路１０６にそれぞれ入力されている。スタンバイ信号ＳＴＢがアサートされると、誤差増幅回路１０３、三角波発生回路１０４、ＰＷＭ回路１０５及びドライブ回路１０６はそれぞれ動作を停止し、スイッチングトランジスタＭａ及び同期整流用トランジスタＭｂはそれぞれオフする。
一方、小型化を図るために、電源回路をＩＣ化してできるだけ小型のパッケージに収めるようにすることから、該ＩＣの端子数を少なくすることが重要になる。このため１つのＩＣ端子に複数の機能を割り当て、端子数を少なくすることが考えられる。
図１１は、このようにしたスイッチングレギュレータの例を示した図である（例えば、特許文献１参照。）。
図１１において、スイッチングレギュレータ用ＩＣ１２０のＶｃ端子は、外付けの抵抗Ｒ１０とコンデンサＣ１０とを介して接地されている。また、エミッタが接地されたＮＰＮトランジスタＱ１のコレクタが、抵抗Ｒ１０とコンデンサＣ１０との接続部に接続されている。
図１１は、このようにしたスイッチングレギュレータの例を示した図である（例えば、特許文献１参照。）。
図１１において、スイッチングレギュレータ用ＩＣ１２０のＶｃ端子は、外付けの抵抗Ｒ１０とコンデンサＣ１０とを介して接地されている。また、エミッタが接地されたＮＰＮトランジスタＱ１のコレクタが、抵抗Ｒ１０とコンデンサＣ１０との接続部に接続されている。
Ｖｃ端子はＩＣ１２０内部で誤差増幅回路の出力に接続され、外付けされた抵抗Ｒ１０とコンデンサＣ１０により位相補償を行っている。また、このコンデンサＣ１０をＩＣ１２０内部に設けた定電流源で充電することでソフトスタート機能も実現している。更に、ＮＰＮトランジスタＱ１を導通させる等して、Ｖｃ端子の電圧を低下させると、ＩＣ１２０に内蔵された回路により、ＩＣ１２０を休止状態にして消費電力を低減させる。このように、１つの端子Ｖｃを使用して、位相補償、ソフトスタート及び休止という３つの動作の切り替えを行うことができるようにしてＩＣ端子の増加を抑えている。
特開平９−１２１５３５号公報
しかし、図１０及び図１１では、消費電力の低減を図るためにスイッチングレギュレータの動作を停止させるには、このような動作を実行させるための制御信号を生成する外部回路が必要であり、該外部回路がＩＣで形成されている場合、該制御信号を出力ための端子が必要であった。更に、図１０では、該外部からの制御信号を入力するための端子が必要であった。ＩＣの端子数は使用するＩＣパッケージによって決まり、必要なＩＣの端子数が１本でも使用予定のパッケージの端子数を上回れば、更に大きく、高価なパッケージを使用しなければならなくなる。また、使用するＩＣパッケージに使用していない余分な端子があれば、その端子に更に別の機能を追加することができ、ＩＣの価値を高めることができるため、ＩＣの端子数を減らすことは非常に重要な課題であった。
本発明は、上記のような問題を解決するためになされたものであり、スイッチングレギュレータの動作に必要な外部からのクロック信号の有無に応じてスタンバイ動作に移行させるようにして、スイッチングレギュレータをスタンバイ動作に移行させるための専用ＩＣ端子をなくすことができるスイッチングレギュレータを得ることを目的とする。
この発明に係るスイッチングレギュレータは、入力された電圧を所定の定電圧に変換して出力端から出力するスイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングし、前記入力電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端に出力する平滑回路部と、
前記出力端の電圧が所定の電圧になるように、外部から入力されたクロック信号に同期して前記スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、
前記クロック信号が入力されているか否かの検出を行うクロック信号検出回路部と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止したことを検出すると、前記制御回路部に対して、動作を停止させて消費電力を低減させるスタンバイ動作を行わせ、前記スイッチングトランジスタをオフさせるものである。
制御電極に入力された制御信号に応じてスイッチングし、前記入力電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端に出力する平滑回路部と、
前記出力端の電圧が所定の電圧になるように、外部から入力されたクロック信号に同期して前記スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、
前記クロック信号が入力されているか否かの検出を行うクロック信号検出回路部と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止したことを検出すると、前記制御回路部に対して、動作を停止させて消費電力を低減させるスタンバイ動作を行わせ、前記スイッチングトランジスタをオフさせるものである。
また、前記クロック信号検出回路部は、前記クロック信号が入力されていることを検出すると、前記制御回路部に対して、動作を開始させて通常動作を行わせ前記スイッチングトランジスタに対するスイッチング動作を行わせるようにした。
具体的には、前記クロック信号検出回路部は、
前記クロック信号の信号レベルの立ち下がりエッジ及び／又は立ち上がりエッジを検出し、該検出したエッジごとに所定のパルス幅のパルスを生成して出力するエッジ検出回路と、
あらかじめ設定された時定数でコンデンサへの充電が行われる積分回路と、
該エッジ検出回路からパルスが出力されると該コンデンサに充電された電荷の放電を行うスイッチング素子と、
前記コンデンサの端子電圧を２値の信号に変換して前記制御回路部の動作制御を行う制御信号を生成して出力する２値化回路と、
を備えるようにした。
前記クロック信号の信号レベルの立ち下がりエッジ及び／又は立ち上がりエッジを検出し、該検出したエッジごとに所定のパルス幅のパルスを生成して出力するエッジ検出回路と、
あらかじめ設定された時定数でコンデンサへの充電が行われる積分回路と、
該エッジ検出回路からパルスが出力されると該コンデンサに充電された電荷の放電を行うスイッチング素子と、
前記コンデンサの端子電圧を２値の信号に変換して前記制御回路部の動作制御を行う制御信号を生成して出力する２値化回路と、
を備えるようにした。
また、前記積分回路は、前記スイッチング素子が前記コンデンサに充電された電荷の放電を停止してから、該コンデンサが所定の電圧まで充電されるまでの時間が、前記エッジ検出回路から出力されるパルスの間隔よりも長くなるように前記時定数が設定されるようにした。
具体的には、前記制御回路部は、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力端の電圧を検出し、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路と、
前記基準電圧と該比例電圧との電圧比較を行い、該電圧差を増幅して出力する誤差増幅回路と、
前記クロック信号に同期した所定の三角波信号を生成して出力する三角波発生回路と、
前記誤差増幅回路の出力電圧と該三角波発生回路から出力された三角波信号との電圧比較を行い、該誤差増幅回路の出力電圧に応じたパルス幅を有するＰＷＭ制御を行うためのパルス信号を生成して出力するＰＷＭ回路と、
該ＰＷＭ回路からのパルス信号に応じて、前記スイッチングトランジスタのスイッチング制御を行うドライブ回路と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると、前記誤差増幅回路、三角波発生回路、ＰＷＭ回路及びドライブ回路に対して、各動作を停止させて消費電力を低減させるスタンバイ動作をそれぞれ行わせ前記スイッチングトランジスタをオフさせるようにした。
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力端の電圧を検出し、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路と、
前記基準電圧と該比例電圧との電圧比較を行い、該電圧差を増幅して出力する誤差増幅回路と、
前記クロック信号に同期した所定の三角波信号を生成して出力する三角波発生回路と、
前記誤差増幅回路の出力電圧と該三角波発生回路から出力された三角波信号との電圧比較を行い、該誤差増幅回路の出力電圧に応じたパルス幅を有するＰＷＭ制御を行うためのパルス信号を生成して出力するＰＷＭ回路と、
該ＰＷＭ回路からのパルス信号に応じて、前記スイッチングトランジスタのスイッチング制御を行うドライブ回路と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると、前記誤差増幅回路、三角波発生回路、ＰＷＭ回路及びドライブ回路に対して、各動作を停止させて消費電力を低減させるスタンバイ動作をそれぞれ行わせ前記スイッチングトランジスタをオフさせるようにした。
一方、前記クロック信号検出回路部は、前記三角波発生回路から出力された信号が所定の周波数範囲の三角波信号でない場合、前記クロック信号の入力が停止したと判定するようにしてもよい。
この場合、前記クロック信号検出回路部は、三角波発生回路へ前記クロック信号が入力された否かの検出を行い、前記クロック信号の入力が停止したと判定した後、三角波発生回路への前記クロック信号の入力を検出すると、前記制御回路に対して、動作を開始させて通常動作を行わせ前記スイッチングトランジスタに対するスイッチング動作を行わせるようにした。
この場合、前記三角波発生回路は、
前記三角波信号の波形整形を行って矩形波に変換し出力する波形整形回路と、
前記クロック信号と該波形整形回路の出力信号との位相を比較し、該比較結果に応じた電圧を出力する位相比較器と、
該位相比較器の出力電圧を平滑して出力するフィルタ回路と、
該フィルタ回路から出力された電圧に応じた周波数の前記三角波信号を生成して出力する三角波発振器と、
を備えたＰＬＬ回路で構成され、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると、前記波形整形回路、位相比較器及び三角波発振器に対して各動作を停止させるようにする。
前記三角波信号の波形整形を行って矩形波に変換し出力する波形整形回路と、
前記クロック信号と該波形整形回路の出力信号との位相を比較し、該比較結果に応じた電圧を出力する位相比較器と、
該位相比較器の出力電圧を平滑して出力するフィルタ回路と、
該フィルタ回路から出力された電圧に応じた周波数の前記三角波信号を生成して出力する三角波発振器と、
を備えたＰＬＬ回路で構成され、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると、前記波形整形回路、位相比較器及び三角波発振器に対して各動作を停止させるようにする。
また、前記平滑回路部は、前記スイッチングトランジスタと直列に接続され、前記制御回路部によってスイッチング制御される同期整流用トランジスタを備え、前記スイッチングトランジスタ、該同期整流用トランジスタ、制御回路部及びクロック信号検出回路部は、１つのＩＣに集積されるようにしてもよい。
また、前記スイッチングトランジスタ、制御回路部及びクロック信号検出回路部は、１つのＩＣに集積されるようにしてもよい。
これらの場合、前記ＩＣは、前記所定の定電圧に変換するための前記入力電圧をなす正側電源電圧が印加される第１電源端子と、負側電源電圧が印加される第２電源端子と、前記スイッチングトランジスタからパルス信号が出力されるパルス出力端子と、前記出力端から出力された電圧が入力される出力電圧入力端子と、前記クロック信号が入力されるクロック信号入力端子とを備えるようにした。
本発明のスイッチングレギュレータによれば、前記クロック信号の入力が停止したことを検出すると前記制御回路部の動作を停止させて消費電力を低減させるスタンバイ動作を行わせ、前記スイッチングトランジスタをオフさせるクロック信号検出回路部を備えた。このことから、スイッチングレギュレータを形成するＩＣにおいて、従来単独のＩＣ端子として必要であった外部からのスタンバイ信号が入力されるＩＣ端子が不要になると共に、該スタンバイ信号を生成する外部の制御回路がＩＣで形成されている場合に、該ＩＣのスタンバイ信号を出力する端子が不要になり、ＩＣパッケージの端子を節約することができる。該ＩＣ端子の節約によって、新たに使えるＩＣ端子が増えた場合、該ＩＣに更なる機能の追加が可能になり、ＩＣ端子を節約できたことによって、更に安価で小型のＩＣパッケージが使用できるようになる可能性を得ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。
図１において、スイッチングレギュレータ１は、直流電源１０から入力された電源電圧Ｖｄｄを所定の定電圧に変換して出力端ＯＵＴに接続された負荷１１に出力する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。
図１において、スイッチングレギュレータ１は、直流電源１０から入力された電源電圧Ｖｄｄを所定の定電圧に変換して出力端ＯＵＴに接続された負荷１１に出力する。
スイッチングレギュレータ１は、ＴＶｄｄ端子に入力された入力電圧Ｖｄｄの出力制御を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＮＭＯＳトランジスタからなる同期整流用トランジスタＭ２と、平滑用のインダクタＬ１及びコンデンサＣ１と、出力端ＯＵＴから出力される電圧Ｖｏを分圧して分圧電圧Ｖｄ１を生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２とを備えている。また、スイッチングレギュレータ１は、所定の基準電圧Ｖｒ１を生成して出力する基準電圧発生回路２と、前記分圧電圧Ｖｄ１と該基準電圧Ｖｒ１との電圧比較を行い、該電圧差を増幅して電圧Ｖｅｒを生成し出力する誤差増幅回路３と、外部の制御回路１２から入力されたクロック信号ＣＬＫに同期した所定の三角波信号ＴＷを生成し出力する三角波発生回路４とを備えている。
また、スイッチングレギュレータ１は、誤差増幅回路３の出力電圧Ｖｅｒと三角波発生回路４からの三角波信号ＴＷとの電圧比較を行い、出力電圧Ｖｅｒに応じたパルス幅を有するＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力するＰＷＭ回路５と、該ＰＷＭ回路５からのパルス信号Ｓｐｗに応じて、スイッチングトランジスタＭ１のスイッチング制御を行うための制御信号ＰＤと同期整流用トランジスタＭ２のスイッチング制御を行うための制御信号ＮＤをそれぞれ生成してスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２をそれぞれ駆動するドライブ回路６とを備えている。
更に、スイッチングレギュレータ１は、前記クロック信号ＣＬＫが入力されているか否かに応じて誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６の動作制御を行うクロックパルス検出回路７を備えている。スイッチングレギュレータ１では、インダクタＬ１とコンデンサＣ１を除く各部は、１つのＩＣ１３に集積されている。該ＩＣ１３は、正側電源電圧である電源電圧Ｖｄｄが入力されるＴＶｄｄ端子と、負側電源電圧である接地電圧に接続されたＧＮＤ端子と、クロック信号ＣＬＫが入力されるＴＣＬＫ端子と、ＬＸ端子と、ＦＢ端子とを備えている。
なお、基準電圧発生回路２、誤差増幅回路３、三角波発生回路４及びＰＷＭ回路５、ドライブ回路６及び抵抗Ｒ１，Ｒ２は制御回路部をなし、同期整流用トランジスタＭ２、インダクタＬ１及びコンデンサＣ１は平滑回路部をなす。また、クロックパルス検出回路７はクロック信号検出回路部をなし、抵抗Ｒ１及びＲ２は出力電圧検出回路をなす。また、ＴＶｄｄ端子は第１電源端子を、ＧＮＤ端子は第２電源端子を、ＴＣＬＫ端子はクロック信号入力端子を、ＬＸ端子はパルス出力端子を、ＦＢ端子は出力電圧入力端子をそれぞれなす。
ＴＶｄｄ端子とＧＮＤ端子との間には直流電源１０が接続され、ＴＶｄｄ端子と接地電圧との間には、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２との接続部はＬＸ端子に接続されている。ＬＸ端子と出力端ＯＵＴとの間にはインダクタＬ１が接続され、出力端ＯＵＴと接地電圧との間には、コンデンサＣ１が接続されると共に、ＦＢ端子を介して抵抗Ｒ１と抵抗Ｒ２の直列回路が接続されている。抵抗Ｒ１と抵抗Ｒ２との接続部は、誤差増幅回路３の反転入力端に接続され、誤差増幅回路３の非反転入力端には基準電圧Ｖｒ１が入力されている。
誤差増幅回路３の出力電圧Ｖｅｒは、ＰＷＭ回路５をなすコンパレータの反転入力端に出力され、三角波発生回路４からの三角波信号ＴＷは、ＰＷＭ回路５をなすコンパレータの非反転入力端に出力される。ＰＷＭ回路５からのパルス信号Ｓｐｗはドライブ回路６に出力される。ドライブ回路６は、スイッチングトランジスタＭ１のスイッチング制御を行うための制御信号ＰＤをスイッチングトランジスタＭ１のゲートに出力し、同期整流用トランジスタＭ２のスイッチング制御を行うための制御信号ＮＤを同期整流用トランジスタＭ２のゲートに出力する。また、クロックパルス検出回路７は、クロック信号ＣＬＫが入力されているか否かに応じてアサートするスタンバイ信号ＳＴＢを、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力する。
このような構成において、スイッチングトランジスタＭ１がスイッチング動作を行い、スイッチングトランジスタＭ１がオンしたときに、インダクタＬ１に電流が供給される。このとき、同期整流用トランジスタＭ２はオフしている。スイッチングトランジスタＭ１がオフすると、同期整流用トランジスタＭ２がオンし、インダクタＬ１に蓄えられていたエネルギーが同期整流用トランジスタＭ２を通して放出される。このとき発生した電流は、コンデンサＣ１で平滑されて出力端ＯＵＴから負荷１１に出力される。また、出力端ＯＵＴから出力される出力電圧Ｖｏは、出力電圧検出用の抵抗Ｒ１とＲ２で分圧され、該分圧電圧Ｖｄ１が誤差増幅回路３の反転入力端に入力されている。
スイッチングレギュレータ１の出力電圧Ｖｏが大きくなると、誤差増幅回路３の出力電圧Ｖｅｒが低下し、ＰＷＭ回路５からのパルス信号Ｓｐｗのデューティサイクルは小さくなる。その結果、スイッチングトランジスタＭ１がオンする時間が短くなり、スイッチングレギュレータ１の出力電圧Ｖｏが低下するように制御される。スイッチングレギュレータ１の出力電圧Ｖｏが小さくなると、前記と逆の動作を行い、結果としてスイッチングレギュレータ１の出力電圧Ｖｏが一定になるように制御される。
ここで、クロックパルス検出回路７は、ＴＣＬＫ端子を介して三角波発生回路４に制御回路１２からのクロック信号ＣＬＫが入力されなくなる、すなわちＴＣＬＫ端子がハイレベル又はローレベルで固定されている場合は、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力しているスタンバイ信号ＳＴＢをアサートする。スタンバイ信号ＳＴＢがアサートされると、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６はそれぞれ動作を停止し、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２が共にオフして、ＩＣ１３は低消費電力動作モードであるスタンバイ動作になる。
クロックパルス検出回路７は、ＴＣＬＫ端子を介して三角波発生回路４に制御回路１２からのクロック信号ＣＬＫが入力されている、すなわちＴＣＬＫ端子のレベルが所定の周期でハイレベルとローレベルを繰り返している間は、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力しているスタンバイ信号ＳＴＢをネゲートする。スタンバイ信号ＳＴＢがネゲートされると、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６はそれぞれ作動し、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２は、ゲートに入力される信号に応じてスイッチングを行い、ＩＣ１３は通常動作状態になる。
次に、図２は、クロックパルス検出回路７の回路例を示した図である。
図２において、クロックパルス検出回路７は、クロック信号ＣＬＫの立ち上がりエッジを検出するエッジ検出回路２０と、ＮＭＯＳトランジスタＭ３と、コンデンサＣ２と、電流ｉ１の供給を行う電流源２１と、インバータ２２とで構成されている。また、エッジ検出回路２０は、インバータ２３〜２６及びＮＡＮＤ回路２７で構成されている。なお、電流源２１及びコンデンサＣ２は積分回路をなし、ＮＭＯＳトランジスタＭ３はスイッチング素子を、インバータ２２は２値化回路をそれぞれなす。ＮＡＮＤ回路２７の一方の入力端はＴＣＬＫ端子に接続され、ＴＣＬＫ端子とＮＡＮＤ回路２７の他方の入力端との間にはインバータ２３〜２５が直列に接続されている。
図２において、クロックパルス検出回路７は、クロック信号ＣＬＫの立ち上がりエッジを検出するエッジ検出回路２０と、ＮＭＯＳトランジスタＭ３と、コンデンサＣ２と、電流ｉ１の供給を行う電流源２１と、インバータ２２とで構成されている。また、エッジ検出回路２０は、インバータ２３〜２６及びＮＡＮＤ回路２７で構成されている。なお、電流源２１及びコンデンサＣ２は積分回路をなし、ＮＭＯＳトランジスタＭ３はスイッチング素子を、インバータ２２は２値化回路をそれぞれなす。ＮＡＮＤ回路２７の一方の入力端はＴＣＬＫ端子に接続され、ＴＣＬＫ端子とＮＡＮＤ回路２７の他方の入力端との間にはインバータ２３〜２５が直列に接続されている。
また、ＮＡＮＤ回路２７の出力端とＮＭＯＳトランジスタＭ３のゲートとの間にはインバータ２６が接続されている。一方、電源電圧Ｖｄｄと接地電圧との間には、電流源２１とコンデンサＣ２が直列に接続され、コンデンサＣ２と並列にＮＭＯＳトランジスタＭ３が接続されている。電流源２１とコンデンサＣ２との接続部には、インバータ２２の入力端が接続され、インバータ２２の出力端からスタンバイ信号ＳＴＢが出力される。インバータ２５の出力端とＮＡＮＤ回路２７の一方の入力端との接続部をＡとし、ＮＡＮＤ回路２７の出力端とインバータ２６の入力端との接続部をＢとする。更に、インバータ２６の出力端とＮＭＯＳトランジスタＭ３のゲートとの接続部をＣとし、電流源２１とコンデンサＣ２との接続部をＤとする。
このような構成において、図３は、図２の回路の動作例を示したタイミングチャートであり、図３を用いてクロックパルス検出回路７の動作について説明する。
Ａ点の波形は、クロック信号ＣＬＫの信号レベルが反転した波形であり、インバータ２３〜２５による遅延が生じている。このため、クロック信号ＣＬＫが立ち上がるときだけ、ＮＡＮＤ回路２７の両入力端はインバータ２３〜２５による遅延時間だけ共にハイレベルになる。このことから、Ｂ点の波形、すなわちＮＡＮＤ回路２７の出力信号は、クロック信号ＣＬＫの立ち上がり時にインバータ２３〜２５による遅延時間に相当する時間ローレベルになる。ＮＡＮＤ回路２７の出力信号は、インバータ２６で信号レベルが反転され、ＮＭＯＳトランジスタＭ３のゲートに入力される。
Ａ点の波形は、クロック信号ＣＬＫの信号レベルが反転した波形であり、インバータ２３〜２５による遅延が生じている。このため、クロック信号ＣＬＫが立ち上がるときだけ、ＮＡＮＤ回路２７の両入力端はインバータ２３〜２５による遅延時間だけ共にハイレベルになる。このことから、Ｂ点の波形、すなわちＮＡＮＤ回路２７の出力信号は、クロック信号ＣＬＫの立ち上がり時にインバータ２３〜２５による遅延時間に相当する時間ローレベルになる。ＮＡＮＤ回路２７の出力信号は、インバータ２６で信号レベルが反転され、ＮＭＯＳトランジスタＭ３のゲートに入力される。
コンデンサＣ２の端子電圧、すなわちＤ点の電圧は、ＮＭＯＳトランジスタＭ３がオンしているときはほぼ接地電圧であるが、ＮＭＯＳトランジスタＭ３がオフすると上昇する。ただし、Ｄ点の電圧が、クロック信号ＣＬＫにおける次の立ち上がりまでに、インバータ２２のしきい値電圧Ｖｔｈに達しなければ、インバータ２２の出力端はハイレベルを保つことから、スタンバイ信号ＳＴＢはアサートされない。すなわち、Ｄ点の電圧がインバータ２２のしきい値電圧ＶｔｈになるまでコンデンサＣ２が充電される時間を、エッジ検出回路２０がクロック信号ＣＬＫの立ち上がりエッジを検出する間隔よりも少し長い時間に設定することにより、クロック信号ＣＬＫが入力されている間はスタンバイ動作に移行することがなく、しかも、クロック信号ＣＬＫのクロックパルスが消滅すると直ちにスタンバイ動作に移行するようにすることができる。
クロック信号ＣＬＫが入力されず、ＴＣＬＫ端子がハイレベル又はローレベルに固定された状態のままでは、エッジ検出回路２０の出力端をなすインバータ２６の出力端はローレベルになり、ＮＭＯＳトランジスタＭ３はオフする。このため、Ｄ点の電圧は、インバータ２２のしきい値電圧Ｖｔｈを超えるまで上昇する。Ｄ点の電圧がインバータ２２のしきい値電圧を超えると、インバータ２２の出力信号の信号レベルが反転してローレベルになり、スタンバイ信号ＳＴＢがアサートされる。また、ＴＣＬＫ端子にクロック信号ＣＬＫが入力されるとスタンバイ信号ＳＴＢがネゲートされる。
ここで、図２のエッジ検出回路２０ではＮＭＯＳトランジスタＭ３をオンさせる時間が短い場合、３個のインバータ２３〜２５で構成している遅延回路のインバータの数を増やしてもよいし、図４に示すように、インバータ２３の出力端と接地電圧との間にコンデンサＣ３を接続して遅延時間が長くなるようにしてもよい。ただし、インバータの数を増やす場合は、必ずインバータの数が奇数になるようにする。
また、クロック信号ＣＬＫの立ち下がりのエッジを検出するには、図５で示すように、図２のエッジ検出回路２０におけるインバータ２６とＮＡＮＤ回路２７をＮＯＲ回路３１に置き換えればよく、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを検出するには、図６で示すように、図２のエッジ検出回路２０におけるＮＡＮＤ回路２７をＥｘＯＲ（エクスクルーシブオア）回路３２に置き換えればよい。なお、図２において、電流源２１を抵抗に置き換えてもよく、インバータ２２を、一方の入力端に基準電圧が入力されたコンパレータに置き換えてもよい。
また、クロック信号ＣＬＫの立ち下がりのエッジを検出するには、図５で示すように、図２のエッジ検出回路２０におけるインバータ２６とＮＡＮＤ回路２７をＮＯＲ回路３１に置き換えればよく、クロック信号ＣＬＫの立ち上がりと立ち下がりの両エッジを検出するには、図６で示すように、図２のエッジ検出回路２０におけるＮＡＮＤ回路２７をＥｘＯＲ（エクスクルーシブオア）回路３２に置き換えればよい。なお、図２において、電流源２１を抵抗に置き換えてもよく、インバータ２２を、一方の入力端に基準電圧が入力されたコンパレータに置き換えてもよい。
次に、図７は、三角波発生回路４の内部構成例を示したブロック図であり、図７ではＰＬＬ回路を使用した場合を例にして示している。
図７において、三角波発生回路４は、入力された２つの信号の位相及び周波数をそれぞれ比較し、該比較結果に応じて出力する電圧を上昇又は低下させる位相周波数比較器４１と、該位相周波数比較器４１の出力電圧を平滑して出力するループフィルタ４２と、ループフィルタ４２から入力される電圧に応じた周波数の三角波信号ＴＷを生成して出力する三角波発振器４３と、三角波発振器４３から出力された三角波信号ＴＷの波形整形を行って矩形波に変換し位相周波数比較器４１に出力する波形整形回路４４とを備えている。
図７において、三角波発生回路４は、入力された２つの信号の位相及び周波数をそれぞれ比較し、該比較結果に応じて出力する電圧を上昇又は低下させる位相周波数比較器４１と、該位相周波数比較器４１の出力電圧を平滑して出力するループフィルタ４２と、ループフィルタ４２から入力される電圧に応じた周波数の三角波信号ＴＷを生成して出力する三角波発振器４３と、三角波発振器４３から出力された三角波信号ＴＷの波形整形を行って矩形波に変換し位相周波数比較器４１に出力する波形整形回路４４とを備えている。
位相周波数比較器４１は、入力されたクロック信号ＣＬＫと波形整形回路４４から入力された矩形波信号との位相及び周波数をそれぞれ比較し、該比較結果に応じて出力する電圧を上昇又は低下させる。また、位相周波数比較器４１、三角波発振器４３及び波形整形回路４４には、クロックパルス検出回路７からのスタンバイ信号ＳＴＢが入力されており、位相周波数比較器４１、三角波発振器４３及び波形整形回路４４は、スタンバイ信号ＳＴＢがアサートされるとそれぞれ動作を停止し、スタンバイ信号ＳＴＢがネゲートされるとそれぞれ作動する。このようにして、三角波発生回路４は、スタンバイ信号ＳＴＢがアサートされると動作を停止する。
なお、制御電極に入力されるスタンバイ信号に応じて、位相周波数比較器４１、ループフィルタ４２、三角波発振器４３及び波形整形回路４４への電源電圧Ｖｄｄの供給を行うスイッチを設け、スタンバイ信号ＳＴＢがアサートされると該スイッチによって位相周波数比較器４１、ループフィルタ４２、三角波発振器４３及び波形整形回路４４への電源電圧Ｖｄｄの供給が遮断され、スタンバイ信号ＳＴＢがネゲートされると該スイッチによって位相周波数比較器４１、ループフィルタ４２、三角波発振器４３及び波形整形回路４４への電源電圧Ｖｄｄの供給が行われるようにしてもよい。
また、図１では、同期整流用トランジスタＭ２を使用した場合を例にして説明したが、図８で示すように、同期整流用トランジスタＭ２の代わりにフライホイールダイオードＤ１を使用してもよい。この場合、ダイオードＤ１がショットキーバリアダイオード等であってＩＣ１３に集積することが容易でない場合は、ＩＣ１３のＬＸ端子と接地電圧との間にダイオードＤ１が外付けされる。言うまでもなく、ダイオードＤ１がＩＣ１３に集積することが容易である場合は、ＩＣ１３内に形成される。
このように、本第１の実施の形態におけるスイッチングレギュレータは、クロックパルス検出回路７によって、ＴＣＬＫ端子にクロック信号ＣＬＫが入力されているか否かを検出し、クロック信号ＣＬＫが入力されていない場合、スタンバイ信号ＳＴＢをアサートして低消費電力動作を行うスタンバイ動作を行い、クロック信号ＣＬＫが入力されると、スタンバイ信号ＳＴＢをネゲートして通常動作を行うようにした。このことから、外部からのクロック信号ＣＬＫの有無に応じてスイッチングレギュレータ内部でスタンバイ信号ＳＴＢを生成するようにしたことから、従来単独の端子として必要であったスタンバイ信号の入力端子が不要となり、必要とするＩＣパッケージの端子数を少なくすることができ、安価で小型のＩＣパッケージを使用することができる。また、従来、外部のＣＰＵ等を使用してスタンバイ信号を生成していたが、このような外部回路のＩＣ端子数を少なくすることができ、外部回路を形成するＩＣに、安価で小型のＩＣパッケージを使用することができる。
第２の実施の形態．
前記第１の実施の形態では、クロックパルス検出回路７は、ＴＣＬＫ端子から入力されるクロック信号ＣＬＫの有無に応じてスタンバイ信号ＳＴＢを生成するようにしたが、三角波発生回路４から所定の三角波信号ＴＷが出力されているか否かに応じてスタンバイ信号ＳＴＢをアサートするようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図９は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。なお、図９では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
前記第１の実施の形態では、クロックパルス検出回路７は、ＴＣＬＫ端子から入力されるクロック信号ＣＬＫの有無に応じてスタンバイ信号ＳＴＢを生成するようにしたが、三角波発生回路４から所定の三角波信号ＴＷが出力されているか否かに応じてスタンバイ信号ＳＴＢをアサートするようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図９は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。なお、図９では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図９における図１との相違点は、図１のクロックパルス検出回路７が三角波発生回路４から出力された三角波信号ＴＷの周波数が所定の範囲に入っているか否かに応じてスタンバイ信号ＳＴＢをアサートし、スタンバイ信号ＳＴＢをアサートした後、クロック信号ＣＬＫが入力されたことを検出するとスタンバイ信号ＳＴＢをネゲートするようにしたことにあり、図１のクロックパルス検出回路７をクロックパルス検出回路５１にし、これに伴って図１のスイッチングレギュレータ１をスイッチングレギュレータ５０にした。なお、クロックパルス検出回路５１はクロック信号検出回路部をなす。
図９において、スイッチングレギュレータ５０は、スイッチングトランジスタＭ１と、同期整流用トランジスタＭ２と、インダクタＬ１と、コンデンサＣ１と、抵抗Ｒ１，Ｒ２と、基準電圧発生回路２と、誤差増幅回路３と、三角波発生回路４と、ＰＷＭ回路５と、ドライブ回路６と、三角波発生回路４から所定範囲の周波数の三角波信号ＴＷが出力されているか否かに応じて誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６の動作制御を行うクロックパルス検出回路５１とを備えている。スイッチングレギュレータ５０において、インダクタＬ１とコンデンサＣ１を除く各部は、１つのＩＣ５２に集積されている。
クロックパルス検出回路５１は、三角波発生回路４からの三角波信号ＴＷ、及びＴＣＬＫ端子を介して制御回路１２からのクロック信号ＣＬＫがそれぞれ入力されている。クロックパルス検出回路５１は、三角波発生回路４から所定範囲の周波数の三角波信号ＴＷが出力されている間は、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力しているスタンバイ信号ＳＴＢをネゲートする。
また、クロックパルス検出回路５１は、三角波発生回路４から所定範囲の周波数の三角波信号ＴＷが出力されなくなると、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力しているスタンバイ信号ＳＴＢをアサートする。
また、クロックパルス検出回路５１は、三角波発生回路４から所定範囲の周波数の三角波信号ＴＷが出力されなくなると、誤差増幅回路３、三角波発生回路４、ＰＷＭ回路５及びドライブ回路６にそれぞれ出力しているスタンバイ信号ＳＴＢをアサートする。
更に、クロックパルス検出回路５１は、スタンバイ信号ＳＴＢをアサートした後、クロック信号ＣＬＫが入力されたことを検出するとスタンバイ信号ＳＴＢをネゲートする。
なお、前記説明では、クロックパルス検出回路５１は、三角波発生回路４の出力信号からクロック信号ＣＬＫの入力が停止したことを検出するようにしたが、三角波発生回路４を構成する位相周波数比較器４１の出力電圧、又はループフィルタ４２の出力電圧からクロック信号ＣＬＫの入力が停止したことを検出するようにしてもよい。
なお、前記説明では、クロックパルス検出回路５１は、三角波発生回路４の出力信号からクロック信号ＣＬＫの入力が停止したことを検出するようにしたが、三角波発生回路４を構成する位相周波数比較器４１の出力電圧、又はループフィルタ４２の出力電圧からクロック信号ＣＬＫの入力が停止したことを検出するようにしてもよい。
このように、本第２の実施の形態におけるスイッチングレギュレータは、クロックパルス検出回路５１によって、三角波発生回路４から出力された信号が所定の周波数範囲の三角波信号であるか否かに応じてスタンバイ信号ＳＴＢをアサートし、スタンバイ信号ＳＴＢをアサートした後、クロック信号ＣＬＫが入力されたことを検出するとスタンバイ信号ＳＴＢをネゲートするようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、三角波発生回路４の故障を検出することができ、三角波発生回路４の故障を検出すると負荷１１への定電圧の供給を停止させることができ、信頼性の向上を図ることができる。
１，５０ スイッチングレギュレータ
２ 基準電圧発生回路
３ 誤差増幅回路
４ 三角波発生回路
５ ＰＷＭ回路
６ ドライブ回路
７，５１ クロックパルス検出回路
１０ 直流電源
１１ 負荷
１２ 制御回路
１３，５２ ＩＣ
２０ エッジ検出回路
２１ 電流源
２２ インバータ
４１ 位相周波数比較器
４２ ループフィルタ
４３ 三角波発振器
４４ 波形整形回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１，Ｃ２ コンデンサ
Ｒ１，Ｒ２ 抵抗
Ｄ１ ダイオード
２ 基準電圧発生回路
３ 誤差増幅回路
４ 三角波発生回路
５ ＰＷＭ回路
６ ドライブ回路
７，５１ クロックパルス検出回路
１０ 直流電源
１１ 負荷
１２ 制御回路
１３，５２ ＩＣ
２０ エッジ検出回路
２１ 電流源
２２ インバータ
４１ 位相周波数比較器
４２ ループフィルタ
４３ 三角波発振器
４４ 波形整形回路
Ｍ１ スイッチングトランジスタ
Ｍ２ 同期整流用トランジスタ
Ｍ３ ＮＭＯＳトランジスタ
Ｌ１ インダクタ
Ｃ１，Ｃ２ コンデンサ
Ｒ１，Ｒ２ 抵抗
Ｄ１ ダイオード
Claims (11)
- 入力された電圧を所定の定電圧に変換して出力端から出力するスイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングし、前記入力電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端に出力する平滑回路部と、
前記出力端の電圧が所定の電圧になるように、外部から入力されたクロック信号に同期して前記スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、
前記クロック信号が入力されているか否かの検出を行うクロック信号検出回路部と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止したことを検出すると、前記制御回路部に対して、動作を停止させて消費電力を低減させるスタンバイ動作を行わせ前記スイッチングトランジスタをオフさせることを特徴とするスイッチングレギュレータ。 - 前記クロック信号検出回路部は、前記クロック信号が入力されていることを検出すると、前記制御回路部に対して、動作を開始させて通常動作を行わせ前記スイッチングトランジスタに対するスイッチング動作を行わせることを特徴とする請求項１記載のスイッチングレギュレータ。
- 前記クロック信号検出回路部は、
前記クロック信号の信号レベルの立ち下がりエッジ及び／又は立ち上がりエッジを検出し、該検出したエッジごとに所定のパルス幅のパルスを生成して出力するエッジ検出回路と、
あらかじめ設定された時定数でコンデンサへの充電が行われる積分回路と、
該エッジ検出回路からパルスが出力されると該コンデンサに充電された電荷の放電を行うスイッチング素子と、
前記コンデンサの端子電圧を２値の信号に変換して前記制御回路部の動作制御を行う制御信号を生成して出力する２値化回路と、
を備えることを特徴とする請求項１又は２記載のスイッチングレギュレータ。 - 前記積分回路は、前記スイッチング素子が前記コンデンサに充電された電荷の放電を停止してから、該コンデンサが所定の電圧まで充電されるまでの時間が、前記エッジ検出回路から出力されるパルスの間隔よりも長くなるように前記時定数が設定されることを特徴とする請求項３記載のスイッチングレギュレータ。
- 前記制御回路部は、
所定の基準電圧を生成して出力する基準電圧発生回路と、
前記出力端の電圧を検出し、該検出した電圧に比例した電圧を生成して出力する出力電圧検出回路と、
前記基準電圧と該比例電圧との電圧比較を行い、該電圧差を増幅して出力する誤差増幅回路と、
前記クロック信号に同期した所定の三角波信号を生成して出力する三角波発生回路と、
前記誤差増幅回路の出力電圧と該三角波発生回路から出力された三角波信号との電圧比較を行い、該誤差増幅回路の出力電圧に応じたパルス幅を有するＰＷＭ制御を行うためのパルス信号を生成して出力するＰＷＭ回路と、
該ＰＷＭ回路からのパルス信号に応じて、前記スイッチングトランジスタのスイッチング制御を行うドライブ回路と、
を備え、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると、前記誤差増幅回路、三角波発生回路、ＰＷＭ回路及びドライブ回路に対して、各動作を停止させて消費電力を低減させるスタンバイ動作をそれぞれ行わせ前記スイッチングトランジスタをオフさせることを特徴とする請求項１、２、３又は４記載のスイッチングレギュレータ。 - 前記クロック信号検出回路部は、前記三角波発生回路から出力された信号が所定の周波数範囲の三角波信号でない場合、前記クロック信号の入力が停止したと判定することを特徴とする請求項５記載のスイッチングレギュレータ。
- 前記クロック信号検出回路部は、三角波発生回路へ前記クロック信号が入力された否かの検出を行い、前記クロック信号の入力が停止したと判定した後、三角波発生回路への前記クロック信号の入力を検出すると、前記制御回路に対して、動作を開始させて通常動作を行わせ前記スイッチングトランジスタに対するスイッチング動作を行わせることを特徴とする請求項６記載のスイッチングレギュレータ。
- 前記三角波発生回路は、
前記三角波信号の波形整形を行って矩形波に変換し出力する波形整形回路と、
前記クロック信号と該波形整形回路の出力信号との位相を比較し、該比較結果に応じた電圧を出力する位相比較器と、
該位相比較器の出力電圧を平滑して出力するフィルタ回路と、
該フィルタ回路から出力された電圧に応じた周波数の前記三角波信号を生成して出力する三角波発振器と、
を備えたＰＬＬ回路で構成され、
前記クロック信号検出回路部は、前記クロック信号の入力が停止すると前記波形整形回路、位相比較器及び三角波発振器に対して各動作を停止させることを特徴とする請求項５、６又は７記載のスイッチングレギュレータ。 - 前記平滑回路部は、前記スイッチングトランジスタと直列に接続され、前記制御回路部によってスイッチング制御される同期整流用トランジスタを備え、前記スイッチングトランジスタ、該同期整流用トランジスタ、制御回路部及びクロック信号検出回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７又は８記載のスイッチングレギュレータ。
- 前記スイッチングトランジスタ、制御回路部及びクロック信号検出回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７又は８記載のスイッチングレギュレータ。
- 前記ＩＣは、前記所定の定電圧に変換するための前記入力電圧をなす正側電源電圧が印加される第１電源端子と、負側電源電圧が印加される第２電源端子と、前記スイッチングトランジスタからパルス信号が出力されるパルス出力端子と、前記出力端から出力された電圧が入力される出力電圧入力端子と、前記クロック信号が入力されるクロック信号入力端子とを備えることを特徴とする請求項９又は１０記載のスイッチングレギュレータ。
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