JP2006032887A - 受動素子チップ内蔵型の印刷回路基板の製造方法 - Google Patents
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Abstract
【課題】所定の絶縁層に未貫通孔を形成し、未貫通孔の底に銅張層を残すか又は除去し、受動素子チップを実装することで、実装されたチップが未貫通孔の底から抜け出ないようにする受動素子チップ内蔵型の印刷回路基板の製造方法を提供する。
【解決手段】コア層に積層された母材に、受動素子チップ実装用の未貫通孔を形成し、前記母材の銅張層に回路パターンを形成した後、前記未貫通孔に受動素子チップを実装し、前記受動素子チップの実装された母材に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる他の母材を積層し、加熱及び加圧し、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを加工し、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する。
【選択図】図1e
【解決手段】コア層に積層された母材に、受動素子チップ実装用の未貫通孔を形成し、前記母材の銅張層に回路パターンを形成した後、前記未貫通孔に受動素子チップを実装し、前記受動素子チップの実装された母材に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる他の母材を積層し、加熱及び加圧し、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを加工し、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する。
【選択図】図1e
Description
本発明は、受動素子チップ内蔵型の印刷回路基板の製造方法に関する。本発明は、より詳しくは、印刷回路基板に、受動素子チップが実装される未貫通孔(blind hole)を形成し、この未貫通孔に受動素子チップを実装するか、あるいは印刷回路基板に受動素子チップを載せ、絶縁層を積層する受動素子チップ内蔵型の印刷回路基板の製造方法に関する。
これまで、ほとんどの印刷回路基板(PCB)の表面には、一般的な個別チップ抵抗(Discrete Chip Resistor)又は一般的な個別チップキャパシタ(Discrete Chip Capacitor)を実装しているが、最近、抵抗又はキャパシタなどの受動素子を内蔵した印刷回路基板が開発されている。
このような受動素子内蔵型印刷回路基板技術とは、新材料(物質)及び工程を用い、基板の外部又は内層に抵抗又はキャパシタなどの受動素子を実装して(mounting)、既存のチップ抵抗及びチップキャパシタの役割を代替する技術をいう。
言い換えれば、受動素子内蔵型印刷回路基板は、基板自体の内層又は外部に受動素子、例えばキャパシタが埋め込まれている形態で、基板自体のサイズにかかわらず、受動素子のキャパシタが印刷回路基板の一部として統合されている場合、これを“内蔵型キャパシタ”といい、このような基板をキャパシタ内蔵型印刷回路基板(Embedded Capacitor PCB)という。
このような受動素子内蔵型印刷回路基板の最も重要な特徴は、受動素子が印刷回路基板の一部として本来的に設けられているため、基板の表面に実装する必要がないことである。
一方、これまでの受動素子内蔵型印刷回路基板技術は、三つの方法に大別される。以下、これら三つの方法について詳細に説明する。
第一の方法は、重合体キャパシタペーストを塗布し、熱硬化、つまり乾燥させてキャパシタを具現化する重合体厚膜型(Polymer Thick Film Type)キャパシタを製造する方法である。
この方法は、印刷回路基板の内層に重合体キャパシタペーストを塗布し、これを乾燥させた後、電極を形成するように銅ペーストを印刷し乾燥させることにより、内蔵型キャパシタを製造する。
第二の方法は、セラミックが充填された感光性樹脂(Ceramic filled photo-dielectric resin)を印刷回路基板にコーティングして個別内蔵型キャパシタ(Embedded discrete type capacitor)を製造する方法で、米国モトローラ社(Motorola)が関連特許技術を保有している。
この方法は、セラミック粉末を含有する感光性樹脂が基板にコーティングされた後、銅張層を積層させることでそれぞれの上部電極及び下部電極を形成し、次いで回路パターンを形成し、感光性樹脂を食刻して個別キャパシタを製造する。
第三の方法は、印刷回路基板の表面に実装されるデカップリングキャパシタ(Decoupling capacitor)の代替を可能にするため、印刷回路基板の内層にキャパシタンス特性を有する別の誘電層を挿入してキャパシタを製造する方法で、米国サンミナ社(Sanmina)が関連特許技術を保有している。
この方法は、印刷回路基板の内層に、電源電極及び接地電極からなる誘電層を挿入して電源分散型でカップリングキャパシタ(Power distributed decoupling capacitor)を製造している。
しかし、このような従来技術によると、その容量が非常に小さくて実用性が低下する問題点がある。このことを解決するために、構成成分としてキャパシタ容量の高い材料を使用するとともに、その電極間の間隔を狭くすることによって容量を増大させようとする試みがなされている。
しかしながら、従来の印刷回路基板の工法によっては、その間隔を狭くすることに限界があり、高容量値を有する材料は脆い特性を有するため、印刷回路基板の製造工程に高容量値を有する材料を適用することには相当な問題がある。
このような問題を解決するために、表面実装に使用されるキャパシタチップを基板の内部に入れることが最近に試みられている。すでに、日本のイビデン社は、キャパシタチップを印刷回路基板のコア層に埋め込む方法を開示している(例えば、特許文献1)。
この方法は、キャパシタチップをコア層に挿入したあと、半硬化したエポキシ樹脂でそのコア層を覆い、加熱及び加圧することで、キャパシタチップがコア層に埋め込まれる(embedded)。そして、レーザドリルで孔を形成し、メッキを行うことで電気的接触が可能になる。
しかし、この方法は、キャパシタチップをコアに挿入するために、表面に実装されるICから遠くなる問題点があった。また、コアに貫通孔を形成し、キャパシタチップを挿入することになるため、孔を形成するための工程が追加され、貫通孔に挿入されていても、キャパシタチップの上下部位には回路が形成されない問題点がある。
また、キャパシタチップをコアの貫通孔に挿入する場合、キャパシタチップがコア層から下方に抜け落ちてしまうために、取扱いが容易でないという問題点がある。
したがって、本発明は、前記問題点を解決するためになされたものであり、所定の絶縁層に未貫通孔(blind hole)を形成し、未貫通孔の底に銅張層を残すか又は除去し、受動素子チップを実装することで、実装されたチップが未貫通孔の底から抜け出ないようにする受動素子チップ内蔵型の印刷回路基板の製造方法を提供することをその目的とする。
また、本発明は、コア層に未貫通孔を形成し、反対側銅張層を残して、残された銅張層に回路の形成を可能にし、受動素子チップの実装後、チップが未貫通孔の底から抜け出ないようにする受動素子チップ内蔵型の印刷回路基板の製造方法を提供することを他の目的とする。
また、本発明は、所定の絶縁層又はコア層の表面に受動素子チップを載せ、絶縁樹脂を積層して、未貫通孔を形成するという工程を減らし、ICチップとの距離を近くして電気的特性を改善したキャパシタ内蔵型の印刷回路基板の製造方法を提供することをさらに他の目的とする。この際、未硬化の絶縁樹脂に孔を形成して、受動素子チップが易く絶縁層に挿入できるようにすることもできる。
また、本発明は、受動素子チップの電極に電気導電性材料を塗布した後、未貫通孔に実装することにより、絶縁層の加熱、加圧工程により、未貫通孔の底のパッド、あるいは回路基板の内層表面のパッドに電気的に接続されるようにすることができ、反対に、未貫通孔の底のパッド、あるいは回路基板の内層表面のパッドに電気導電性材料を塗布した後、受動素子チップを実装して、加熱、加圧する工程により電気的に接続されるようにして、接続部形成のための孔の加工数を減らし、孔の加工費用及び加工費用及び加工時間を著しく減らすことができる受動素子チップ内蔵型の印刷回路基板の製造方法を提供することをさらに他の目的とする。
また、本発明は、受動素子チップを実装するか、あるいは絶縁層又はコア層の表面に受動素子チップを載せた後、絶縁層を覆い加熱、加圧することに先立ち、上部電気導電性層に電気導電性パンプを形成し、これを覆い加熱、加圧する工程を用いて電気的接触を達成する方法を使用することにより、加熱、加圧後、電気的接触のための孔形成工程を減らし、受動素子の電気的接続を効率よくなし得る受動素子チップ内蔵型の印刷回路基板の製造方法を提供することをさらに他の目的とする。
前記目的を達成するために、本発明は、コア層に積層された母材に、受動素子チップ挿入用の未貫通孔を形成する第1段階と、前記母材の銅張層に回路パターンを形成した後、前記未貫通孔に受動素子チップを実装し、前記受動素子チップの実装された母材に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる他の母材を積層し、加熱及び加圧する第2段階と、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホール(via hole)を形成する第3段階と、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階とを備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
また、前記目的を達成するために、本発明は、コア層に受動素子チップ実装用の未貫通孔を形成し、未貫通孔の底面には銅張層を残して回路パターンを形成する第1段階と、前記未貫通孔に受動素子チップを実装し、前記受動素子チップが実装されたコア層に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる母材を積層して、加熱及び加圧する第2段階と、前記未貫通孔の底面の銅張層に、回路を含むパターンを形成し、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる母材を積層して、加熱及び加圧する第3段階と、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第4段階と、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第5段階と、を備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
また、前記目的を達成するために、本発明は、コア層に積層された母材に受動素子チップを実装する第1段階と、前記第1段階の受動素子チップが積層された母材に絶縁樹脂を積層し、加熱及び加圧する第2段階と、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第3段階と、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階と、を備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
また、前記目的を達成するために、本発明は、回路パターンが形成されたコア層に受動素子チップを実装する第1段階と、前記コア層に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる母材を積層し、加熱及び加圧する第2段階と、前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第3段階と、前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階と、を備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
また、前記のような目的を達成するため、本発明は、コア層に積層された母材に、受動素子チップ実装用の未貫通孔を形成し、回路パターンを形成した後、前記未貫通孔に受動素子チップを実装する第1段階と、前記受動素子チップが実装された母材に絶縁層を積層し、導電性バンプが形成された銅張層を積層し、加熱及び加圧する第2段階と、外部に回路パターンを形成する第4段階と、を備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
また、前記目的を達成するために、本発明は、コア層、又はコア層に積層された母材に受動素子チップを実装する第1段階と、前記受動素子チップが位置する母材に、導電性バンプが形成された銅張層を有する母材を積層し、加熱及び加圧する第2段階と、外部に回路パターンを形成する第3段階と、を備える受動素子チップ内蔵型印刷回路基板の製造方法を提供する。
前記本発明によれば、既存のSMT方法と異なり、基板表面に実装される部品を内蔵させることにより、表面実装面積が増加し、増加した面積の分だけ基板のサイズを減らすことができ、同一面積でより多くの回路基板を製作することができる。
また、本発明によれば、既存のSMT方法と異なり、半田接合がなくなるので、環境規制対象物質の鉛を減らすここができ、信号ノイズも減少する。
また、本発明によれば、既存のシート形態で実現できなかった大容量の受動素子を回路基板の内部に実装することができるので、多様な応用が可能である。
また、本発明によれば、既存のチップ内蔵技術とは異なり、チップが下方に抜け出ないようにしたので、製造工程中の取扱いが容易である。
また、本発明によれば、既存のチップ内蔵技術とは異なり、チップ実装用の空間として、貫通孔でなくて未貫通孔を形成して、チップが実装される孔の下側に、つまりチップが抜け出ないように支持する銅張層に、回路及び多様なイメージを形成することができるので、設計の自由度が増加する。
また、本発明によれば、既存のチップ内蔵技術と異なり、コア層に実装せずに、コア層の表面又はコア層の上下側絶縁樹脂層に実装するので、能動チップとの距離を一層近くしてインダクタンスを減らすことにより、電気的性能の向上を達成することができる。
また、本発明によれば、能動部品に一層近く形成されるので、信号ノイズが減少し、高周波特性が優れている。
また、本発明によれば、チップを実装する前に、実装すべきチップの接続部の一側に導電性材料を形成し、加熱、加圧と同時に、あるいは加熱、加圧の前に電気的に接続させる方法により、電気的接触に形成される孔の数を最大50%まで減らすことができる。
また、本発明によれば、大容量のチップを実装するため、コア層にだけ実装したことと異なり、様々な層を加工して空間を形成しチップを実装する方法により、嵩高い部品も実装することができる。
また、本発明によれば、バンプを用いることにより、チップとの電気的接触を加熱、加圧工程のみでもなし得る。
また、本発明によれば、受動素子チップのほかに、抵抗などの厚い部品を印刷回路基板に実装することができる。
また、本発明によれば、縦方向両端に外部電極がある一般形態の受動素子チップだけでなく、印刷回路基板上に実装可能な全ての形態の受動素子を実装することができる。
以下、添付図面に基づいて、本発明の好ましい実施例を詳細に説明する。
図1a〜図1eは、本発明の第1実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法の工程図である。
まず、図1aに示すように、コア層をなす母材100の銅張層102に画像形成工程を用いて回路パターンを形成し、その上に、絶縁材料111を、又は絶縁材料111及び一側面の銅張層からなる母材110を真空で加熱、加圧して積層する。
このような母材100として使用された銅張積層板の種類には、その用途によって、ガラス/エポキシ銅張積層板、耐熱樹脂銅張積層板、紙/フェノール銅張積層板、高周波用銅張積層板、フレキシブル銅張積層板(flexible copper clad laminate)、複合銅張積層板などがある。しかし、両面印刷回路基板及び多層印刷回路基板の製造には、主に使用される絶縁樹脂層101に銅張層102、103が被せられたガラス/エポキシ銅張積層板100を使用することが好ましい。
このように、母材100にドライフィルム(図示せず)を塗布した後、所定のパターンが印刷されたアートワークフィルムを介してドライフィルムを露光及び現像することで、ドライフィルムに所定のパターンを形成し、腐食液を噴霧することにより、ドライフィルムにより保護される領域を除いた残り領域の銅張層102を除去し、役割を果たしたドライフィルムを剥離し、最終に銅張層102の配線パターンを形成する。
ドライフィルムは、カバーフィルム、フォトレジストフィルム、及びマイラーフィルム(Mylar film)の3層からなり、実質的にレジストの役割をするフォトレジストフィルムである。
ドライフィルムの露光及び現像工程においては、所定のパターンが印刷されたアートワークフィルムをドライフィルム上に密着させた後、紫外線を照射する。
この際、アートワークフィルムのパターンが印刷された黒い部分は紫外線が透過することができず、印刷されていない部分は紫外線が透過して、アートワークフィルムの下側のドライフィルムを硬化させる。
このように、ドライフィルムが硬化した銅張積層板102を現像液に浸漬すると、硬化しなかったドライフィルム部分が現像液により除去され、硬化したドライフィルム部のみ残ってレジストパターンを形成する。ここで、現像液としては、炭酸ナトリウム(Na2CO3)又は炭酸カリウム(K2CO3)の水溶液などを使用する。
このように、画像形成工程により、母材100上にレジストパターンが形成されると、腐食液を噴霧して、レジストパターンにより保護される領域を除いた残り領域の銅張層102を除去し、役割を果たしたレジストパターンを剥離して最終的に銅張層102の配線パターンを形成する。
その後、図1bに示すように、受動素子チップが実装(mount)されるべき部分に未貫通孔(blind hole)113a、113bを形成し、チップが挿入される銅張層112には画像工程により回路パターンを形成する。この際、受動素子チップ120a、120bが挿入される孔部位の下側に腐食液を噴霧して銅張層を完全に除去することもでき、腐食液が浸入し得ないようにして、銅張層112を回路パターンの形成による形状をそのまま残しておくこともできる。
ついで、図1cに示すように、受動素子チップ120a、120bが実装されるべき部分に形成された未貫通孔113a、113bに受動素子チップ120a、120bを実装する。
そして、図1dに示すように、絶縁材料131を、又は絶縁材料131及び一側面の銅張層132からなる母材130を積層し、真空で加熱、加圧により、受動素子チップ120a、120bを印刷回路基板に内蔵させる。
つぎに、図1eに示すように、印刷回路基板に内蔵された受動素子チップ120a、120bの電極を回路的に接続するため、バイアホール(via holes)141〜146を形成し、バイアホール141〜146の側壁に無電解銅メッキ及び電解銅メッキを施してメッキ層151〜156を形成する。
ここで、バイアホール141〜146を形成する過程は、CNCドリル(Computer Numerical Control Drill)又はレーザを使用し、事前に設定された位置にバイアホールを形成する方式を用いることが好ましい。
CNCドリルを用いる方式は、両面印刷回路基板のバイアホール(via hole)、又は多層印刷回路基板の通孔を形成するのに適当である。
このようなCNCドリルを用いてバイアホール又は貫通孔を加工した後、ドリリング時に発生する銅張層のバリ(burr)、バイアホール(via hole)の内壁の埃、銅張層の表面の埃などを除去するデバリング(deburring)工程を行うことが好ましい。この場合、銅張層の表面に粗さが付与されるので、後続の銅メッキ工程において、銅との密着力が向上する利点がある。
レーザを用いる方式は、多層印刷回路基板のマイクロバイアホール(via hole)の形成時に適当である。このようなレーザによる方式としては、YAG(Yttrium Aluminum Garnet)レーザを用いて銅張層と絶縁樹脂層とを同時に加工することもでき、バイアホール(via hole)が形成される部分の銅張層を食刻した後、二酸化炭素レーザを用いて絶縁樹脂層を加工することもできる。
そして、バイアホールを形成した後、バイアホールの形成時に発生した熱により母材の絶縁樹脂層などが溶けてバイアホール(via hole)の側壁で発生するスミア(smear)を除去するデスミア工程を行うことが好ましい。
一方、母材のバイアホールの側壁が絶縁樹脂層であるので、バイアホールの形成直後に電解銅メッキを行うことができない。したがって、形成されたバイアホールの電気的接続及び電解銅メッキを行うために無電解銅メッキを行う。
無電解銅メッキは絶縁体に対するメッキであるので、電気を帯びたイオンによる反応を期待することができない。無電解銅メッキは析出反応によりなされ、析出反応は触媒により促進される。
メッキ液から銅が析出されるためには、メッキしようとする材料の表面に触媒が付着しなければならない。これは、無電解銅メッキが多くの前処理を必要とすることを意味する。
一実施例として、無電解銅メッキ工程は、脱脂過程、ソフト腐食(soft etching)過程、予備触媒処理(pre-catalyst)過程、触媒処理過程、活性化過程、無電解銅メッキ過程、及び酸化防止処理過程を含む。
脱脂過程において、銅張層の表面に存在する酸化物又は異物、特に油脂分などを酸又はアルカリ界面活性剤の含まれた薬品で除去した後、界面活性剤を完全に水洗する。
ソフト腐食過程において、銅張層の表面に微細な粗さ(例えば、およそ1〜2μm)を与えて、メッキ段階で銅粒子が均一に密着するようにし、脱脂過程で処理されていない汚染物を除去する。
予備触媒過程において、低濃度の触媒薬品に母材を浸漬することにより、触媒処理段階で使用される薬品が汚染するか又は濃度が変化することを防止する。さらに、同種成分の薬品槽に母材を浸漬するので、触媒処理がより活性化される効果がある。このような予備触媒処理過程は、1〜3%に希釈された触媒薬品を使用することが好ましい。
触媒処理過程において、母材の銅張層及び絶縁樹脂層面(例えば、バイアホールの側壁)に触媒粒子を被せる。触媒粒子はPd−Sn化合物を使用することが好ましく、このPd−Sn化合物はメッキされる粒子のCu2 +とPd2 −が結合してメッキを促進する役割をする。
無電解銅メッキ過程において、メッキ液は、CuSO4、HCHO、NaOH及びその他の安定剤からなることが好ましい。メッキ反応を持続させるためには、化学反応が均衡をとらなければならなく、このため、メッキ液の組成を制御することが重要である。組成を維持するためには、不足した成分の適切な供給、機械撹拌、メッキ液の純化システムをよく運営しなければならない。反応の結果として発生する副産物のための濾過装置が必要であり、これを活用することによりメッキ液の使用時間を延長することができる。
酸化防止処理過程において、無電解銅メッキ後に残存するアルカリ成分によりメッキ膜が酸化することを防止するため、酸化防止膜を全面にコートする。
しかし、前述した無電解銅メッキ工程は、一般に電解銅メッキに比べて物理的特性が劣るので、薄く形成する。
そして、銅張層103、132にドライフィルム(図示せず)を塗布した後、所定のパターンが印刷されたアートワークフィルムを介してドライフィルムを露光及び現像することにより、ドライフィルムに所定のパターンを形成し、腐食液を噴霧することにより、ドライフィルムにより保護される領域を除いた残り領域の銅張層103、132を除去し、役割を果たしたドライフィルムを剥離し、最終に銅張層103、132の配線パターンを形成する。
図1において、チップ受動素子は、一つの絶縁層でなく二つ以上の絶縁層にわたって挿入することもできる。
図2a〜図2eは、本発明の第2実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法を示す工程図である。
図2a〜図2eに示す第2実施例が図1a〜図1eに示す第1実施例と異なっている点は、コア層にチップが実装されるので、受動素子が実装される底の銅張層に様々なパターンを形成するという点である。
まず、図2aに示すように、絶縁樹脂層201に銅張層202、203が被せられた銅張積層板の母材200を用意し、受動素子チップ220a、220bが実装される未貫通孔210a、210bを形成するため、画像形成工程により銅張層202の一部を除去することが好ましい。
そして、図2bに示すように、母材200に、受動素子チップ220a、220bが実装される未貫通孔210a、210bを形成する。この際、未貫通孔210a、210bの底面には、実装された受動素子チップ220a、220bが下側に抜け出ないようにするため、銅張層203を除去しないことが好ましい。
ついで、図2cに示すように、未貫通孔210a、210bに受動素子チップ220a、220bを実装し、その上に、絶縁層231を、あるいは絶縁層231及び一側面の銅張層232からなる母材230を積層し、真空で加熱、加圧して、受動素子チップ220a、220bを内蔵させる。
その後、図2dに示すように、未貫通孔210a、210bの底面の銅張層203に画像形成工程により回路を形成することが好ましいが、不要な場合は、銅張層を完全に除去し、絶縁層241を、あるいは絶縁層241及び一側面の銅張層242からなる母材240をその上に積層し、真空で加熱、加圧する。
つぎに、図2eに示すように、印刷回路基板に内蔵された受動素子チップ220a、220bの電極を回路的に連結するため、バイアホール(via holes)251〜256を形成し、バイアホール251〜256の側壁に無電解銅メッキ及び電解銅メッキを行ってメッキ層261〜266を形成する。そして、ドライフィルム(図示せず)を塗布した後、所定のパターンが印刷されたアートワークフィルムを介してドライフィルムを露光及び現像することにより、ドライフィルムに所定のパターンを形成し、腐食液を噴霧することにより、ドライフィルムにより保護される領域を除いた残り領域の銅張層を除去し、役割を果たしたドライフィルムを剥離して最終に銅張層232、242の配線パターンを形成する。
図2において、チップ受動素子は、一つの絶縁層でなく二つ以上の絶縁層にわたって挿入することもできる。
図3a乃至図3dは、本発明の第3実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法を示す工程図である。
図3aに示すように、コア層を形成する母材300の銅張層302に、画像形成工程により回路パターンを形成し、その上に、絶縁材料311を、あるいは絶縁材料311及び一側面の銅張層312からなる母材310を真空で加熱、加圧して積層し、受動素子チップ320a、320bが位置すべき所において、画像形成工程で銅張層312の一部を除去することが好ましい。
つぎに、図3bに示すように、受動素子チップ320a、320bが挿入される部位を画像形成工程で形成し、これに受動素子チップ320a、320bを挿入し、その上に、絶縁材料341を、あるいは絶縁材料341及び一側面の銅張層342からなる母材340を積層する。この際、絶縁材料341に孔を形成して、受動素子チップ320a、320bが絶縁材料341の中に易く内蔵されるようにすることが好ましいが、絶縁材料341に孔343を必ず形成しなくてもよい。
そして、図3cに示すように、受動素子チップ320a、320bが実装された状態で、その上に絶縁材料341を、あるいは絶縁材料341及び一側面の銅張層342からなる母材340を覆い、真空で加熱、加圧して、受動素子チップ320a、320bを内蔵させる。
つぎに、図3dに示すように、印刷回路基板に内蔵された受動素子チップ320a、320bの電極を回路的に連結するため、バイアホール351〜354を形成し、バイアホール351〜354の側壁に無電解銅メッキ及び電解銅メッキを行ってメッキ層361〜364を形成する。そして、ドライフィルム(図示せず)を塗布した後、所定のパターンが印刷されたアートワークフィルムを介してドライフィルムを露光及び現像することにより、ドライフィルムに所定のパターンを形成し、腐食液を噴霧することにより、ドライフィルムにより保護される領域を除いた残り領域の銅張層を除去し、役割を果たしたドライフィルムを剥離して最終に銅張層303、342の配線パターンを形成する。
図3において、チップ受動素子は一つの絶縁層でなく二つ以上の絶縁層にわたって挿入することもできる。
図4a〜図4dは、本発明の第4実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法を示す工程図である。
図4a〜図4dに示す第4実施例が図3a〜図3dに示す第3実施例と異なる点は、コア層の表面にチップが実装されるという点である。
まず、図4aに示すように、絶縁樹脂層401に銅張層402、403が被せられた銅張積層板の母材400を用意し、受動素子チップ410a、410bが実装される部位を画像形成工程で形成する。
この際、両面の銅張層402、403に形成される回路と受動素子チップ410a、410bが実装される部位とが同時に形成されることが好ましい。
そして、図4bに示すように、受動素子チップ410a、410bが実装される部位に受動素子チップ410a、410bを実装し、その上に、絶縁材料411を、あるいは絶縁材料411及び一側面の銅張層412からなる母材410を積層する。絶縁材料411には孔413を形成して、受動素子チップ410a、410bが絶縁材料411の中に内蔵されないようにすることが好ましいが、絶縁材料411に孔413を必ず形成しなくてもよい。
そして、図4cに示すように、受動素子チップ410a、410bが実装された状態で、その上に絶縁材料411を、あるいは絶縁材料411及び一側面の銅張層412からなる母材410を覆い、真空で加熱、加圧して、受動素子チップ410a、410bを内蔵させる。
つぎに、図4dに示すように、印刷回路基板に内蔵された受動素子チップ410a、410bの電極を回路的に連結するため、バイアホール431〜434を形成し、バイアホール431〜434の側壁に無電解銅メッキ及び電解銅メッキを行ってメッキ層441〜444を形成する。そして、ドライフィルム(図示せず)を塗布した後、所定のパターンが印刷されたアートワークフィルムを介してドライフィルムを露光及び現像することにより、ドライフィルムに所定のパターンを形成し、腐食液を噴霧することにより、ドライフィルムにより保護される領域を除く残り領域の銅張層を除去し、役割を果たしたドライフィルムを剥離して最終に銅張層412、422の配線パターンを形成する。
図4において、チップ受動素子は一つの絶縁層でなく二つ以上の絶縁層にわたって挿入することもできる。
図5a〜図5eは、本発明の第5実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法の工程図である。
まず、図5aに示すように、コア層をなす母材100の銅張層502、503に画像形成工程を用いて回路パターンを形成し、その上に、絶縁材料511を、又は絶縁材料511及び一側面の銅張層512からなる母材510を真空で加熱、加圧し、受動素子チップ530a、530bが実装されるべき未貫通孔520a、520bを形成するため、画像工程で銅張層512の一部を除去することが好ましい。
そして、図5bに示すように、受動素子チップ530a、530bが実装されるべき部分に未貫通孔520a、520bを形成し、チップが実装される銅張層512には画像形成工程で回路パターンを形成する。この際、受動素子チップ530a、530bが実装される孔520a、520bの下側に腐食液を噴霧して、銅張層512を完全に除去することができ、あるいは腐食液が流入しないようにすることで、銅張層512を回路パターンの形成時に形成された形状をそのまま残すこともできる。
そして、図5cに示すように、受動素子チップ530a、530bが実装される部分に形成された未貫通孔520a、520bに受動素子チップ530a、530bを実装する。
ついで、図5dに示すように、絶縁材料541を、あるいは絶縁材料541及び一側面の銅張層542からなる母材540を積層し、真空で加熱、加圧して、受動素子チップ530a、530bを印刷回路基板に内蔵させる。この際、銅張層としては、受動素子チップ530a、530bと電気的に接触できるようにするバンプ543a〜543dを含む銅張層を使用する。
そして、図5eに示すように、画像形成工程により最終的に銅張層の配線パターンを形成する。
図5において、チップ受動素子は一つの絶縁層でなく二つ以上の絶縁層にわたって実装することもできる。
図6a〜図6dは、本発明の第6実施例に係る受動素子チップ内蔵型の印刷回路基板の製造方法を示す工程図である。
図6aに示すように、母材600の銅張層602、603に、画像形成工程により回路パターンを形成し、その上に、絶縁材料611を、あるいは絶縁材料611及び一側面の銅張層612からなる母材610を真空で加熱、加圧して積層し、受動素子チップ620a、620bが位置すべき所で、画像形成工程で銅張層612の一部を除去することが好ましい。
つぎに、図6bに示すように、受動素子チップ620a、620bが実装される部位を画像形成工程で形成し、これに受動素子チップ620a、620bを実装し、その上に、絶縁材料641を、あるいは絶縁材料641及び一側面の銅張層642からなる母材640を積層する。この際、絶縁材料641に孔を形成して、受動素子チップ620a、620bが絶縁材料641の中に易く内蔵されるようにすることが好ましいが、絶縁材料641に孔を必ず形成しなくてもよい。この際、銅張層としては、受動素子チップ620a、620bと電気的に接触できるようにするバンプ644a〜644dを含む銅張層を使用する。
そして、図6cに示すように、画像形成工程により、最終に銅張層603、642の配線パターンを形成する。
図6において、チップ受動素子は一つの絶縁層でなく二つ以上の絶縁層にわたって実装することもできる。
一方、図7に示すように、受動素子チップ710は、底面に多様な形状のパターン702を形成することができる。パターン702は、受動素子チップと母材の絶縁体との間の熱膨張係数の差を減らす機能をするとともに、このようなパターン702は接続物質703a、704bを介してパターンとチップを連結することができる。導電性材料は電気的に接続させ、導電性のない材料はチップと底パッドを結合させることができる。
このような電極膨張吸収パターン703a、704aは、受動素子チップが電極の膨張を吸収する機能をする。
図8a〜図8dは、図1〜図6に示す実施例に用いられる下部銅張層に形成された電極膨張吸収パターンの例を示す図である。
図8aに示すように、下部銅張層に一つの電極膨張吸収パターンを形成することもでき、図8b〜図8dに示すように、多様な形態のパッド又はパターンを形成することもできる。
また、前記受動素子チップは、印刷回路基板上に実装可能な多様な形態の受動素子の一つであり得る。
以上、本発明の好ましい実施例に基づいて本発明を説明したが、当該技術分野の熟練した当業者であれば、特許請求の範囲に記載した本発明の技術思想及び領域から逸脱しない範囲内で本発明を多様に修正又は変更し得ることが理解されるであろう。
100、110、130、200、230、300、310、340、400、410、500、510、540、600、610 母材(コア層)
101、201、401 絶縁樹脂層
102、103、112、132、202、203、232、242、302、303、312、342、402、403、412、422、502、503、512、602、603、612、642 銅張層
111、311、341、411、511、541、611、641 絶縁材料
113a、113b、210a、210b、520a、520b 未貫通孔
120a、120b、220a、220b、320a、320b、410a、410b、530a、530b、620a、620b、710 受動素子チップ
131、231、241 絶縁層
141〜146、251〜256、351〜354、431〜434 バイアホール
151〜156、261〜266、361〜364、441〜444 メッキ層
343、413、520a、520b 孔
543a〜543d、644a〜644d バンプ
702 パターン
703a、704a 接続材料(電極吸収パターン)
101、201、401 絶縁樹脂層
102、103、112、132、202、203、232、242、302、303、312、342、402、403、412、422、502、503、512、602、603、612、642 銅張層
111、311、341、411、511、541、611、641 絶縁材料
113a、113b、210a、210b、520a、520b 未貫通孔
120a、120b、220a、220b、320a、320b、410a、410b、530a、530b、620a、620b、710 受動素子チップ
131、231、241 絶縁層
141〜146、251〜256、351〜354、431〜434 バイアホール
151〜156、261〜266、361〜364、441〜444 メッキ層
343、413、520a、520b 孔
543a〜543d、644a〜644d バンプ
702 パターン
703a、704a 接続材料(電極吸収パターン)
Claims (30)
- コア層に積層された母材に、受動素子チップ実装用の未貫通孔を形成する第1段階と、
前記母材の銅張層に回路パターンを形成した後、前記未貫通孔に受動素子チップを実装し、前記受動素子チップの実装された母材に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる他の母材を積層して、加熱及び加圧する第2段階と、
前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第3段階と、
前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階と、
を備えることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。 - 前記第1段階の後に、前記未貫通孔の下部銅張層を除去する第5段階をさらに含むことを特徴とする、請求項1記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階においてコア層に母材を積層するときに、前記コア層の前記受動素子チップが実装される位置の銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成することを特徴とする、請求項1記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階の後に、前記未貫通孔の下部銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成する第5段階をさらに含むことを特徴とする、請求項1記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階の後に、前記受動素子チップの電極が実装される位置に導電性材料を塗布する第5段階をさらに含むことを特徴とする、請求項1記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記未貫通孔は、複数の絶縁層を通って形成されていることを特徴とする、請求項1記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記受動素子チップは、印刷回路基板上に実装可能な形態の受動素子の一つであることを特徴とする、請求項1乃至6のいずれか一項に記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- コア層に受動素子チップ実装用の未貫通孔を形成し、未貫通孔の底面には銅張層を残して回路パターンを形成する第1段階と、
前記未貫通孔に受動素子チップを実装し、前記受動素子チップが実装されたコア層に、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる母材を積層し、加熱及び加圧する第2段階と、
前記未貫通孔の底面の銅張層に、回路を含むパターンを形成し、絶縁層を、あるいは絶縁層及び一側面の銅張層からなる母材を積層して、加熱及び加圧する第3段階と、
前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第4段階と、
前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第5段階と、
を備えることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。 - 前記第1段階の後に、前記未貫通孔の下部銅張層を除去する第5段階をさらに含むことを特徴とする、請求項8記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階においてコア層に母材を積層するときに、前記コア層の前記受動素子チップが内蔵される位置の銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成することを特徴とする、請求項8記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階の後に、前記未貫通孔の下部銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成することを特徴とする、請求項8記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階の後に、前記受動素子チップの電極が実装される位置に導電性材料を塗布する第5段階をさらに含むことを特徴とする、請求項8記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記未貫通孔は複数の絶縁層を通って形成されていることを特徴とする、請求項8記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記受動素子チップは、印刷回路基板上に実装可能な形態の受動素子の一つであることを特徴とする、請求項8乃至13のいずれか一項に記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- コア層に積層された母材に受動素子チップを実装する第1段階と、
前記第1段階の受動素子チップが実装された母材に絶縁樹脂を積層し、加熱及び加圧する第2段階と、
前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第3段階と、
前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階と、
を含んでなることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。 - 前記第1段階の後に、前記受動素子チップが実装されている母材に積層された絶縁樹脂に、前記受動素子チップが実装される孔を形成する第5段階をさらに含むことを特徴とする、請求項15記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記母材の受動素子チップが実装される位置の銅張層を除去する第5段階をさらに含むことを特徴とする、請求項15記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記母材の前記受動素子チップが内蔵される位置の銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成することを特徴とする、請求項15記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記受動素子チップの電極が実装される位置に導電性材料を塗布する第5段階をさらに含むことを特徴とする、請求項15記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記コア層に積層される母材は多層構造をしており、前記受動素子チップは多層を通って実装されることを特徴とする、請求項15記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記受動素子チップは、印刷回路基板上に実装可能な形態の受動素子の一つであることを特徴とする、請求項15乃至19のいずれか一項に記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- コア層に受動素子チップを実装する第1段階と、
前記第1段階の受動素子チップが実装されたコア層に絶縁樹脂を積層し、加熱及び加圧する第2段階と、
前記受動素子チップの電極と、外部との電気的接続を可能にするバイアホールを形成する第3段階と、
前記バイアホールに銅メッキを施し、外部に回路パターンを形成する第4段階と、
を備えることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。 - 前記第1段階の後、前記受動素子チップが実装されているコア層に積層される絶縁樹脂に前記受動素子チップが実装される孔を形成する第5段階をさらに含むことを特徴とする、請求項22記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記コア層の受動素子チップが実装される位置の銅張層を除去する第5段階をさらに含むことを特徴とする、請求項22記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記コア層の前記受動素子チップが実装される位置の銅張層に、熱膨張ストレスを吸収する機能を有する電気的接続及び結合のためのパッドを形成することを特徴とする、請求項22記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記第1段階に先立ち、前記受動素子チップの電極が実装される位置に導電性材料を塗布することを特徴とする、請求項22記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記コア層に積層された母材は多層構造をしており、前記受動素子チップは多層を通って実装されることを特徴とする、請求項22記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- 前記受動素子チップは、印刷回路基板上に実装可能な形態の受動素子の一つであることを特徴とする、請求項22乃至26のいずれか一項に記載の受動素子チップ内蔵型印刷回路基板の製造方法。
- コア層に積層された母材に、受動素子チップ実装用の未貫通孔を形成する第1段階と、
前記母材の銅張層に回路パターンを形成し、前記未貫通孔に受動素子チップを実装する第2段階と、
前記受動素子チップが実装された母材に、導電性バンプが形成された銅張層を有する母材を積層し、加熱及び加圧する第3段階と、
外部に回路パターンを形成する第4段階と、
を備えることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。 - コア層に積層された母材に受動素子チップを実装する第1段階と、
前記受動素子チップが実装された母材に、導電性バンプが形成された銅張層を有する母材を積層し、加熱及び加圧する第2段階と、
外部に回路パターンを形成する第3段階と、
を備えることを特徴とする、受動素子チップ内蔵型印刷回路基板の製造方法。
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KR1020040054820A KR100645643B1 (ko) | 2004-07-14 | 2004-07-14 | 수동소자칩 내장형의 인쇄회로기판의 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006032887A true JP2006032887A (ja) | 2006-02-02 |
Family
ID=35599988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004320861A Pending JP2006032887A (ja) | 2004-07-14 | 2004-11-04 | 受動素子チップ内蔵型の印刷回路基板の製造方法 |
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Country | Link |
---|---|
US (1) | US20060014327A1 (ja) |
JP (1) | JP2006032887A (ja) |
KR (1) | KR100645643B1 (ja) |
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Legal Events
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---|---|---|---|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
RD03 | Notification of appointment of power of attorney |
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|
A02 | Decision of refusal |
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