JP2006073984A - 抵抗内蔵型プリント基板およびその製造方法 - Google Patents

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Abstract

【課題】多数の内蔵型抵抗に均一な抵抗値を持たせ、単位面積当り内蔵型抵抗の数を増加させ、内蔵型抵抗の長さまたは断面積の調節を容易にした抵抗内蔵型プリント基板およびその製造方法を提供する。
【解決手段】回路パターンが形成された多数の回路層と、前記多数の回路層間にそれぞれ位置する多数の絶縁層と、閉曲線の断面を有し、前記閉曲線の断面が前記多数の回路層の一回路層からほかの回路層まで伸び、前記閉曲線断面の内部空間が抵抗物質で充填され、前記閉曲線断面の一側とこれと対向する前記閉曲線断面の他側に対応する内壁が導電性物質で鍍金されている内蔵型抵抗とを含んでなる。
【選択図】図5

Description

本発明は抵抗内蔵型プリント基板およびその製造方法に係り、より詳しくはビアホールとビアホールを連結する一定の空間に抵抗物質を充填し、抵抗端子としてビアホールの内壁を用いる抵抗内蔵型プリント基板およびその製造方法に関するものである。
近年、電子産業の発達による電子製品の小型化および高機能化の要求に応えるため、電子産業の技術は、抵抗、キャパシタ、ICなどを基板に挿入する方向に発展している。
現在まで大部分のプリント基板の表面に一般の個別チップ抵抗(discrete chip resistor)または一般の個別チップキャパシタ(discrete chip capacitor)を実装しているが、最近には抵抗またはキャパシタなどの受動素子を内蔵したプリント基板が開発されている。
すなわち、受動素子内蔵型プリント基板技術とは、新材料(物質)と工程を用いてプリント基板の外部または内部に受動素子を挿入して既存のチップ抵抗またはチップキャパシタの役割を代替する技術をいう。
このような受動素子内蔵型プリント基板において、プリント基板の外部または内部に抵抗が埋め込まれている形態であって、プリント基板の大きさにかかわらず、抵抗がプリント基板の一部として統合されていると、これを“内蔵型抵抗”といい、このような基板を“抵抗内蔵型プリント基板”という。
このような抵抗内蔵型プリント基板の最も重要な特徴は、抵抗がプリント基板の一部として既に備えられているため、別個のチップ抵抗をプリント基板の表面に実装する必要がないことである。
図1aないし図1cは従来の抵抗内蔵型プリント基板の製造方法の流れを示す図である。
図1aに示すように、基板11の表面に、互いに分離されている二つの銅端子12、12′を形成する。
図1bに示すように、カーボン系レジスタペースト14を、前記銅端子間にスクィーズブレード13などによりスクリーン印刷方式で印刷することで、厚膜レジスタ15を形成する。
図1cに示すように、基板11上に形成された厚膜レジスタ15の上部にソルダマスク層16を形成する。
図1aないし図1cの方法で製造された従来の抵抗内蔵型プリント基板は、図1bの過程と図1cの過程間の工程遅延のため、銅端子12、12′が外部環境により易く酸化する問題点があった。
また、後続工程で、酸化した銅端子12、12′に液体状態のソルダマスク16が塗布されると、銅端子12、12′の酸化が促進される問題点もあった。
さらに、銅端子12、12′の酸化により、厚膜レジスタ15との境界面での接着力が低下し、抵抗値が上昇する問題点もあった。
そのほかに、プリント基板の製造に使用される一般的な50cm×60cmのパネルにおいて、レジスタペーストを塗布する場合、それぞれの厚膜レジスタ15の厚さが均一でないことにより、抵抗値が均一でないため、最終製品の信頼性を低下させる問題点もあった。
このような問題点を克服するため、本出願人は2001年12月4日付で出願した特許文献1につぎのような方法を開示した。
図2aないし図2fは従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す図である。
図2aに示すように、基板21上に、互いに分離された一対のパターン化されたレジスタ金属パッド22、22′を形成する。
図2bに示すように、基板21上にソルダマスク層23を形成する。
図2cに示すように、ドライフィルム(図示せず)による露光および現像工程を行い、一対の金属パッド22、22′およびその間の基板を覆っているソルダマスク層23を剥離することにより、ソルダマスク開放部を形成する。
図2dに示すように、ソルダマスク開放部を介して露出している一対のレジスタ金属パッド22、22′上に伝導性保護層24、24′としてニッケルおよび金を鍍金してレジスタ端子を形成する。
図2eに示すように、レジスタ端子が電気的に連結されるように、レジスタ端子間にカーボン系レジスタペーストをスクリーン印刷方式で印刷することにより、厚膜レジスタ25を形成する。
図2fに示すように、前記のように形成されたレジスタの抵抗値を目標値と合わせるため、レーザトリミング工程で孔26、26′を形成する。
図2aないし図2fに示すような方法により製造された従来の抵抗内蔵型プリント基板は、ニッケル/金鍍金層のような伝導性保護層24、24′を形成してレジスタ端子表面の酸化を防止する利点があり、レーザトリミング孔26、26′を形成して正確な抵抗値を具現することができる利点もある。
しかし、図2aないし図2fに示す抵抗内蔵型プリント基板は、レジスタペーストをスクリーン印刷方式で塗布するため、レジスタペーストの厚さが均一でない問題点が依然として残っている。
また、内蔵型抵抗の抵抗値を合わせるため、レーザトリミング工程を内蔵型抵抗ごとに行わなければならないため、作業速度が遅くて生産性が大変低下する問題点もあった。
このような問題点を克服するため、特許文献2はつぎのような抵抗内蔵型プリント基板の製造方法を開示している。
図3aないし図3fは従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。
図3aに示すように、エポキシ材質の絶縁層31の両面に銅材質の薄膜32、32′が覆われている銅張積層板を準備する。
図3bに示すように、銅張積層板に所要直径の孔aをドリルで形成する。
図3cに示すように、真空印刷機により、抵抗物質33を銅張積層板の孔aに充填した後、およそ80℃でおよそ1時間の間抵抗物質を半硬化させる。
図3dに示すように、抵抗物質33の突出部位を表面サンドペーパ研磨機で除去して平らにした後、およそ150℃でおよそ1時間の間抵抗物質33を完全硬化させる。
図3eに示すように、銅張積層板の全面に銅鍍金層34、34′を形成する。
図3fに示すように、銅鍍金層34、34′に感光性エッチングレジスタを塗布し、露光および現像工程を行ってレジスタ端子(32、34、および32′、34′)を形成した後、感光性エッチングレジスタを除去する。
図3aないし図3fに示す方法で製造された従来の抵抗内蔵型プリント基板は、レーザトリミング工程がないため、生産性が高い利点がある。
また、真空印刷機で抵抗物質33を充填し、表面サンドペーパ研磨機で除去するので、それぞれの抵抗が比較的均一な抵抗値を有する利点もある。
しかし、図3aないし図3fの抵抗内蔵型プリント基板は、抵抗がプリント基板に垂直な方向に形成されるため、高き抵抗値の抵抗を要求する場合、内蔵型抵抗の長さを増加させるかまたは孔aの断面積を減少させることが難しい問題点があった。
また、このような内蔵型抵抗の抵抗値限界は、プリント基板の設計自由度を限定するため、最終電子製品の小型化および高機能化に対応し難い問題点もあった。
大韓民国公開特許第2003−46552号明細書 大韓民国公開特許第2004−15941号明細書
前記問題点を解決するための本発明の技術的課題は、多数の内蔵型抵抗が均一な抵抗値を有する抵抗内蔵型プリント基板およびその製造方法を提供することにある。
本発明のほかの技術的課題は、単位面積当り内蔵型抵抗の数を増加させることのできる高密度の抵抗内蔵型プリント基板およびその製造方法を提供することにある。
本発明のさらにほかの技術的課題は、内蔵型抵抗の長さまたは断面積の調節が容易な抵抗内蔵型プリント基板およびその製造方法を提供することにある。
前記のような技術的課題を解決するため、本発明は、回路パターンが形成された多数の回路層と、前記多数の回路層間にそれぞれ位置する多数の絶縁層と、閉曲線の断面を有し、前記閉曲線の断面が前記多数の回路層の一回路層からほかの回路層まで伸び、前記閉曲線断面の内部空間が抵抗物質で充填され、前記閉曲線断面の一側とこれと対向する前記閉曲線断面の他側に対応する内壁が導電性物質で鍍金されている内蔵型抵抗とを含んでなる抵抗内蔵型プリント基板を提供する。
前記内蔵型抵抗の閉曲線断面はトラック形状であり、前記トラック形状において、対向する断面半円形の弧部に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることが好ましい。
前記内蔵型抵抗の閉曲線断面は亜鈴形状であり、前記亜鈴形状において、対向する断面円形の弧部に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることが好ましい。
前記内蔵型抵抗の閉曲線断面は半円の突出した長方形であり、前記断面半円の直径は半円が突出した前記長方形の辺より小さく、前記断面半円が突出した長方形において、互いに反対側に位置する前記半円に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることが好ましい。
また、前記のような技術的課題を解決するため、本発明は、(A)原板に多数のビアホールを形成し、前記原板の外層および前記ビアホールの内壁に銅鍍金層を形成する段階と、(B)前記多数のビアホールのうち、少なくとも二つのビアホール間を除去して抵抗物質充填部を形成し、前記抵抗物質充填部に抵抗物質を充填する段階と、(C)前記銅鍍金層の形成された原板の外層に所定の回路パターンを形成する段階とを含んでなる抵抗内蔵型プリント基板の製造方法を提供する。
前記(B)段階の後、(D)前記多数のビアホールにそれぞれ充填された前記抵抗物質が均一な抵抗値を有する、前記原板の外層より突出した前記抵抗物質を除去する段階をさらに含むことが好ましい。
前記(B)段階において、前記多数のビアホールの少なくとも二つのビアホール間を除去して抵抗物質充填部を形成する過程は、CNCドリル(Computer Numerical Control drill)方式、ルータドリル(router drill)方式および金型パンチング方式の少なくとも一つの方式を用いて、前記多数のビアホールの少なくとも二つのビアホール間を除去することで、抵抗物質充填部を形成することが好ましい。
前記(B)段階において、前記抵抗物質に抵抗物質を充填する過程は、スクリーン印刷方式により前記抵抗物質充填部に抵抗物質を充填することが好ましい。
前記(D)段階は、バフを用い、前記原板の外層より突出した前記抵抗物質を除去することが好ましい。
以上のような本発明によると、ビアホールとビアホールを連結する一定の空間に抵抗物質を充填し、ビアホールの内壁を抵抗端子として用いることにより、内蔵型抵抗の長さおよび大きさが均一である抵抗内蔵型プリント基板およびその製造方法を提供する。
したがって、本発明による抵抗内蔵型プリント基板およびその製造方法は、内蔵型抵抗の長さおよび大きさが均一であって抵抗値に関する公差が非常に小さいので、内蔵型抵抗ごとに一定の抵抗値を提供する効果がある。
また、本発明による抵抗内蔵型プリント基板およびその製造方法は、抵抗値を調整するためのレーザトリミング工程が不要であるので、作業速度および生産性が向上する効果もある。
また、本発明による抵抗内蔵型プリント基板およびその製造方法は、ビアホールの大きさおよびビアホール間の距離などを調節して微細な内蔵型抵抗を製造することができるので、単位面積当り内蔵型抵抗の数を増加させる効果もある。
また、本発明による抵抗内蔵型プリント基板およびその製造方法は、プリント基板の水平方向に内蔵型抵抗が形成されるので、内蔵型抵抗の長さおよび断面積の調節が容易な効果もある。
また、本発明による抵抗内蔵型プリント基板およびその製造方法は、内蔵型抵抗の長さおよび断面積の調節が容易であるので、多様な抵抗値の内蔵型抵抗を設計することができる効果もある。
以下、添付図面に基づき、本発明による抵抗内蔵型プリント基板およびその製造方法を詳細に説明する。
図4aないし図4hは本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図であり、図5は図4aないし図4hの方法で製造された内蔵型抵抗の斜視図である。
図4aに示すように、絶縁樹脂層111に銅箔層112、112′が被覆された銅張積層板である原板110に二つのビアホールA1を形成する。
ここで、原板110として使用された銅張積層板の種類には、その用途に応じて、ガラス/エポキシ銅張積層板、耐熱樹脂銅張積層板、紙/フェノール銅張積層板、高周波用銅張積層板、フレキシブル銅張積層板、複合銅張積層板などがある。しかし、プリント基板の製造には、主に使用される絶縁樹脂層111に銅箔層112、112′が被覆されたガラス/エポキシ銅張積層板を使用することが好ましい。
また、原板110に形成されたビアホールA1が銅箔層112とほかの銅箔層112′を連結する通孔であるので、CNCドリル(Computer Numerical Control drill)などの機械的ドリルを使用して、前もって設定された位置にビアホールA1を形成することが好ましい。
このようなCNCドリルでビアホールA1を形成した後、ドリリング時に発生する銅箔層112、112′のバー(burr)、ビアホールA1の内壁の埃、銅箔層112、112′の表面の埃などを除去するデバリング(deburring)工程を行うことが好ましい。この場合、銅箔層の表面に粗さが付与されるので、後続の銅鍍金工程において、銅との密着力が向上する利点がある。
また、CNCドリルでビアホールA1を形成した後、形成時に発生する熱により絶縁樹脂層111が溶けてビアホールA1の内壁で生じるスミア(smear)を除去するデスミア(desmear)工程を行うことが好ましい。
図4bに示すように、形成されたビアホールA1の電気的連結のため、原板110の上下銅箔層112、112′およびビアホールA1の内壁に銅鍍金層140、140′を形成する。
ここで、原板110のビアホールA1の内壁が絶縁樹脂層111であるので、ビアホールA1の形成直後に電解銅鍍金を行うことができない。
したがって、形成されたビアホールA1の電気的連結および電解銅鍍金のため、無電解銅鍍金を施す。無電解銅鍍金は絶縁体に対する鍍金であるので、電気を呈するイオンによる反応は期待することができない。このような無電解銅鍍金は析出反応によりなされ、析出反応は触媒により促進される。鍍金液から銅を析出させるためには、鍍金しようとする材料の表面に触媒を付着しなければならない。これは、無電解銅鍍金が多くの前処理を必要とすることを示す。
一例として、無電解銅鍍金工程は、脱脂(cleanet)過程、ソフト腐食(soft etching)過程、予備触媒処理(pre-catalyst)過程、触媒処理過程、活性化過程、無電解銅鍍金過程、および酸化防止処理過程を含む。
脱脂過程において、上下銅箔層112、112′の表面に存在する酸化物または異物、特に油脂分などを酸またはアルカリ界面活性剤の含まれた薬品で除去した後、界面活性剤を完全に水洗する。
ソフト腐食過程において、上下銅箔層112、112′の表面に微細な粗さ(例えば、およそ1〜2μm)を与えて、鍍金段階で銅粒子が均一に密着するようにし、脱脂過程で処理されていない汚染物を除去する。
予備触媒過程において、低濃度の触媒薬品に原板110を浸漬することにより、触媒処理段階で使用される薬品が汚染するかまたは濃度が変化することを防止する。さらに、同種成分の薬品槽に原板110を浸漬するので、触媒処理がより活性化される効果がある。このような予備触媒処理過程には、1〜3%に希釈された触媒薬品を使用することが好ましい。
触媒処理過程において、原板110の銅箔層112、112′および絶縁樹脂層111の面(すなわち、ビアホールA1の内壁)に触媒粒子を被せる。触媒粒子はPd−Sn化合物を使用することが好ましく、このPd−Sn化合物は鍍金される粒子のCu2+とPd2-が結合して鍍金を促進する役割をする。
無電解銅鍍金過程において、鍍金液は、CuSO4、HCHO、NaOHおよびそのほかの安定剤からなることが好ましい。鍍金反応を持続させるためには、化学反応が均衡をとらなければならなく、このため、鍍金液の組成を制御することが重要である。組成を維持するためには、不足した成分の適切な供給、機械撹拌、鍍金液の純化システムをよく運営しなければならない。このような反応の結果として発生する副産物のための濾過装置が必要であり、これを活用することにより鍍金液の使用時間を延長することができる。
酸化防止処理過程において、無電解銅鍍金後に残存するアルカリ成分により鍍金膜が酸化することを防止するため、酸化防止膜を全面にコートする。
しかし、前述した無電解銅鍍金工程は、一般に電解銅鍍金に比べて物理的特性に劣るので、薄く形成する。
無電解銅鍍金が完了した後、原板110を銅鍍金作業槽に浸漬した後、直流整流器により電解銅鍍金を行う。このような電解銅鍍金は、鍍金しようとする面積を計算し、直流整流器に適した電流で銅を析出する方式を用いることが好ましい。
電解銅鍍金は、無電解銅鍍金層より銅鍍金層の物理的特性に優れており、厚い銅鍍金層を形成し易い利点がある。
図4cに示すように、抵抗物質を充填するため、二つのビアホールA1間の部分を加工して、トラック形状の断面を有する抵抗物質充填部B1を形成する。この抵抗物質充填部B1において、トラックの対向する半円状の弧部に相当する領域は加工されないので、内壁に銅鍍金層140、140′が残っており、トラックの対向する直線辺部に相当する領域は加工されるので、内壁に絶縁樹脂層111が露出される。したがって、抵抗端子の役割をする弧部に相当する領域は電気的に分離されている。
ここで、二つのビアホールA1間の部分を加工する工程は、CNCドリル、ルータドリル(router drill)および金型パンチングなどを用いて行うことが好ましい。
図4dに示すように、原板110に形成された抵抗物質充填部B1、B2、B3に、スクリーン印刷方式を用いて抵抗物質150(例えば、カーボン系レジスタペースト)を充填する。
図4eに示すように、原板110の表面上に突出した抵抗物質150をバフ(buff)などで平坦に除去する。
図4fに示すように、原板110の上下銅鍍金層140、140′および抵抗物質150にドライフィルム160、160′をそれぞれ塗布した後、所定のパターンが印刷されたアートワークフィルム(図示せず)でドライフィルム160、160′を露光および現像することにより、ドライフィルム160、160′に所定のパターンを形成する。ここで、所定のパターンは、一般的な回路パターン(図示せず)、抵抗物質充填部B1、内蔵型抵抗の端子、前記内蔵型抵抗の端子に連結された回路パターンなどを含む。
前記ドライフィルム160、160′は、カバーフィルム、フォトレジストフィルムおよびマイラーフィルム(Mylar film)の3層からなり、実質的にレジストの役割をする層はフォトレジストフィルムである。
ドライフィルム160、160′の露光および現像工程において、所定のパターンが印刷されたアートワークフィルムをドライフィルム160、160′上に密着させた後、紫外線を照射する。この際、アートワークフィルムのパターンが印刷された黒い部分は紫外線が透過し得なく、印刷されていない部分は紫外線が透過するので、アートワークフィルム下側のドライフィルム160、160′を硬化させる。このようにドライフィルム160、160′が硬化した原板110を現像液に浸漬すると、硬化していないドライフィルム160、160′部分が現像液により除去され、硬化したドライフィルム160、160′部分のみ残ってエッチングレジストパターンを形成する。ここで、現像液としては、炭酸ナトリウム(Na2CO3)または炭酸カリウム(K2CO3)の水溶液などを使用する。
図4gに示すように、所定のパターンが形成されたドライフィルム160、160′をエッチングレジストとして使用し、原板110にエッチング液を噴霧することにより、ドライフィルム160、160′の所定のパターンに対応する部分を除く残り部分の上下銅箔層112、112′および銅鍍金層140、140′をエッチングして除去する。
図4hに示すように、原板110の上下両面に塗布されたドライフィルム160、160′を、水酸化ナトリウム(NaOH)または水酸化カリウム(KOH)などが含まれた剥離液を使用して除去すると、本発明の第1実施例による抵抗内蔵型プリント基板100が製造される。
図4fないし図4hに示す過程において、エッチングレジストとしては、液体状態の感光材をエッチングレジストとして使用することができる。
この場合、紫外線に感光される液体状態の感光材を原板110の銅鍍金層140、140′および抵抗物質150に塗布した後、乾燥させる。ついで、所定のパターンが形成されたアートワークフィルムを使用して感光材を露光および現像することにより、感光材に所定のパターンを形成する。その後、所定のパターンが形成された感光材をエッチングレジスタとして使用し、原板110にエッチング液を噴霧することにより、感光材の所定パターンに対応する部分を除く残り部分の上下銅箔層112、112′および銅鍍金層140、140′をエッチングして除去する。ついで、感光材を除去する。ここで、液体状態の感光材をコートする方式としては、ディップコーティング方式、ロールコーティング方式、電気蒸着方式などがある。
このような液体状態の感光材を使用する方式は、ドライフィルム160、160′より薄く塗布することができるので、より微細な回路パターンを形成することができる利点がある。また、原板110の表面に凹凸がある場合、これをならして均一な表面を形成することができる利点もある。
図5に示すように、本発明の第1実施例による内蔵型抵抗は、銅鍍金されたビアホールA1の内壁を抵抗端子として用い、ビアホールA1とビアホールA1間の加工部分を抵抗物質150で充填するので、それぞれの抵抗物質充填部B1の大きさおよび長さが一定になって、均一な抵抗値を有する抵抗を製造することができる。したがって、レーザトリミングのような別途の抵抗値調節工程が不要な利点がある。
また、本発明による内蔵型抵抗は、ビアホールA1とビアホールA1間の通路幅を調節して抵抗値を調節することができ、ビアホールA1とビアホールA1間の距離を調節して抵抗値を調節することができる。したがって、プリント基板の厚さに比べ、非常に大きなプリント基板の平面上に内蔵型抵抗を製造することができるので、大変大きな抵抗値の抵抗を製造することができる利点がある。これは、内蔵型抵抗の製作上の設計自由度の向上をもたらす。
図6aないし図6mは本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図であり、図7は図6aないし図6mに示す方法で製造された内蔵型抵抗の斜視図である。
図6aに示すように、絶縁樹脂層211に銅箔層212、212′が被せられた銅張積層板の原板210を準備する。
図6bに示すように、原板210の両面にドライフィルム260a、260a′をそれぞれ塗布した後、所定のパターンが印刷されたアートワークフィルム(図示せず)を使用してドライフィルム260a、260a′を露光および現像することにより、ドライフィルム260a、260a′に所定のパターンを形成する。ここで、所定のパターンは、一般的な回路パターン(図示せず)、ビアホールが加工されるランド(図6bのドライフィルム260a、260a′の長方形部分)および前記ランドに連結された回路パターンなどを含む。
ここで、ビアホールが加工されるランドは、後に加工されるビアホールの内壁がランドの範囲を外れなければ、長方形でないほかの形態のランド(例えば、円形)にも形成することができる。
図6cに示すように、所定のパターンが形成されたドライフィルム260、260a′をエッチングレジストとして使用し、原板210にエッチング液を噴霧することにより、ドライフィルム260a、260a′の所定パターンに対応する部分を除く残り部分の上下銅箔層212、212′をエッチングして除去する。
図6dに示すように、原板210の上下両面に塗布されたドライフィルム260a、260a′を、水酸化ナトリウム(NaOH)または水酸化カリウム(KOH)などが含まれた剥離液で除去する。
前述した図4fないし図4gの過程と同様に、図6bないし図6dの過程においても、液体状態の感光材をエッチングレジストとして使用して、一般的な回路パターン、ビアホールが加工されるランドおよび前記ランドに連結された回路パターンなどを形成することができる。
図6eに示すように、原板210の両面にそれぞれ絶縁層220、220′(例えば、プレプレッグ)と銅箔230、230′を積層した後、所定の温度および圧力(例えば、およそ150℃〜200℃および30kg/cm2〜40kg/cm2)で加温および加圧して外層を形成する。ここで、外層を形成するため、絶縁層220、220′および銅箔230、230′の代わりに、原板210の両面にRCC(Resin Coated Copper)をそれぞれ積層することもできる。
図6fに示すように、原板210の銅箔層212 、212′に形成されたランドを貫通するように、一面の銅箔230から他面の銅箔230′まで二つのビアホールA2を形成する。
ここで、形成されたビアホールA2が銅箔230からほかの銅箔230′に連結される通孔であるので、CNCドリルなどの機械的ドリルを使用して、前もって設定された位置にビアホールA2を形成することが好ましい。
また、CNCドリルを使用してビアホールA2を形成した後、デバリング工程およびデスミア工程を行うことが好ましい。
図6gに示すように、形成されたビアホールA2の電気的連結のため、上下銅箔230、230′およびビアホールA2の内壁に銅鍍金層240、240′を形成する。
ここで、銅鍍金層240、240′を形成する工程は、ビアホールA2の内壁が絶縁体であるので、無電解銅鍍金を先に行った後、物性に優れた電解銅鍍金を行うことで実施することが好ましい。
図6hに示すように、抵抗物質を充填するため、二つのビアホールA2間の部分を加工することで、トラック形状の断面を有する抵抗物質充填部B2を形成する。この際、抵抗物質充填部B2において、トラックの対向する半円状の弧部に相当する領域は加工されないので、内壁に銅鍍金層240、240′が残っており、トラックの対向する直線辺部に相当する領域は加工されるので、内壁に絶縁樹脂層211および絶縁層220、220′が露出される。
ここで、二つのビアホールA2間の部分を加工する工程は、CNCドリル、ルータドリルおよび金型パンチングなどを用いて行う。
図6iに示すように、抵抗物質充填部B2に、スクリーン印刷方式で抵抗物質250(例えば、カーボン系レジスタペースト)を充填する。
図6jに示すように、上下銅鍍金層240、240′の表面上に突出した抵抗物質250をバフなどで平坦に除去する。
図6kに示すように、上下銅鍍金層240、240′および抵抗物質250にドライフィルム260b、260b′をそれぞれ塗布した後、所定のパターンが印刷されたアートワークフィルム(図示せず)を介してドライフィルム260b、260b′を露光および現像させることにより、ドライフィルム260b、260b′に所定のパターンを形成する。ここで、所定のパターンとしては、一般的な回路パターン(図示せず)、抵抗物質充填部B2およびビアホールA2のランドなどが含まれる。
図6lに示すように、所定のパターンが形成されたドライフィルム260b、260b′をエッチングレジストとして使用し、エッチング液を噴霧させることにより、ドライフィルム260b、260b′の所定パターンに対応する部分を除く残り部分の上下銅箔230、230′および銅鍍金層240、240′をエッチングして除去する。
図6mに示すように、ドライフィルム260b、260b′を、水酸化ナトリウム(NaOH)または水酸化カリウム(KOH)などが含まれた剥離液で除去すると、本発明の第2実施例による抵抗内蔵型プリント基板200が製造される。
前述した図6bないし図6dの過程と同様に、図6kないし図6mの過程においても、液体状態の感光材をエッチングレジストとして使用することで、一般的な回路パターン、抵抗物質充填部B2およびビアホールA2のランドなどを形成することができる。
図7に示すように、本発明の第2実施例による内蔵型抵抗は、銅鍍金されたビアホールA2の内壁を抵抗端子として用い、ビアホールA2とビアホールA2間の加工部分を抵抗物質250で充填するので、それぞれの抵抗物質充填部B2の大きさおよび長さが一定であり、均一な抵抗値を有する抵抗を製造することができる。
図5の内蔵型抵抗と図7の内蔵型抵抗を比較すると、図5の内蔵型抵抗は2層間に形成されたビアホールA1を用いるに対し、図7の内蔵型抵抗は4層間に形成されたビアホールA2を用いることに相違点がある。
また、図5の内蔵型抵抗は、抵抗端子に連結される回路が外部に露出しているに対し、図7の内蔵型抵抗は、抵抗端子に連結される回路がビアホールA2の内壁に連結されるので、外部に露出しない相違点もある。
実施例によっては、内蔵型抵抗端子に連結される回路は、原板210の一つの銅箔層112または112′に、二つの抵抗端子に連結される回路を形成することができ、上下銅箔230、230′および銅鍍金層240、240′(つまり、外層)に、抵抗端子に連結される回路を形成することもできる。
また、実施例によっては、4層間に形成されたビアホールA2でなく、6層または8層などの多層プリント基板の外層と外層を導通するビアホールを用いて内蔵型抵抗を製造することもできる。
図8aないし図8nは本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図であり、図9は図8aないし図8nに示す方法で製造された内蔵型抵抗の斜視図である。
図8aに示すように、絶縁樹脂層311に銅箔層312、312′が被せられた銅張積層板の原板310を準備する。
図8bに示すように、原板310の両面にドライフィルム360a、360a′をそれぞれ塗布した後、所定のパターンが印刷されたアートワークフィルム(図示せず)を使用してドライフィルム360a、360a′を露光および現像することにより、ドライフィルム360a、360a′に所定のパターンを形成する。ここで、所定のパターンは、一般的な回路パターン(図示せず)、ビアホールが加工されるランド(図8bのドライフィルム360a、360a′の長方形部分)および前記ランドに連結された回路パターンなどを含む。
ここで、ビアホールが加工されるランドは、後に加工されるビアホールの大きさがランドの範囲を外れなければ、長方形でないほかの形態のランド(例えば、円形)にも形成することができる。
図8cに示すように、所定のパターンが形成されたドライフィルム360、360a′をエッチングレジストとして使用し、原板310にエッチング液を噴霧することにより、ドライフィルム360a、360a′の所定パターンに対応する部分を除く残り部分の上下銅箔層312、312′をエッチングして除去する。
図8dに示すように、原板310の上下両面に塗布されたドライフィルム360a、360a′を、水酸化ナトリウム(NaOH)または水酸化カリウム(KOH)などが含まれた剥離液で除去する。
前述した図4fないし図4gの過程と同様に、図8bないし図8dの過程においても、液体状態の感光材をエッチングレジストとして使用して、一般的な回路パターン、ビアホールが加工されるランドおよび前記ランドに連結された回路パターンなどを形成することができる。
図8eに示すように、原板310の両面にそれぞれ絶縁層320、320′(例えば、プレプレッグ)と銅箔330、330′を積層した後、所定の温度および圧力(例えば、およそ150℃〜200℃および30kg/cm2〜40kg/cm2)で加温および加圧して外層を形成する。ここで、外層を形成するため、絶縁層320、320′および銅箔330、330′の代わりに、原板310の両面にRCCをそれぞれ積層することもできる。
図8fに示すように、上下銅箔330、330′に、ドライフィルム360b、360b′による露光、現像およびエッチング工程によりビアホールを形成するためのウィンドウC、C′を形成する。
図8gに示すように、上下銅箔330、330′に形成されたウィンドウC、C′を用いて、銅箔330、330′から原板310の銅箔層312、312′に形成されたランドまでビアホールA3を形成する。
ここで、ビアホールA3を形成する工程は、ビアホールA3が一端の閉塞したブラインドビアホールであるので、レーザドリルで絶縁層320、320′を加工してビアホールA3を形成することが好ましい。この際、レーザドリルとしては、二酸化炭素レーザドリルを使用することが好ましい。仮に、銅箔330、330′まで加工可能なYAG(Yttrium Aluminum Garnet)レーザドリルを使用してビアホールA3を加工する場合、図8fの銅箔330、330′にウィンドウC、C′を形成する工程を行わず、ビアホールA3を加工することができる。
図8hに示すように、形成されたビアホールA3の電気的連結のため、上下銅箔330、330′およびビアホールA3の内壁に銅鍍金層340、340′を形成する。
ここで、銅鍍金層340、340′を形成する工程は、ビアホールA3の内壁が絶縁体であるので、無電解銅鍍金を先に行った後、物性に優れた電解銅鍍金を行うことで実施することが好ましい。
図8iに示すように、抵抗物質を充填するため、二つのビアホールA3間の部分を加工することで、トラック形状の断面を有する抵抗物質充填部B3を形成する。この際、抵抗物質充填部B3において、トラックの対向する半円状の弧部に相当する領域は加工されないので、内壁に銅鍍金層340、340′が残っており、トラックの対向する直線辺部に相当する領域は加工されるので、内壁に絶縁層320、320′が露出される。
ここで、二つのビアホールA3間の部分を加工する工程は、CNCドリル、ルータドリルおよび金型パンチングなどを用いて行う。
図8jに示すように、抵抗物質充填部B3に、スクリーン印刷方式で抵抗物質350(例えば、カーボン系レジスタペースト)を充填する。
図8kに示すように、上下銅鍍金層340、340′の表面上に突出した抵抗物質350をバフなどで平坦に除去する。
図8lに示すように、上下銅鍍金層340、340′および抵抗物質350にドライフィルム360b、360b′をそれぞれ塗布した後、所定のパターンが印刷されたアートワークフィルム(図示せず)を介してドライフィルム360b、360b′を露光および現像させることにより、ドライフィルム360b、360b′に所定のパターンを形成する。ここで、所定のパターンとしては、一般的な回路パターン(図示せず)、抵抗物質充填部B3およびビアホールA3のランドなどが含まれる。
図8mに示すように、所定のパターンが形成されたドライフィルム360b、360b′をエッチングレジストとして使用し、エッチング液を噴霧させることにより、ドライフィルム360b、360b′の所定パターンに対応する部分を除く残り部分の上下銅箔330、330′および銅鍍金層340、340′をエッチングして除去する。
図8nに示すように、ドライフィルム360b、360b′を、水酸化ナトリウム(NaOH)または水酸化カリウム(KOH)などが含まれた剥離液で除去すると、本発明の第3実施例による抵抗内蔵型プリント基板300が製造される。
前述した図8bないし図8dの過程と同様に、図8lないし図8nの過程においても、液体状態の感光材をエッチングレジストとして使用することで、一般的な回路パターン、抵抗物質充填部B3およびビアホールA3のランドなどを形成することができる。
図9に示すように、本発明の第3実施例による内蔵型抵抗は、銅鍍金されたビアホールA3の内壁を抵抗端子として用い、ビアホールA3とビアホールA3間の加工部分を抵抗物質350で充填するので、それぞれの抵抗物質充填部B3の大きさおよび長さが一定であり、均一な抵抗値を有する抵抗を製造することができる。
図10は本発明の第4実施例による内蔵型抵抗の斜視図、図11は本発明の第5実施例による内蔵型抵抗の斜視図である。
図10に示すように、本発明による内蔵型抵抗は、二つのビアホールA4間に、ビアホールA4の直径より小さい通路を加工し、断面亜鈴形の抵抗物質充填部B4を形成することにより、より大きい抵抗値の内蔵型抵抗を製造することができる。この場合、亜鈴の対向円弧部に対応する領域の内壁には銅鍍金層440、440′が残っており、亜鈴の対向直線辺部に対応する領域の内壁は絶縁層420、420′に露出される。
また、図11に示すように、本発明による内蔵型抵抗は二つのビアホールA5間に、ビアホールA5の直径より小さい通路を加工し、小さな半円部が突出した長方形の抵抗物質充填部B5を形成することにより、より小さい抵抗値の内蔵型抵抗を製造することができる。この場合、突出した半円部に対応する領域の内壁には銅鍍金層540、540′が残っており、そのほかの長方形の辺部に対応する領域の内壁は絶縁層520、520′に露出される。
図12は本発明の実施例による多数の内蔵型抵抗を有する抵抗内蔵型プリント基板の断面図である。
同図に示すように、本発明による抵抗内蔵型プリント基板1000は、2層間を連結するビアホールを用いる内蔵型抵抗1100、4層間を連結するビアホールを用いる内蔵型抵抗1200、2層間を連結するブラインドビアホールを用いる内蔵型抵抗1300、1300′、および3層間を連結するブラインドビアホールを用いる内蔵型抵抗1400、1400′を使用目的または用途に応じて組み合わせて含むことができる。
以上、本発明の実施例を説明したが、当業者であれば、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変形および修正が可能であろう。このような変形および修正実施例も本発明の範囲内に属するものである。
従来の抵抗内蔵型プリント基板の製造方法の流れを示す図である。 従来の抵抗内蔵型プリント基板の製造方法の流れを示す図である。 従来の抵抗内蔵型プリント基板の製造方法の流れを示す図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 従来の抵抗内蔵型プリント基板のさらにほかの製造方法の流れを示す断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第1実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 図4aないし図4hの方法により製造された内蔵型抵抗の斜視図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第2実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 図6aないし図6mの方法により製造された内蔵型抵抗の斜視図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 本発明の第3実施例による抵抗内蔵型プリント基板の製造方法の流れを示す平面図および断面図である。 図8aないし図8nの方法により製造された内蔵型抵抗の斜視図である。 本発明の第4実施例による内蔵型抵抗の斜視図である。 本発明の第5実施例による内蔵型抵抗の斜視図である。 本発明の実施例による多数の内蔵型抵抗を有する抵抗内蔵型プリント基板の断面図である。
符号の説明
100、200、300、1000 抵抗内蔵型プリント基板
110、210、310 原板
111、211、311 絶縁樹脂層
112、112′、212、212′、312、312′ 銅箔層
220、220′、320、320′、420、420′、520、520′ 絶縁層
230、230′、330、330′ 銅箔
140、140′、240、240′、340、340′、440、440′、540、540′ 銅鍍金層
150、250、350 抵抗物質
160、160′、260a、260a′、260b、260b′、360a、360a′、360b、360b′ ドライフィルム
1100、1200、1300、1300′、1400、1400′ 内蔵型抵抗
A1、A2、A3、A4、A5 ビアホール
B1、B2、B3、B4、B5 抵抗物質充填部
C、C′ ビアホールのウィンドウ

Claims (12)

  1. 回路パターンが形成された多数の回路層と、
    前記多数の回路層間にそれぞれ位置する多数の絶縁層と、
    閉曲線の断面を有し、前記閉曲線の断面が前記多数の回路層の一回路層からほかの回路層まで伸び、前記閉曲線断面の内部空間が抵抗物質で充填され、前記閉曲線断面の一側とこれと対向する前記閉曲線断面の他側に対応する内壁が導電性物質で鍍金されている内蔵型抵抗とを含んでなることを特徴とする抵抗内蔵型プリント基板。
  2. 前記内蔵型抵抗の閉曲線が断面トラック形状であり、前記トラック形状において、対向する断面半円形の弧部に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることを特徴とする請求項1に記載の抵抗内蔵型プリント基板。
  3. 前記内蔵型抵抗の閉曲線が断面亜鈴形状であり、前記亜鈴形状において、対向する断面円形の弧部に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることを特徴とする請求項1に記載の抵抗内蔵型プリント基板。
  4. 前記内蔵型抵抗の閉曲線の断面が半円の突出した長方形であり、前記半円の直径は半円が突出した前記長方形の辺より小さく、前記半円が突出した長方形において、互いに反対側に位置する前記半円に対応する前記内蔵型抵抗の内壁が導電性物質で鍍金されていることを特徴とする請求項1に記載の抵抗内蔵型プリント基板。
  5. 前記抵抗物質がカーボン系レジスタペーストであることを特徴とする請求項1ないし4のいずれか1項に記載の抵抗内蔵型プリント基板。
  6. 前記導電性物質が銅(Cu)であることを特徴とする請求項1ないし4のいずれか1項に記載の抵抗内蔵型プリント基板。
  7. (A)原板に多数のビアホールを形成し、前記原板の外層および前記ビアホールの内壁に銅鍍金層を形成する段階と、
    (B)前記多数のビアホールのうち、少なくとも二つのビアホール間を除去して抵抗物質充填部を形成し、前記抵抗物質充填部に抵抗物質を充填する段階と、
    (C)前記銅鍍金層の形成された原板の外層に所定の回路パターンを形成する段階とを含んでなることを特徴とする抵抗内蔵型プリント基板の製造方法。
  8. 前記(B)段階の後、(D)前記多数のビアホールにそれぞれ充填された前記抵抗物質が均一な抵抗値を有するように、前記原板の外層より突出した前記抵抗物質を除去する段階をさらに含むことを特徴とする請求項7に記載の抵抗内蔵型プリント基板の製造方法。
  9. 前記(B)段階において、前記多数のビアホールの少なくとも二つのビアホール間を除去して抵抗物質充填部を形成する過程が、CNCドリル(Computer Numerical Control drill)方式、ルータドリル(router drill)方式および金型パンチング方式の少なくとも一つの方式を用いて、前記多数のビアホールの少なくとも二つのビアホール間を除去することで、抵抗物質充填部を形成することを特徴とする請求項7に記載の抵抗内蔵型プリント基板の製造方法。
  10. 前記(B)段階において、前記抵抗物質に抵抗物質を充填する過程が、スクリーン印刷方式により前記抵抗物質充填部に抵抗物質を充填することを特徴とする請求項8に記載の抵抗内蔵型プリント基板の製造方法。
  11. 前記(D)段階が、バフを用い、前記原板の外層より突出した前記抵抗物質を除去することを特徴とする請求項9に記載の抵抗内蔵型プリント基板の製造方法。
  12. 前記抵抗物質がカーボン系レジスタペーストであることを特徴とする請求項7ないし11のいずれか1項に記載の抵抗内蔵型プリント基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012140964A1 (ja) * 2011-04-14 2012-10-18 株式会社村田製作所 電子部品内蔵フレキシブル多層基板

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060213686A1 (en) * 2004-12-28 2006-09-28 Shin-Hsien Wu Cut Via Structure For And Manufacturing Method Of Connecting Separate Conductors
KR100762447B1 (ko) * 2006-03-23 2007-10-02 주식회사 코리아써키트 임베디드 레지스터 인쇄회로기판의 제조방법
KR100832649B1 (ko) * 2006-06-27 2008-05-27 삼성전기주식회사 저항 내장형 인쇄회로기판 및 그 제조방법
US20080040920A1 (en) * 2006-08-18 2008-02-21 Honeywell International, Inc. Printed wiring board having multiple instersitial resistors of different electrical resistance values and method of making the same
KR100771307B1 (ko) 2006-08-18 2007-10-29 삼성전기주식회사 인쇄회로기판
JP4818888B2 (ja) * 2006-11-20 2011-11-16 日本メクトロン株式会社 抵抗素子を内蔵するプリント配線板の製造法
US7911318B2 (en) * 2007-02-16 2011-03-22 Industrial Technology Research Institute Circuit boards with embedded resistors
US8107254B2 (en) * 2008-11-20 2012-01-31 International Business Machines Corporation Integrating capacitors into vias of printed circuit boards
US8242384B2 (en) * 2009-09-30 2012-08-14 International Business Machines Corporation Through hole-vias in multi-layer printed circuit boards
US8432027B2 (en) * 2009-11-11 2013-04-30 International Business Machines Corporation Integrated circuit die stacks with rotationally symmetric vias
US8258619B2 (en) 2009-11-12 2012-09-04 International Business Machines Corporation Integrated circuit die stacks with translationally compatible vias
US8310841B2 (en) 2009-11-12 2012-11-13 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with switches and methods of making the same
US8315068B2 (en) * 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
US9646947B2 (en) * 2009-12-22 2017-05-09 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit with inductive bond wires
US8299371B2 (en) * 2010-12-20 2012-10-30 Endicott Interconnect Technologies, Inc. Circuitized substrate with dielectric interposer assembly and method
CN102958288B (zh) * 2011-08-21 2015-04-29 深南电路有限公司 印刷电路板钻孔方法
CN103635023B (zh) * 2012-08-27 2016-08-24 富葵精密组件(深圳)有限公司 电路板的制作方法
CN103857208A (zh) * 2012-12-06 2014-06-11 深南电路有限公司 一种电路板钻孔的加工方法
CN103972322B (zh) * 2013-02-04 2016-09-07 清华大学 光敏电阻
US9603255B2 (en) * 2015-02-20 2017-03-21 Nextgin Technology Bv Method for producing a printed circuit board
TWI578416B (zh) * 2015-09-18 2017-04-11 Subtron Technology Co Ltd 封裝載板及其製作方法
US9763329B1 (en) 2016-03-11 2017-09-12 Apple Inc. Techniques for observing an entire communication bus in operation
US11477892B2 (en) 2018-05-03 2022-10-18 University Of Limerick PCB structure for embedding electronic components
US11728265B2 (en) * 2018-09-12 2023-08-15 Intel Corporation Selective deposition of embedded thin-film resistors for semiconductor packaging

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000340956A (ja) 1999-05-31 2000-12-08 Matsushita Electric Ind Co Ltd 多層配線基板
JP3459380B2 (ja) 1999-06-30 2003-10-20 日本特殊陶業株式会社 プリント配線板の製造方法及びマスク
JP2001015920A (ja) 1999-06-30 2001-01-19 Toshiba Corp 多層プリント配線板及びその製造方法
US6541137B1 (en) * 2000-07-31 2003-04-01 Motorola, Inc. Multi-layer conductor-dielectric oxide structure
US6284982B1 (en) * 2000-08-18 2001-09-04 Ga-Tek Inc. Method and component for forming an embedded resistor in a multi-layer printed circuit
JP2002064274A (ja) 2000-08-21 2002-02-28 Toppan Printing Co Ltd ビアホール構造とその形成方法およびこれを用いた多層配線基板
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
JP4126985B2 (ja) 2002-07-29 2008-07-30 凸版印刷株式会社 受動素子内蔵プリント配線板及びその製造方法
KR100754065B1 (ko) * 2003-11-05 2007-08-31 삼성전기주식회사 매립된 저항을 갖는 인쇄회로기판 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012140964A1 (ja) * 2011-04-14 2012-10-18 株式会社村田製作所 電子部品内蔵フレキシブル多層基板

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