JP2005251911A - 半導体装置、電気光学装置および電子機器 - Google Patents

Abstract

【課題】 表示画像品位の低下を防止することができる半導体装置、電気光学装置および電子機器を提供する。
【解決手段】 支持基板と、半導体層を有する半導体基板とを貼り合わせてなり、半導体層を能動層とする薄膜トランジスタが形成され、支持基板と半導体層との間に、導電性を有するとともに、支持基板側から薄膜トランジスタに入射する光を遮る遮光層３ａが形成され、薄膜トランジスタのゲート電極３ｇと、遮光層３ａとを電気的に接続する中継層４が形成されていることを特徴とする。
【選択図】 図５

Description

本発明は、半導体装置、電気光学装置および電子機器に関する。

従来、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴと略記する）駆動によるアクティブマトリクス駆動方式の液晶装置を、例えば、投射型表示装置のライトバルブとして用いる技術が知られている。この投射型表示装置の表示画像を高品位化するために、以下のような技術が採用されている。

上述のように、液晶装置をライトバルブとして用いると、一般的に、液晶層を挟んで液晶装置用基板に対向配置されている対向基板の側から投射光が入射される。ここで、投射光がＴＦＴのシリコン膜（例えばアモルファスシリコン膜やポリシリコン膜）から構成されたチャネル形成用の領域に入射すると、この領域において、光電変換効果による光電流が発生してしまい、ＴＦＴのトランジスタ特性が劣化する。
このため、対向基板には、各ＴＦＴに対向する位置にクロム（Ｃｒ）などの金属材料や樹脂ブラックなどからブラックマトリクスあるいはブラックマスクと呼ばれる遮光膜が形成されるのが一般的である（例えば、特許文献１参照。）。
特開２００３−１８６０４９号公報

特許文献１に示したシリコン膜をアモルファスシリコン膜やポリシリコン膜で形成する技術の他にも、高速化、低消費電力化、高集積化等の観点からシリコン膜として単結晶シリコンを用いる技術が知られている。このような単結晶シリコンをガラスや石英等の絶縁基板の上に形成する技術として、従来からＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術が用いられている。
また、さらに高速化を図るために、ＴＦＴのゲート電極と遮光膜とを電気的に接続して、電気的抵抗の小さな遮光膜をゲート信号の入力に用いる技術も知られている。

ここで、ＳＯＩ技術においては、貼り合せた単結晶シリコンを所定の膜厚とするために単結晶シリコンをエッチングする工程が含まれている。例えば、膜厚２００ｎｍの単結晶シリコンを５０ｎｍの膜厚にする場合には、まず、２００ｎｍの単結晶シリコンを酸化して５０ｎｍの単結晶シリコンと３００ｎｍの酸化シリコンとする。その後、３００ｎｍの酸化シリコンをエッチングにより除去して、５０ｎｍの単結晶シリコンを残している。

このエッチング工程において、例えば、単結晶シリコン層に孔などの欠陥が存在すると、上記酸化シリコンのエッチングの際に、欠陥を通して絶縁基板もエッチングされて遮光膜が露出し、液晶装置の製造装置が遮光膜を形成する成分（例えばＣｒ）に汚染されてしまうなどの不具合を引き起こす恐れがあった。この不具合の発生を防止するために、シリコン層から遮光膜までの厚さは、上記酸化シリコンの膜厚（例えば３００ｎｍ）よりも厚く、望ましくは２倍の膜厚（例えば６００ｎｍ）に形成されていた。

しかしながら、上述のようにシリコン層から遮光膜までの厚さを厚く（距離を遠く）すると、遮光膜のチャネル形成領域に対する遮光領域が狭くなり、チャネル形成領域に投射光が入射しやすくなる。その結果、チャネル形成領域において、光電流が発生しやすくなり、ＴＦＴのトランジスタ特性が劣化し、表示される画像の品位が低下する恐れがあった。

また、シリコン層から遮光膜までの厚さを厚くすると、ゲート電極と遮光膜との電気的接続部のアスペクト比が高くなる（電気的接続部の形状が細長くなる）ことから、ゲート電極と遮光膜との間の電気抵抗が高くなる。その結果、ゲート信号の遅延が防止できなくなり、ＴＦＴへの書き込み不足によるコントラスト低下や、液晶材への直流電圧成分の印加による輝度傾斜などの表示品位低下が生じる恐れがあった。

本発明は、上記の課題を解決するためになされたものであって、表示画像品位の低下を防止することができる半導体装置、電気光学装置および電子機器を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、支持基板と、半導体層を有する半導体基板とを貼り合わせてなり、半導体層を能動層とする薄膜トランジスタが形成され、支持基板と半導体層との間に、導電性を有するとともに、支持基板側から薄膜トランジスタに入射する光を遮る遮光層が形成され、薄膜トランジスタのゲート電極と、遮光層とを電気的に接続する中継層が形成されていることを特徴とする。

すなわち、本発明の半導体装置は、中継層を用いてゲート電極と遮光層とを電気的に接続するため、遮光層をゲート信号の入力に使用することができ、ゲート信号の遅延を防止することができる。
さらに、中継層を用いることにより、ゲート電極と遮光層との電気的接続部が、ゲート電極と中継層との電気的接続部、中継層と遮光層との電気的接続部に分割され、電気的接続部のアスペクト比が低くなる（電気的接続部が太く短くなる）。すると、電気的接続部の電気抵抗を低くすることができるとともに、その電気抵抗のバラツキを少なくすることができる。その結果、ゲート信号の遅延を防止することができるとともに、薄膜トランジスタのオン電流を増加および安定化（オン電流のバラツキを少なく）することができる。
例えば、この半導体装置を液晶表示装置に用いたとすると、ゲート信号の遅延が防止できることにより、薄膜トランジスタへの書き込み不足によるコントラスト低下や、液晶材への直流電圧成分の印加による輝度傾斜などを防止でき、表示品位低下を防止することができる。また、オン電流の増加および安定化を図ることにより、表示画像の明るさムラを改善することができ、多階調化を図ることができる。

上記の構成を実現するために、より具体的には、中継層が遮光膜と半導体層との間に形成されていることが望ましい。
この構成によれば、ゲート電極と中継層との電気的接続部および中継層と遮光層との電気的接続部のアスペクト比をより確実に低くすることができる。その結果、電気的接続部の電気抵抗をより確実に低くすることができ、ゲート信号の遅延を防止することができる。

上記の構成を実現するために、より具体的には、中継層が光を遮光する材料から形成され、支持基板側から薄膜トランジスタに入射する光を遮る領域に形成されていることが望ましい。
この構成によれば、中継層が遮光層よりも半導体層に近い層に形成されているため、
中継層は、遮光層よりも広い角度から薄膜トランジスタに入射する光を遮光することができる。そのため、薄膜トランジスタのチャネル形成領域において、光電流の発生を防止しやすくなり、薄膜トランジスタのトランジスタ特性劣化を防止することができる。
例えば、この半導体装置を液晶表示装置に用いたとすると、薄膜トランジスタのトランジスタ特性劣化を防止できるので、表示画像の品位低下を防止することができる。

上記の構成を実現するために、より具体的には、中継層と遮光層とが、接触することにより導通していることが望ましい。
上記の構成を実現するために、より具体的には、ゲート電極と中継層とが、接触することにより導通していることが望ましい。
この構成によれば、中継層および遮光層と、ゲート電極および中継層とが接触しているため、中継層および遮光層の間のコンタクト抵抗と、ゲート電極および中継層の間のコンタクト抵抗とのバラツキを抑えることができるとともに、両コンタクト抵抗の値を小さくすることができる。その結果、薄膜トランジスタのオン電流を増加および安定化（オン電流のバラツキを少なく）することができる。

上記の構成を実現するために、より具体的には、中継層が高融点材料から形成されていることが望ましい。
この構成によれば、中継層の形成後に、処理温度の高い工程、例えば半導体層に熱酸化膜を形成する工程を行っても、中継層がダメージを受けることを防止することができる。中継層が高温によるダメージを受けないため、ゲート信号の遅延を防止や、薄膜トランジスタのオン電流の増加および安定化を図ることができる。
高融点材料としてはドープトＳｉ、高融点金属としてはＣｒ、Ｔｉ、Ｗ、Ｔａ、Ｍｏなどを挙げることができ、より好ましくは、中継層が、上記高融点金属の金属シリサイド膜として形成されていることが望ましい。

上記の構成を実現するために、より具体的には、遮光層は、異なるゲート信号が入力されるゲート電極間で電気的に独立していることが望ましい。
この構成によれば、所定のゲート電極に伝達すべきゲート信号が、遮光層を介して別のゲート電極へ伝達されることを防止することができる。そのため、半導体装置が意図しない動作をすることを防止することができる。例えば、この半導体装置を液晶表示装置に用いたとすると、画像の誤表示を防止することができ、表示画像の品位低下を防止することができる。

上記の構成を実現するために、より具体的には、支持基板が透明基板であることが望ましい。より望ましくは支持基板がガラス基板であることが望ましく、さらに支持基板が石英基板であることが望ましい。
この構成によれば、支持基板に透明基板（好ましくはガラス基板、より好ましくは石英基板）を用いることにより、半導体装置に透光性を与えることができる。そのため、半導体装置を光透過型の電気光学装置に用いることができる。

上記の構成を実現するために、より具体的には、薄膜トランジスタが１種類の導電型のトランジスタから構成されていてもよい。
この構成によれば、複数の薄膜トランジスタを、１種類の導電型のトランジスタで構成するため、薄膜トランジスタの製造工程を、複数の導電型のトランジスタから形成するときと比較して、簡略化することができる。そのため、半導体装置の製造工程を簡略化することができ、製造効率を向上させることができる。

本発明の電気光学装置は、上記本発明の半導体装置を備えることを特徴とする。
すなわち、本発明の電気光学装置は、本発明の半導体装置を備えているため、薄膜トランジスタへの書き込み不足によるコントラスト低下や、液晶材への直流電圧成分の印加による輝度傾斜などを防止でき、表示品位低下を防止することができる。また、オン電流の増加および安定化を図ることにより、表示画像の明るさムラを改善することができ、多階調化を図ることができる。

本発明の電子機器は、上記本発明の電気光学装置を備えることを特徴とする。
すなわち、本発明の電子機器は、本発明の電気光学装置を備えているため、薄膜トランジスタへの書き込み不足によるコントラスト低下や、液晶材への直流電圧成分の印加による輝度傾斜などを防止でき、表示品位低下を防止することができる。また、オン電流の増加および安定化を図ることにより、表示画像の明るさムラを改善することができ、多階調化を図ることができる。

〔第１の実施の形態〕
以下、本発明に係る半導体装置を用いた電気光学装置の第１の実施形態である液晶装置について図１から図１０を参照して説明する。本実施形態の液晶装置は、スイッチング素子用のＴＦＴとしてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）型のＴＦＴを用いたアクティブマトリクス型の透過型液晶装置である。また、本実施形態では、表示モードとしてＴＮモードを採用した場合を例示している。

図１は本実施形態の透過型液晶装置の画像表示領域を構成するマトリクス状に配置された複数の画素におけるスイッチング素子、信号線等の等価回路図である。
なお、本明細書中に示す図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。

本実施形態の透過型液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素には、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（薄膜トランジスタ）３０とがそれぞれ形成されており、Ｘドライバ（データ線駆動回路）２０１から出力される画像信号をＴＦＴ３０に供給するデータ線６ａが、前記ＴＦＴ３０のソースに電気的に接続されている。Ｘドライバ２０１からデータ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。

また、Ｙドライバ（走査線駆動回路）２０４から出力される走査信号をＴＦＴ３０に供給する走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、Ｙドライバ２０４から複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、・・・、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａを介して供給される画像信号Ｓ１、Ｓ２、・・・、Ｓｎを所定のタイミングで書き込む。

画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、・・・、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。この蓄積容量７０には、走査線３ａと並んで延びる容量線３００が接続されており、この容量線３００は、Ｙドライバ２０４と接続され、Ｙドライバ２０４により任意の電圧ないし電気信号を印加可能に構成されている。

図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の構造を示す平面図である。
次に、図２に基づいて、本実施形態の透過型液晶装置の平面構造について説明する。
図２に示すように、ＴＦＴアレイ基板上に、平面矩形状の複数の画素電極９が、マトリクス状に配列されており、画素電極９の縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３００が延在している。本実施形態において、１つの画素電極９と、この画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ、容量線３００等が形成された領域が画素であり、マトリクス状に配置された画素毎に表示を行うことが可能な構造になっている。また、データ線６ａと走査線３ａとが交差する領域にＴＦＴ３０が形成されている。

データ線６ａは、ＴＦＴ３０を構成する例えば単結晶シリコン膜からなる半導体層１ａ（図中右上がりの斜線領域）のうち、後述のソース領域にコンタクトホール８２、８３を介して電気的に接続された後述する第１ソース中継層３ｃ、第２ソース中継層７１ｂにコンタクトホール８１を介して接続されている。
一方、画素電極９は、半導体層１ａのうち、後述のドレイン領域にコンタクトホール８４、８５を介して電気的に接続された後述する第１ドレイン中継層３ｂ、容量電極７１ａに、コンタクトホール８を介して電気的に接続されている。

走査線３ａは、画素電極９の図２における左右方向の境界に沿って略直線状に延びる本線部と、この本線部がデータ線６ａと交差する箇所からデータ線６ａに沿って、図２における上下方向に突出した突出部とを有する。また、上下方向に隣り合う走査線３ａは、電気的に独立して形成されている。
また、走査線３ａは遮光膜としても機能し、半導体層１ａのチャネル領域を含むＴＦＴ３０をＴＦＴアレイ基板側から見て覆うように形成されている。そのため、以後、走査線３ａを遮光走査線（遮光層）３ａと表記する。
また、半導体層１ａと遮光走査線３ａとは、半導体層１ａの後述のチャネル領域（図中左上がりの斜線の領域）にて対向するように互いに交差して配置されている。

そして、遮光走査線３ａと電気的に接続されたゲート電極３ｇがチャネル領域に対向して配置され、ゲート電極層として機能する。ゲート電極３ｇはＴＦＴ３０ごとに独立して形成されるとともに、チャネル領域上に左右方向へ略直線状に延びゲート電極層として機能する電極部と、電極部の両端に形成された電極部よりも上下方向の幅が広い接続部とを有する。ゲート電極３ｇは、接続部において遮光走査線３ａと電気的に接続されている。
なお、ゲート電極３ｇは、上述のように、ＴＦＴ３０ごとに独立して形成されていてもよいし、図３に示すように、同一の遮光走査線３ａと電気的に接続されているゲート電極３ｇの間を接続部で接続してもよい。

中継層４は、図２に示すように、遮光走査線３ａと略同じ領域に、略同じ形状に形成されているとともに、半導体層１ａと遮光走査線３ａとの間に形成されている（図４参照）。
また、中継層４は遮光走査線３ａとゲート電極３ｇとを電気的に接続するとともに、遮光膜としても機能し、半導体層１ａのチャネル領域を含むＴＦＴ３０を、ＴＦＴアレイ基板側から見て覆うように形成されている。

容量線３００は、遮光走査線３ａに沿って略直線状に延びる本線部と、この本線部がデータ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中上向き）に突出した突出部とを有する。

図４は本実施形態の透過型液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線に沿う断面図である。
次に、図４に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。
図４に示すように、本実施形態の透過型液晶装置は、ＴＦＴアレイ基板（半導体基板）１０と、これに対向配置される対向基板２０と、前記両基板１０、２０間に挟持された液晶層５０とを備えて構成されている。ＴＦＴアレイ基板１０は、石英等の透光性材料からなる基板本体（支持基板、透明基板、ガラス基板、石英基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０等を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１とを主体として構成されている。基板本体１０Ａ、２０Ａに石英等の透光性材料からなる基板を用いることにより、本実施の形態の液晶装置は光透過性を有し、透過型の液晶装置とすることができる。

ＴＦＴアレイ基板１０において、基板本体１０Ａの液晶層５０側表面には画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用のＴＦＴ３０が設けられている。
ＴＦＴ３０は、図４に示す如くＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、ゲート電極３ｇ、当該ゲート電極３ｇからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、 ゲート電極３ｇと半導体層１ａとを絶縁する第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂ、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを備えている。

基板本体１０Ａの液晶層５０側表面において、各ＴＦＴ３０が形成された領域には、基板本体１０Ａ側から入射する光が、半導体層１ａのチャネル領域１ａ’及び低濃度ソース、ドレイン領域１ｂ、１ｃに入射するのを防止するための遮光膜として機能する遮光走査線３ａが設けられている。
この遮光走査線３ａとＴＦＴ３０との間には、基板本体１０Ａ側から順に積層された絶縁膜１２ａと、保護層１２ｂと、絶縁膜１２ｃと、貼り合わせ絶縁膜１２ｄとからなる下地絶縁膜１２が設けられている。この下地絶縁膜１２は、ＴＦＴ３０を構成する半導体層１ａと遮光走査線３ａとを電気的に絶縁する機能を奏するのに加え、後続の工程にて遮光走査線３ａが酸化されたり、遮光走査線３ａの成分が拡散して半導体層１ａが汚染されたりするのを防止できるようになっている。

図５は本実施形態の透過型液晶装置の構造を示す断面図であって、図２のＢ−Ｂ’線に沿う部分断面図である。
絶縁膜１２ｃと、貼り合わせ絶縁膜１２ｄとの間には中継層４が形成され、中継層４は、絶縁膜１２ａ、保護層１２ｂ、絶縁膜１２ｃを貫通する中継コンタクトホール８６を介して遮光走査線３ａと電気的に接続されている。また、中継層４は、図５に示すように、第２ゲート絶縁膜２ｂ、貼り合わせ絶縁膜１２ｄを貫通するゲートコンタクトホール８７を介してゲート電極３ｇと電気的に接続されている。

このように、本実施形態に係るＴＦＴアレイ基板１０は、図４に示すように、基板本体１０Ａ上に下地絶縁膜１２を介して半導体層１ａが形成された複合基板（ＳＯＩ基板）を用いて構成されたアクティブマトリクス基板であり、下地絶縁膜１２の貼り合わせ絶縁膜１２ｄは、ＳＯＩ技術を用いて貼り合わされた、貼り合わせ界面を有する絶縁膜となっている。

ＴＦＴ３０の第１ゲート絶縁膜２ａ、第２ゲート絶縁膜２ｂには、高濃度ソース領域１ｄへ通じる第１ソースコンタクトホール８３、および高濃度ドレイン領域１ｅへ通じる第１ドレインコンタクトホール８５が形成されている。そして、第２ゲート絶縁膜２ｂの上には、導電性を有する材料（例えばドープトポリシリコン膜）であって、望ましくはゲート電極３ｇと同じ材料からなる第１ソース中継層３ｃと第１ドレイン中継層３ｂとが形成されている。なお、第１ソース中継層３ｃと第１ドレイン中継層３ｂとは上述のようにドープトポリシリコン膜から形成されてもよいし、導電性の高い金属膜から形成されてもよい。

上記ゲート電極３ｇの上、第２ゲート絶縁膜２ｂの上には第１層間絶縁膜４１が形成され、第１層間絶縁膜４１には、第１ソース中継層３ｃへ通じる第２ソースコンタクトホール８２、および第１ドレイン中継層３ｂへ通じる第２ドレインコンタクトホール８４が開口されている。そして、第１層間絶縁膜４１の上には、容量電極７１ａと、第２ソース中継層７１ｂとが形成されている。
容量電極７１ａは、図２に示す平面図では遮光走査線３ａとデータ線６ａとの交差する位置を基点として遮光走査線３ａ及びデータ線６ａに沿って延在する略Ｌ字状に形成されている。
そして、上記容量電極７１ａは、図４に示すように、第２ドレインコンタクトホール８４および第１ドレインコンタクトホール８５に形成された第１ドレイン中継層３ｂを介して半導体層１ａの高濃度ドレイン領域１ｅに電気的に接続されている。第２ソース中継層７１ｂは、第１ソースコンタクトホール８３を介して高濃度ソース領域１ｄに電気的に接続されている。

第１層間絶縁膜４１上の容量電極７１ａおよび第２ソース中継層７１ｂを覆うように、容量絶縁膜７５が形成されている。そして、容量絶縁膜膜７５を間に挟んで容量電極７１ａと対向するように、容量線３００が形成されている。本実施形態では、ＴＦＴ３０の高濃度ドレイン領域１ｅおよび画素電極９に接続された画素電位側容量電極としての容量電極７１ａと、固定電位側容量電極としての容量線３００の一部とが、容量絶縁膜７５を介して対向配置されることにより、蓄積容量７０を形成している。
画素電位側容量電極としての容量電極７１ａは導電性を有するドープトポリシリコン膜等からなる。固定電位側容量電極としての容量線３００は、導電性を有するドープトポリシリコン膜や非晶質、単結晶からなるシリコン膜等からなる第１膜７２と、高融点金属を含む金属シリサイド膜などからなる第２膜７３とが積層形成された多層膜からなる。

本実施形態の液晶装置において、ＴＦＴ３０の遮光膜として機能する遮光走査線３ａ、中継層４、および容量線３００の第２膜７３は、例えばＣｒ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｐｂ等の高融点金属、あるいはこれらの金属を含む金属シリサイド、ポリシリサイドや、これらを積層したものにより構成することが好ましく、場合によってはＡｌ等からなる構成としてもよい。
また、容量電極７１ａと容量線３００との間に介在して蓄積容量７０を構成する容量絶縁膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ膜、ＬＴＯ膜などの酸化シリコン膜、窒化シリコン膜、窒化酸化膜や、それらの積層膜で構成される。蓄積容量を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて容量絶縁膜７５は薄い程良い。

光吸収層として機能するのみならず容量線３００の一部を構成する第１膜７２は、例えば膜厚５０〜１５０ｎｍのポリシリコン膜または非晶質、単結晶からなるシリコン膜からなる。また、遮光膜として機能するのみならず容量線３００の一部を構成する第２膜７３は、例えば膜厚１５０ｎｍ程度のタングステンシリサイド膜からなる。また、容量電極７１ａは、第１膜７２と同様のポリシリコン膜で構成されている。
このように、容量絶縁膜７５と接する側に配置される第１膜７２および容量電極７１ａをポリシリコン膜から構成することで、容量絶縁膜７５の劣化を防止し、液晶装置の信頼性を向上させることができる。

容量絶縁膜７５上、容量線３００を含む基板本体１０Ａ上には第３層間絶縁膜４２が形成されている。第３層間絶縁膜４２には、容量電極７１ａへ通じる画素コンタクトホール８、および第２ソース中継層７１ｂへ通じる第３ソースコンタクトホール８１、並びに容量線３００に通じるコンタクトホール９３が開孔されている。
この第３層間絶縁膜４２の上には、遮光走査線３ａと直行する方向に延在するデータ線６ａと、信号配線６ｂとが形成されている。
データ線６ａは第３ソースコンタクトホール８１を介して第２ソース中継層７１ｂに電気的に接続され、第２ソース中継層７１ｂを介して半導体層１ａの高濃度ソース領域１ｄに電気的に接続されている。

容量線３００は、平面的には画素電極９が配置された画像表示領域からその周囲に延設され、第２層間絶縁膜４２を貫通して設けられたコンタクトホール９３を介して信号配線６ｂと導電接続されている。この信号配線６ｂは、実際には画像表示領域の外側に配設されたＹドライバ２０４の定電位源と電気的に接続されており、容量線３００を任意の電位に保持するようになっている。

容量線３００に導電接続される定電位源としては、ＴＦＴ３０の走査信号を遮光走査線３ａに供給するためのＹドライバ（走査線駆動回路）２０４のみならず、画像信号をデータ線６ａに供給するためのサンプリング回路を制御するＸドライバ（データ線駆動回路）２０１に供給される正電源や負電源の定電位源を利用することもできる。さらには、対向基板２０の電極２１に定電位を供給する定電位源を利用しても構わない。

第２層間絶縁膜４２上、データ線６ａを含む基板本体１０Ａ上には第３層間絶縁膜４３が形成され、第３層間絶縁膜４３には、容量電極７１ａへ通じる画素コンタクトホール８が開孔されている。すなわち、画素コンタクトホール８は、第３層間絶縁膜４３と第２層間絶縁膜４２とを貫通して容量電極７１ａに到るコンタクトホールである。
第３層間絶縁膜４３上には画素電極９が形成され、画素電極９は、画素コンタクトホール８を介して容量電極７１ａと導電接続されている。この導電接続構造により、画素電極９は、容量電極７１ａを中継して半導体層１ａの高濃度ドレイン領域１ｅと電気的に接続されている。また画素電極９は、平面的には図２に示すように画像表示領域を含む領域に矩形状に形成されている。

このように、容量電極７１ａは蓄積容量７０の画素電位側容量電極としての機能、および光吸収層としての機能のほかに、画素電極９と高濃度ドレイン領域１ｅとの電気的接続を中継する機能を有している。このような容量電極７１ａを設けることで、層間距離が例えば１０００〜２０００ｎｍと長くなる場合にも、両者間を１つのコンタクトホールで接続する技術的困難性を回避しつつ、比較的小径の直列なコンタクトホールで両者間を良好に接続でき、コンタクトホールの小径化による画素開口率の向上を実現することができる。また、コンタクトホール開孔時にも、開孔深さが比較的小さくなるので、エッチング時の突き抜けが起こり難くなるという効果も得られる。

ＴＦＴアレイ基板１０の液晶層５０側最表面、すなわち、画素電極９を含む第３層間絶縁膜４３上には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜１６が形成されている。ＴＦＴアレイ基板１０の液晶層５０と反対側の面には、偏光子１７が設けられている。

他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、その略全面に渡って、インジウム錫酸化物（ＩＴＯ）等からなる共通電極２１が形成され、その液晶層５０側には、電圧無印加時における液晶層５０内の液晶分子の配向を規制するための配向膜２２が形成されている。また対向基板２０の液晶層５０と反対側の面にも偏光子２４が設けられている。

なお、ＴＦＴアレイ基板１０における基板本体１０Ａの液晶層５０側の面には、平面視格子状の溝を設けることもでき、この溝内に遮光走査線３ａ、データ線６ａ、ＴＦＴ３０等の配線や素子を形成することで、配線や素子などが形成されている領域と、これらが形成されていない領域との間に段差が形成されるのを緩和することができ、前記段差に起因する液晶の配向不良等を防止できるという利点が得られる。

上記の構成によれば、中継層４を用いることにより、ゲート電極３ｇと遮光走査線３ａとを電気的に接続するコンタクトホールが、ゲート電極３ｇと中継層４とを電気的に接続するゲートコンタクトホール８７、中継層４と遮光走査線３ａとを電気的に接続する中継コンタクトホール８６とに分割され、コンタクトホールのアスペクト比が低くなる（コンタクトホールが太く短くなる）。すると、コンタクトホールにおける接続部の電気抵抗を低くすることができるとともに、その電気抵抗のバラツキを少なくすることができる。その結果、ゲート信号の遅延を防止することができるとともに、ＴＦＴ３０のオン電流の増加および安定化（オン電流のバラツキを少なく）することができる。
そのため、本発明の液晶装置はゲート信号の遅延が防止できるため、ＴＦＴ３０への書き込み不足によるコントラスト低下や、液晶材への直流電圧成分の印加による輝度傾斜などを防止でき、表示品位低下を防止することができる。また、オン電流の増加および安定化を図ることにより、表示画像の明るさムラを改善することができ、多階調化を図ることができる。

中継層４が遮光走査線３ａよりもＴＦＴ３０に近い層に形成されているため、中継層４は、遮光走査線３ａよりも広い角度からＴＦＴ３０に入射する光を遮光することができる。そのため、ＴＦＴ３０のチャネル形成領域において、光電流の発生を防止しやすくなり、ＴＦＴ３０のトランジスタ特性劣化を防止することができる。

中継層４および遮光走査線３ａと、ゲート電極３ｇおよび中継層４とが接触しているため、中継層４および遮光走査線３ａの間のコンタクト抵抗と、ゲート電極３ｇおよび中継層４の間のコンタクト抵抗とのバラツキを抑えることができるとともに、両コンタクト抵抗の値を小さくすることができる。その結果、ＴＦＴ３０のオン電流の増加および安定化（オン電流のバラツキを少なく）することができる。

隣り合う遮光走査線３ａが電気的に独立して形成されているため、所定のゲート電極３ｇに伝達すべきゲート信号が、遮光走査線３ａを介して別のゲート電極３ｇへ伝達されることを防止することができる。そのため、液晶装置が画像の誤表示を防止することができ、表示画像の品位低下を防止することができる。

＜アクティブマトリクス基板の製造方法＞
以下、本発明に係る半導体装置の製造方法を含むアクティブマトリクス基板の製造方法を、図面を参照して説明する。本実施形態では、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板１０を製造する工程を、図６から図１０に示す断面工程図により詳細に説明する。

まず、図６（Ａ）に示すように、ガラスや石英等からなる基板本体１０Ａを用意する。この基板本体１０Ａは、後続の工程における加熱温度と同等、あるいはそれ以上の温度でアニール処理しておくことが好ましい。具体的には、Ｎ_２等の不活性ガス雰囲気下で８５０℃〜１３００℃程度に加熱してアニール処理するのがよい。このアニール処理を行っておくことで、後続の工程にて基板本体１０Ａを高温処理した際に生じる基板の歪みを低減することができる。

次いで、このように処理された基板本体１０Ａの表面上の全面に遮光膜として機能する遮光走査線３ａを形成する。遮光走査線３ａは、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等からなり、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより堆積され、公知のフォトリソグラフィ技術を用いて所定平面形状にパターン形成される。より好ましくは、遮光走査線３ａが、タングステンシリサイド（ＷＳｉ）から形成されることが望ましい。
また、遮光走査線３ａの膜厚は、例えば略１５０ｎｍ〜略２００ｎｍに形成されることが望ましく、より好ましくは、略２００ｎｍに形成されることが好ましい。

次に、図６（Ｂ）に示すように、遮光走査線３ａを形成した基板本体１０Ａの表面上に、スパッタリング法、ＣＶＤ法などにより、絶縁膜１２ａと、保護層１２ｂと、絶縁膜１２ｃと、を形成する。
絶縁膜１２ａ、１２ｃの構成材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。好ましくは、絶縁膜１２ａが高温酸化シリコン（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；以後、ＨＴＯと表記する）ＨＴＯから形成され、絶縁膜１２ｃがＴＥＯＳ（テトラエトキシシラン）−ＮＳＧから形成されることが望ましい。
絶縁膜１２ａの膜厚は５０ｎｍ程度とされることが好ましく、絶縁膜１２ｃの膜厚は、６００ｎｍ程度とされることが好ましいが、特にその膜厚を限定するものではない。また、保護層１２ｂとしては、例えば１０ｎｍ〜５０ｎｍ程度、好ましくは１５ｎｍの膜厚の窒化シリコン（ＳｉＮ）膜を用いることができ、ジクロロシランとアンモニアを用いた減圧ＣＶＤ法やプラズマＣＶＤ法により形成できる。

このとき、遮光走査線３ａを形成した領域上には、絶縁膜１２ｃの表面にて遮光走査線３ａに倣う凸部が形成されている。また、上記保護層１２ｂを設けることで、遮光走査線３ａを構成する金属材料の拡散や、基板本体１０Ａからの不純物の拡散を抑制することができ、半導体装置の信頼性を向上させることができる。
なお、上述のように、絶縁膜１２ｃの表面に凸部が形成されたままにしてもよいし、絶縁膜１２ｃの表面をＣＭＰ（化学的機械研磨）法などの方法を用いて研磨して、絶縁膜１２ｃの表面を平坦化してもよい。

そして、図６（Ｃ）に示すように、絶縁膜１２ａと、保護層１２ｂと、絶縁膜１２ｃと、を貫通する中継コンタクトホール８６と公知のフォトリソグラフィ法などを用いて形成する。この際、絶縁膜１２ａ、保護層１２ｂおよび絶縁膜１２ｃの膜厚は、例えば、略５０ｎｍ、略１５ｎｍおよび略６００ｎｍ程度なので、中継コンタクトホール８６の深さが浅くなり、その深さの制御が行いやすくなる。

中継コンタクトホール８６が形成されると、図６（Ｄ）に示すように、リンイオンを成膜と同時に導入したドープトポリシリコン膜を形成する。または、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド膜が形成される。そして、公知のフォトリソグラフィ技術を用いて所定平面形状にパターン形成することにより、中継層４が形成される。

次に、図６（Ｅ）に示すように、絶縁膜１２ｃおよび中継層４の上に、絶縁膜１２ｄ１をスパッタリング法、ＣＶＤ法などにより形成する。
絶縁膜１２ｄ１の構成材料としては、酸化シリコンや、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス等を例示することができる。好ましくは、絶縁膜１２ｄ１がＴＥＯＳ（テトラエトキシシラン）−ＮＳＧから形成されることが望ましい。
このとき、中継層４を形成した領域上には、絶縁膜１２ｄ１の表面にて中継層４に倣う凸部が形成されている。
その後、絶縁膜１２ｄ１の表面をＣＭＰ法などの方法を用いて研磨して、絶縁膜１２ｄ１の表面を平坦化する。

次に、図７（Ａ）に示すように、上記工程を経た基板本体１０Ａと、別途用意した単結晶シリコン基板との貼り合わせを行う。
貼り合わせに用いる単結晶シリコン基板としては、単結晶シリコン層１と、その一面側に形成された酸化膜１２ｄ２とからなる、例えば６００μｍ程度の板厚の単結晶シリコン基板が用いられる。単結晶シリコン層１中には、例えば、加速電圧１００ｋｅＶ、ドーズ量１０×１０^１６／ｃｍ^２にて水素イオンが注入されている。酸化膜１２ｄ２は、単結晶シリコン基板１の単結晶シリコン層を５０ｎｍ〜８００ｎｍ程度酸化することにより形成することができる。貼り合わせ工程は、前記単結晶シリコン基板と基板本体１０Ａとを接触させた状態にて３００℃〜３５０℃程度で２時間熱処理することにより２枚の基板を直接貼り合わせる方法を採用できる。この貼り合わせ工程により、単結晶シリコン層（半導体層）と絶縁層１２ｃとの間に、貼り合わせ界面ｓを有する貼り合わせ絶縁膜１２ｄが形成される。

また、貼り合わせ強度をさらに高めるために、熱処理温度を上げて４５０℃程度とする方法も適用できるが、石英などからなる基板本体１０Ａの熱膨張係数と単結晶シリコン基板１の熱膨張係数との間には大きな差があるため、このまま加熱すると単結晶シリコン層にクラックなどの欠陥が発生し、製造されるＴＦＴアレイ基板１０の品質が劣化するおそれがある。
このようなクラック等の欠陥の発生を抑制するためには、一度３００℃にて貼り合わせのための熱処理を行った単結晶シリコン基板１を、ウエットエッチングまたはＣＭＰによって１００〜１５０μｍ程度まで薄くし、その後、さらに高温の熱処理を行うことが望ましい。例えば、８０℃のＫＯＨ水溶液を用いて単結晶シリコン基板１の厚さが１５０μｍとなるようにエッチングし、その後、基板本体１０Ａとの貼り合わせを行い、さらに４５０℃にて再び熱処理することにより貼り合わせ強度を高めることが望ましい。

次に、貼り合わせた単結晶シリコン層１を部分的に剥離する。この単結晶シリコン層の剥離は、単結晶シリコン層１中に導入された水素イオンによって、単結晶シリコン層１の貼り合わせ絶縁膜１２ｃ側の表面近傍にてシリコンの結合が分断される作用を利用するものである。ここでの熱処理は、例えば、貼り合わせた２枚の基板を毎分２０℃の昇温速度にて６００℃まで加熱することにより行うことができる。この熱処理により、貼り合わせた単結晶シリコン層１が、部分的に基板本体１０Ａから分離し、基板本体１０Ａの表面上には約２００ｎｍ±５ｎｍ程度の単結晶シリコン層が得られる。剥離後の単結晶シリコン層１の膜厚については、前述した単結晶シリコン基板に対して行う水素イオン注入の加速電圧を変えることにより、例えば１０ｎｍ〜３０００ｎｍの範囲で任意に調整することができる。

なお、薄膜化した単結晶シリコン層１は、ここに述べた方法以外に、単結晶シリコン基板の表面を研磨して膜厚を３〜５μｍとした後、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）法によってその膜厚を０．０５〜０．８μｍ程度までエッチングして仕上げる方法や、多孔質シリコン上に形成したエピタキシャルシリコン層を、多孔質シリコン層の選択エッチングによって貼り合わせ基板上に転写するＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）法によっても得ることができる。

さらに、貼り合わせ絶縁膜１２ｄと単結晶シリコン層１との密着性を高め、貼り合わせ強度を高めるために、基板本体１０Ａと単結晶シリコン層１との貼り合わせを行った後に、急速熱処理法（ＲＴＡ）などによる加熱処理を実施することが望ましい。その際の加熱温度としては、６００℃〜１２００℃、望ましくは絶縁膜の粘度を下げ、原子的な密着性を高めるため１０５０℃〜１２００℃とすることが望ましい。

次に、図７（Ｂ）に示すように、フォトリソグラフィ工程、エッチング工程等によるメサ型分離法により、所定パターンの半導体層１ａを、例えば膜厚略４０ｎｍ〜略６０ｎｍにて形成する。なお、前記素子分離工程については、周知のＬＯＣＯＳ分離法やトレンチ分離法を用いることもできる。
その後、半導体層１ａを約７５０℃〜１０５０℃の温度で熱酸化することにより、第１ゲート酸化膜（ゲート絶縁膜）２ａを形成する。第１ゲート酸化膜２ａの膜厚としては５〜５０ｎｍ程度の厚さが好ましく、より好ましくは略２０ｎｍの膜厚で形成されることが好ましい。ここでの熱酸化法としては、前述したように特に形成する第１ゲート酸化膜２ａの厚さに応じて、ドライ熱酸化処理又はウェット熱酸化処理を適宜に選択して用いる。
その後、第１ゲート酸化膜２ａの上および貼り合わせ絶縁膜１２ｄの上に、スパッタリング法、ＣＶＤ法などにより、ＨＴＯからなる第２ゲート絶縁膜２ｂを形成する。第２ゲート絶縁膜２ｂは、その膜厚が略６０ｎｍに形成されることが好ましいが、それ以外の膜厚で形成されても良い。

次に、図８（Ａ）に示すように、第１ゲート絶縁膜２ａおよび第２ゲート絶縁膜２ｂを形成したならば、半導体層１ａに対するイオン注入を行う。
本実施形態では、ＴＦＴ３０してＮチャネルの薄膜トランジスタを形成する場合について説明するが、ＴＦＴ３０はＰチャネルトランジスタであっても良いし、その一部がＰチャネルトランジスタであっても良い。
ＮチャネルのＴＦＴ３０を形成するために、まず、半導体層１ａにボロンなどのIII族元素のドーパントを低濃度（例えば、加速電圧３５ｋｅＶ、ドーズ量１×１０^１２／ｃｍ^２程度）でドープする。その後、さらに半導体層１ａ及びゲート絶縁膜２上にフォトレジストを被覆した状態で、前述の工程の１〜１０倍のドーズ量でボロンなどのIII族元素をドープする。続いて、半導体層１ａにＮチャネルの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、後述する遮光走査線３ａよりも幅の広いマスクでレジスト層を形成した状態で、リンなどのＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを７０ｋｅＶの加速電圧、４×１０^１５／ｃｍ^２のドーズ量にて）ドープする。
ＰチャネルのＴＦＴを形成する場合には、上記III族元素のドーパントに代えてリンなどのV族元素のドーパントを用いればよく、上記V族元素のドーパントに代えて、ボロン等のIII族元素のドーパントを用いる。また、以下で参照する図面においては、
高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅ、ならびに、後述する低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、その図示を適宜省略している。

次に、図８（Ｂ）に示すように、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅに相当する領域に、第１ゲート絶縁膜２ａ、および第２ゲート絶縁膜２ｂを貫通する第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５を公知のフォトリソグラフィ法などを用いて形成する。この際、第１ゲート絶縁膜２ａおよび第２ゲート絶縁膜２ｂの膜厚は、例えば、略２０ｎｍおよび略６０ｎｍ程度なので、第１ソースコンタクトホール８３および第１ドレインコンタクトホール８５の深さが浅くなり、その深さの制御が行いやすくなる。

次に、図８（Ｃ）に示すように、リンイオンを成膜と同時に導入したドープトポリシリコン膜を形成する。又は、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化したものも用いることができる。さらに、ドープトポリシリコン膜の上部にＴｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより、例えば１５０〜２００ｎｍの膜厚に堆積した層構造としてもよい。係る層構造を採用することで前記ドープトポリシリコン膜を含む層の導電性を向上させることができる。
レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、所定パターンのゲート電極３ｇと、第１ソース中継層３ｃと、第１ドレイン中継層３ｂと、を形成する。
その後、半導体層１ａにＮチャネルのＬＤＤ領域を形成するために、ゲート電極３ｇをマスクとして、まず、リン等のＶ族元素のドーパントを低濃度でドープする。具体的には、Ｐイオンを加速電圧７０ｋｅＶ、ドーズ量６×１０^１２／ｃｍ^２にてドープし、図３に示した低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成する。

図９（Ａ）〜（Ｃ）は、図２におけるＢ−Ｂ′線に沿う断面で見た工程図であり、図８（Ａ）〜（Ｃ）と同じ工程を示す図である。
図９（Ａ）は、半導体層１ａに対するイオン注入を行う工程を示す図である。
次に、図９（Ｂ）に示すように、第１ゲート絶縁膜２ｂ、および貼り合わせ絶縁膜１２ｄを貫通するゲートコンタクトホール８７を公知のフォトリソグラフィ法などを用いて形成する（図２参照）。この際、ゲートコンタクトホール８７の深さは、遮光走査線３ａにまで貫通するコンタクトホールと比較すると浅くなる。そのため、コンタクトホールの断面積と深さとの比（アスペクト比）が低くなり、ゲートコンタクトホール８７を形成しやすくなる。また、ゲートコンタクトホール８７の深さが浅くなるため、形成時における深さ制御が行いやすくなる。

ゲートコンタクトホール８７を形成したら、次に、図９（Ｃ）に示すように、リンイオンを成膜と同時に導入したドープトポリシリコン膜を形成する。又は、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、リン（Ｐ）を熱拡散してポリシリコン膜を導電化したものも用いることができる。さらに、ドープトポリシリコン膜の上部にＴｉ、Ｗ、Ｃｏ及びＭｏのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド等を、スパッタリング法、ＣＶＤ法、電子ビーム加熱蒸着法などにより堆積した層構造としてもよい。
レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、所定パターンのゲート電極３ｇと、第１ソース中継層３ｃと、第１ドレイン中継層３ｂと、を形成する。

次に、図１０（Ａ）に示すように、ゲート電極３ｇ、第１ソース中継層３ｃおよび第１ドレイン中継層３ｂを覆うように、例えば常圧又は減圧ＣＶＤ法によってＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４１を形成する。
この第１層間絶縁膜４１の膜厚は、約５００〜１５００ｎｍとするのが好ましく、８００ｎｍとするのがより好ましい。この後、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するため、約８５０℃のアニール処理を２０分程度行う。

次に、第１層間絶縁膜４１を貫通して第１ソース中継層３ｃに達する第２ソースコンタクトホール８２、および第１ドレイン中継層３ｂに達する第２ドレインコンタクトホール８４を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより、或いはウエットエッチングにより形成する。
その後、第１層間絶縁膜４１上に、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープトシリコン膜を形成する。あるいは、減圧ＣＶＤ法等によりポリシリコン膜を３５０ｎｍ程度の厚さで堆積し、その後、リン（Ｐ）を熱拡散してポリシリコン膜を導電化してもよい。
ドープトポリシリコン膜を成膜したら、ドープトポリシリコン膜をフォトリソグラフィ工程、エッチング工程等によりパターニングして容量電極７１ａおよび第２ソース中継層７１ｂを形成する。その後、気相合成法、例えば常圧又は減圧ＣＶＤ法、蒸着法等により、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を成膜することにより、第１層間絶縁膜４１、容量電極７１ａおよび第２ソース中継層７１ｂを覆う容量絶縁膜７５を形成する。

次に、ドープトポリシリコン膜や単結晶シリコン膜からなる第１膜７２と、高融点金属を含む金属シリサイド膜等からなる第２膜７３との積層膜を成膜し、フォトリソグラフィ工程及びエッチング工程等によりパターニングすることで、図２に示した所定平面形状の容量線３００を形成する。この容量線３００は、図１に示す如くＹドライバ２０４と接続されるため、図２の左右方向で画像表示領域の外側にまで延設する。

次に、図１０（Ｂ）に示すように、容量線３００及び第１層間絶縁膜４１を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第２層間絶縁膜４２を形成する。第２層間絶縁膜４２の膜厚は、約５００〜１５００ｎｍ程度が好ましく、より好ましくは８００ｎｍ程度である。
続いて、第２層間絶縁膜４２および容量絶縁膜７５を貫通して第２ソース中継層７１ｂに達する第３ソースコンタクトホール８１を形成する。

次に、図１０（Ｃ）に示すように、第２層間絶縁膜４２の上にスパッタ処理等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を、約１００〜７００ｎｍの厚さ、好ましくは約３５０ｎｍに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングして、データ線６ａ、信号配線６ｃ、配線６ｄを形成する。
データ線６ａは、第３ソースコンタクトホール８１を介して第２ソース中継層７１ｂと電気的に接続されている。

次に、図１０（Ｄ）に示すように、データ線６ａ、および第２層間絶縁膜４２を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化半導体膜や酸化半導体膜等からなる第３層間絶縁膜４３を形成する。第３層間絶縁膜４３の膜厚は、約５００〜１５００ｎｍが好ましく、さらに８００ｎｍがより好ましい。
次いで、ＴＦＴ３０において、画素電極９と容量電極７１ａとを電気的に接続するために、第２層間絶縁膜４２と第３層間絶縁膜４３とを貫通する画素コンタクトホール８を、反応性エッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。

そして、第３層間絶縁膜４３上に、スパッタ処理等によってＩＴＯ等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積した後、フォトリソグラフィ工程、エッチング工程等によりパターニングすることで、図２に示した平面視矩形状の画素電極９を形成する。なお、本実施形態の電気光学装置を反射型電気光学装置とする場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９を形成してもよい。
その後、画素電極９および第３層間絶縁膜４３を覆うようにポリイミド等からなる配向膜１６を塗布形成すれば、先の実施形態の液晶装置に備えられたＴＦＴアレイ基板１０が得られる。

上記工程を備えた本実施形態の製造方法では、複数のＴＦＴ３０を、１種類の導電型のトランジスタで構成するため、ＴＦＴ３０の製造工程を、複数の導電型のトランジスタから形成するときと比較して、簡略化することができる。そのため、電気光学装置用基板の製造工程を簡略化することができ、製造効率を向上させることができる。

中継層４が、ドープトポリシリコン膜または、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも１つを含む、金属単体、合金、金属シリサイド膜から形成されているため、中継層４の形成後に、処理温度の高い工程、例えば半導体層１ａに熱酸化膜を形成する工程を行っても、中継層４がダメージを受けることを防止することができる。中継層４が高温によるダメージを受けないため、ゲート信号の遅延を防止や、ＴＦＴ３０のオン電流の増加および安定化を図ることができる。

〔第２の実施の形態〕
次に、本発明の第２の実施形態について図１１を参照して説明する。
本実施の形態における液晶装置の基本構成は、第１の実施の形態と同様であるが、第１の実施の形態とは、ＴＦＴアレイ基板が異なっている。よって、本実施の形態においては、図１１を用いてＴＦＴアレイ基板の絶縁膜周辺のみを説明し、ＴＦＴ等の説明を省略する。
次に、図１１に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。
図１１に示すように、基板本体１０Ａの上には、基板本体１０Ａ側から順に積層された遮光走査線３ａと、絶縁膜１２ａと、中継層４と、貼り合わせ絶縁膜１２ｄが設けられている。この貼り合わせ絶縁膜１２ｄは、ＴＦＴ３０を構成する半導体層１ａと遮光走査線３ａとを電気的に絶縁する機能を奏するのに加え、後続の工程にて遮光走査線３ａが酸化されたり、遮光走査線３ａの成分が拡散して半導体層１ａが汚染されたりするのを防止できるようになっている。
このように、本実施形態に係るＴＦＴアレイ基板１０は、基板本体１０Ａ上に貼り合わせ絶縁膜１２ｄを介して半導体層１ａが形成された複合基板（ＳＯＩ基板）を用いて構成されたアクティブマトリクス基板であり、貼り合わせ絶縁膜１２ｄは、ＳＯＩ技術を用いて貼り合わされた、貼り合わせ界面を有する絶縁膜となっている。

上記の構成によれば、遮光走査線３ａ上の絶縁膜１２ａ、中継層４および貼り合わせ絶縁膜１２ｄの合計膜厚を薄くすることができる。これにより、遮光走査線３ａおよび中継層４による遮光性が向上し、液晶装置による表示画像のコントラストを向上させることができる。

（電子機器）
このような構成の液晶装置を用いた電子機器として、図１２に示す投射型表示装置（液晶プロジェクタ）を挙げることができる。
図１２に示す投射型液晶表示装置１１００では、上述した液晶装置１００を含む液晶モジュールが、ＲＧＢ用のライトバルブ１００Ｒ、１００Ｇ、１００Ｂとして採用されている。

この液晶プロジェクタ１１００では、メタルハライドランプなどの白色光源のランプユニット１１０２から光が出射されると、３枚のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離され（光分離手段）、対応するライトバルブ１００Ｒ、１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバルブ）に各々導かれる。この際に、光成分Ｂは、光路が長いので、光損失を防ぐために入射レンズ１１２２、リレーレンズ１１２３、および出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。
そして、ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射して再度合成された後、投射レンズ１１１４を介してスクリーン１１２０などにカラー画像として投射される。

上記の構成によれば、本発明の液晶装置を備えているため、投射型表示装置による表示される表示画像の明るさムラを改善することができ、多階調化を図ることができる。

なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、上記の実施の形態においては、この発明による液晶装置を投射型表示装置に適応して説明したが、この発明は投射型表示装置への適応に限られることなく、液晶装置を用いた携帯電話やＰＤＡなど、その他各種の液晶装置を備えた電子機器に適応できるものである。

本発明による液晶装置の第１の実施の形態における等価回路図である。 同、画素領域の平面構成図である。 同、画素領域における別の例の平面構成図である。 図２のＡ−Ａ’線に沿う断面構成図である。 図２のＢ−Ｂ’線に沿う部分断面構成図である。 ＴＦＴアレイ基板の断面製造工程図である。 ＴＦＴアレイ基板の断面製造工程図である。 ＴＦＴアレイ基板の断面製造工程図である。 ＴＦＴアレイ基板の断面製造工程図である。 ＴＦＴアレイ基板の断面製造工程図である。 本発明による液晶装置の第２の実施の形態における断面構成図である。 電子機器の一形態を示す概略構成図である。

符号の説明

１ａ・・・半導体層、 ３ａ・・・遮光走査線（遮光層）、 ３ｇ・・・ゲート電極、 ４・・・中継層、 １０・・・ＴＦＴアレイ基板（半導体基板）、 １０Ａ・・・基板本体（支持基板、透明基板、ガラス基板、石英基板） ３０・・・ＴＦＴ（薄膜トランジスタ）

Claims (13)

1. 支持基板と、半導体層を有する半導体基板とを貼り合わせてなり、
   前記半導体層を能動層とする薄膜トランジスタが形成され、
   前記支持基板と前記半導体層との間に、導電性を有するとともに、前記支持基板側から前記薄膜トランジスタに入射する光を遮る遮光層が形成され、
   前記薄膜トランジスタのゲート電極と、前記遮光層とを電気的に接続する中継層が形成されていることを特徴とする半導体装置。
2. 前記中継層が、前記遮光膜と前記半導体層との間に形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記中継層が、光を遮光する材料から形成され、前記支持基板側から前記薄膜トランジスタに入射する光を遮る領域に形成されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記中継層と前記遮光層とが、接触することにより導通していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 前記ゲート電極と前記中継層とが、接触することにより導通していることを特徴とする請求項１記載の半導体装置。
6. 前記中継層が、高融点材料から形成されていることを特徴とする請求項１記載の半導体装置。
7. 前記遮光層は、異なるゲート信号が入力されるゲート電極間で電気的に独立していることを特徴とする請求項１から６のいずれかに記載の半導体装置。
8. 前記支持基板が透明基板であることを特徴とする請求項１から７のいずれかに記載の半導体装置。
9. 前記支持基板がガラス基板であることを特徴とする請求項８記載の半導体装置。
10. 前記支持基板が石英基板であることを特徴とする請求項８記載の半導体装置。
11. 前記薄膜トランジスタが、１種類の導電型のトランジスタから構成されていることを特徴とする請求項１から１０のいずれかに記載の半導体装置。
12. 請求項１から請求項１１のいずれかに記載の半導体装置を備えることを特徴とする電気光学装置。
13. 請求項１２記載の電気光学装置を備えることを特徴とする電子機器。

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