JP2005005716A - 金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法 - Google Patents

金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法 Download PDF

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Abstract

【課題】金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法を提供する。
【解決手段】金層がメッキされた連結リードと、金層に比べて融点の低い低融点金属層、例えば、錫層が表面にメッキされた金バンプ、及び低融点金属層と金層との共融点合金形成によってリードとバンプとを電気的に接合連結するボンディング部を含んで構成されるパッケージ。よって、リードに金層をメッキすることによって、OLB部位での接触不良または錫拡散、錫のウィスカー発生などによる問題を効果的に解決できる。
【選択図】図8

Description

本発明は、半導体素子に係り、特に、金メッキされたリードと金バンプ間のボンディングを有するチップパッケージ及びその製造方法に関する。
液晶表示装置(Liquid Crystalline Display:LCD)のような表示装置の駆動用として使われているLDI(LCD Driver Integrated Circuit)パッケージは集積回路チップまたは半導体チップを有機機材よりなるテープに実装させたTAB(Tape Automated Bonding)製品で形成されている。このようなパッケージ形態は携帯電話の端末装置またはゲーム機などの表示装置に使われる集積回路チップまたは半導体チップのパッケージにも使われている。TAB形態のパッケージはテープキャリアパッケージ(Tape Carrier Package:TCP)またはチップオンフィルム(Chip On Film:COF)パッケージなどの構造を利用している。特に、TCPは薄型化に非常に有用であって表示装置などに広く採用されている。
このようなTAB形態のパッケージを具現するために、半導体チップにはバンプが具備され、テープ(またはフィルム)には連結リードが予備的に先に具備される。バンプとリード間の接合によって半導体チップとテープとが接合されてこのようなTAB、TCPまたはCOF形態のパッケージが具現される。
現在、連結リードは主に銅リードの表面に錫(Sn)がメッキされた状態で主に使われている。そして、半導体チップなどに具現されるバンプは主に金で具現されている。ところが、このような場合、連結リードにメッキされた錫層は、連結リードとバンプとが連結される部分、すなわち、内側リードボンディング(Inner Lead Bonding:ILB)部分ではバンプと連結リード間の接合に有益に作用する。
それにも拘わらず、このような錫層はパッケージで外部に露出され、他の素子のソケットなどに接触されるか挟まれる外側リードボンディング(Outer Lead Bonding:OLB)部分では様々な問題を引き起こす原因として作用できる。また、接触不良及び錫拡散などによる様々な問題を引き起こすことがある。
例えば、錫はウィスカー現象が誘発されやすいが、このようなウィスカー現象によってリード間の所望しない短絡が発生する場合もある。すなわち、このようなTAB、TCPまたはCOF形態のパッケージが具現された後、露出されるOLBは一般的に異方性導電フィルム(Anisotropic Conductive Film:ACF)ボンディングで外部と電気的に連結される。この時、前記したようにウィスカー現象などによって短絡が発生すれば、結局、素子の動作不良が発生する。また、OLBの後面にスティフィナが重なってスロットなどに挟まれてOLBが外部と電気的に連結されうるが、この場合、錫は非常にソフトであってこのようなスロットに差し込まれるのに非常に不利である。
さらに、錫でメッキされた連結リードはILB部分でも様々な問題が発生しうるが、例えば、錫の拡散によるリードネックブロークン(リードネックの損傷)などが発生しうる。
したがって、連結リードとバンプとの接触での熱的信頼性または外観信頼性、連結リードと他の素子などとの連結での熱的信頼性などを向上させるために、連結リード及びバンプそれぞれを共に金を利用して構成する必要がだんだんと要求されている。特に、パッケージで外部に露出されて他の素子のソケットなどに接触されるか差し込まれるOLB部分は少なくとも外部に露出される表面が金で具現されることが切実に要求されている。
このために、このようなリードの表面を金でメッキして金バンプと連結しようとする試みが様々な方法で行われている。例えば、特許文献1では金−金ボンディングを熱的圧着ボンディングによって具現しようとする試みが提示されている。
それにも拘わらず、このような熱的圧着ボンディングはその接合強度が錫を介在するボンディングに比べて相対的に弱い場合がある。また、熱的圧着ボンディングはリードがバンパーに入り込まねばならないので、バンパーの高さが均一でない殆どの製品ではリードがバンプと接合できないリードオープン不良が多発する場合がある。
したがって、連結リードの露出される表面が少なくとも金で構成され、連結リードと金バンパー間の接合がさらに安定的に形成されうる新しいリードとバンパー間の接合の形成方法が切実に要求される。
米国特許第6,518,649号(Tape carrier type semiconductor device with gold/gold bonding of lead s to bumps,2003年2月11日登録,Tomohiko Iwane,Tenriら)
本発明が解決しようとする技術的課題は、外側リードボンディング部分には少なくとも金メッキされた連結リードが構成され、また、金メッキされた連結リードと金バンプ間に安定したボンディングを有しうるIC素子のパッケージを提供するところにある。
前記の技術的課題を達成するための本発明の一観点は、金層がメッキされた連結リードと、前記金層に比べて融点の低い低融点金属層が表面にメッキされたバンプ、及び前記低融点金属層と前記金層の共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部を含んで構成されるチップパッケージを提供する。
または、テープキャリア上において外側リードボンディング部で内側リードボンディング部に配線として延び、全体露出される表面に金層がメッキされた連結リードと、前記内側リードボンディング部の前記リード表面に対向する上側表面に前記金層に比べて融点の低い低融点金属層がメッキされたバンプを有するチップ、及び前記低融点金属層と前記金層との共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部を含んで構成されるチップパッケージを提供する。
または、表面が金層でメッキされた連結リードを有するテープキャリアを形成する段階と、チップ上に製作されたバンプの上側表面に前記金層に比べて融点の低い低融点金属層をメッキする段階、及び前記低融点金属層と前記金層との共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部を形成する段階と、を含んで構成されるチップパッケージ製造方法を提供する。
ここで、前記連結リードは銅層で形成されうる。前記低融点金属層は錫層でありうる。前記バンプは金層でありうる。
前記チップと前記テープキャリア間には前記ボンディング部を密封する絶縁物が満たされうる。
本発明によれば、外側リードボンディング部には少なくとも金メッキされた連結リードが構成され、さらに、金メッキされた連結リードと金バンプ間に安定したボンディングを有しうるチップ素子のパッケージを提供することができる。
本発明によれば、リードに金層をメッキすることによって、OLB部位での接触不良または錫拡散、錫のウィスカー発生などによる問題を効果的に解決できる。また、リードに金層を導入することによって、ILB部位での錫拡散によるリードネックブロークン現象を効果的に防止できる。さらに、金メッキされたリードを導入することによって熱的信頼性がさらに向上させうる。また、パッケージで外部に露出されるOLB部分の外観を綺麗に維持でき、OLBの後面にスティフィナが重なってスロットなどに挟まれる時より信頼性ある接触が具現できる。
一方、リードの表面に金層をメッキするにもかかわらず、バンプの上側表面に共融点合金形成のための錫層をメッキすることによって、金メッキされたリードとバンプ間の接合を錫−金の共融点合金で具現できる。これによって、リードとバンプ間の接合強度を強化する効果が具現できる。
以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、本発明の実施例は様々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。
本発明の実施例では、テープまたはテープキャリアの材料に金連結リードまたは金が表面にメッキされた連結リードを導入し、IC素子または半導体素子において上側表面に錫層がメッキされた金バンプを導入し、錫層がメッキされた金バンプと連結リードとを共融点合金の形成によってボンディングさせたパッケージ構造を提示する。
共融点合金は金と錫との共融点合金でありうるが、このような共融点合金によるボンディングによって連結リードと金バンプとはさらに安定的、かつ高強度で接合連結されうる。本発明の実施例によるボンディング構造ではOLB部分での連結リード部分はその表面が金でメッキされた状態に維持されうる。したがって、OLB部分での錫ウィスカー現象などが防止でき、リードの熱的安定性または信頼性の向上が具現でき、リードの外観信頼性の向上が具現できる。
図1は、本発明の実施例によるパッケージを説明するために概略的に示した平面図である。図2は、本発明の実施例によるパッケージを説明するために概略的に示した断面図である。図3ないし図8は、本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。
図1及び図2を参照すれば、本発明の実施例によるパッケージは半導体チップまたはICチップ100がテープ(またはテープキャリア、400)に実装されたパッケージを提供する。ICチップ100には多数のバンプ110が具備され、テープ400には多数の平行な連結リード200が具備される。連結リード200の内側リード201はILB部310でバンプ110と共融点合金との形成によって接合連結される。
リード200の引出し部を構成する外側リード202、203はOLB部320、330から露出され、他の装置に電気的に連結される。図1に例として提示されたパッケージはLCDに適用されるLDIパッケージやプラズマ表示パネル(Plasma Display Pannel:PDP)に適用されるPDI(PDP Driver IC)パッケージのような表示素子に適用されるDDI(Display Driver IC)パッケージである場合があるが、LDIパッケージである場合、外側リード202はACFなどを通じて液晶パネルの電極に接続され、外側リード203は電源や画像データ信号が伝送される印刷回路基板の電極に接続されうる。
テープ400はポリイミドなどのような有機材料よりなりうる。このようなテープ400上には連結リード200が形成される。このような連結リード200は後述するが、金または表面に金メッキされた銅配線パターンで形成される。ウェーハからダイシングなどによって切り出された半導体チップ(またはICチップ:100)にはバンプ110を具備した状態になる。このようなバンプ110の表面には錫層などがメッキされる。錫は相対的に融点の低い金属であるので、このような低融点金属、例えば、鉛などがバンプ110の表面にメッキされる場合もある。
以後、後述するが、このようなバンプ110と内側リード201とは共融点合金の形成によって相互間に接合連結される。このように接合連結された後、このような連結部位はアンダーフィル樹脂または非伝導ペースト(Non Conductive Paste:NCP)などのような絶縁物430によって密封される。そして、内側リード201と外側リード202、203間のリード200上にはソルダーレジスト410被覆によって保護されているので、結局、図2に提示されたようにパッケージの外側リード202、203のみが外部に露出される。
このようなパッケージを構成するためにはまず、連結リード200とバンプ110との準備が優先されねばならない。
図3を参照すれば、半導体チップ100の電極120に整列されるようにバンプ110を形成するために金層111をメッキで形成する。この時、バンプ110で金層111をパターニングするために導入される膜質130によって金層111の形状が具現される。
図4を参照すれば、金層111上に錫層115を選択的にメッキする。この時、錫層115は以後のリード200との共融点合金形成による接合に十分な錫が提供できる厚さ、例えば、0.1〜10μm程度に形成される。このようにメッキされる錫層115は金層111と合金層を形成する。それにも拘わらず、錫層115の上側表面には純粋な錫層が一部厚さに残存するようにせねばならない。このように残存する純粋錫層はリード200の金層と共融点合金とを形成する反応に加わる。
一方、このような錫層115はリード200にメッキされる金層と共融点合金形成のために導入されるので、金層と共融点合金が形成できる金属、例えば、鉛のような低融点金属に代替される場合もある。
図5を参照すれば、パターニングするために導入される膜質130を除去して上側表面に錫層115がメッキされた金層111を含んで構成されるバンプ110を形成する。このようなバンプ110は半導体チップ110の電極に電気的に連結された状態である。
一方、連結リード200は少なくともリード200の表面が金層であるように形成する。
図6を参照すれば、テープ400上にリード200を銅層210などのような金属パターンで形成する。以後に、銅層210表面に金層230をメッキする。これによって、リード200を構成する銅層210は外部に露出されず金層230で隠す。したがって、外側リード202、203及び内側リード201の表面は全て金層230でメッキされた状態になる。
このように、連結リード200を金層230でメッキされた状態に、そして、これに対応するバンプ110を上側表面に錫層115がメッキされた金層111で構成した状態で、連結リード200とバンプ100とを共融点合金形成によって接合連結する。
図7を参照すれば、リード200とバンプ110とを相互接触させるか接触する程に近接させた後、共融点合金を形成するように誘導する。例えば、約500℃程度の温度で約2秒程度接合工程を行う。この時、バンプ110には20ないし30gf程度の圧力が印加される場合もある。しかし、このような例示された条件はリード200とバンプ110間に共融点合金形成による接合が行われれば、変形できる。
図8を参照すれば、リード200とバンプ110間には共融点形成条件によって、錫−金間の共融点合金250が形成される。このような共融点合金250はAuSn形態である場合があり、また、Auがリッチな状態でありうる。このようなAuリッチSn−Au合金はダクタイルな特性を表す(延性(展性)を示す)ことが知られている。
このような共融点合金250による接合は相対的に非常に強い強度を表す。したがって、リード200とバンプ100間の接合連結に対する安定性が非常に高いレベルで具現できる。
このようにリード200を金層230でメッキした状態でも、金層111上に錫層115がメッキされたバンプ110を導入して共融点合金形成による接合が具現できる。これによって、リード200の熱的信頼性及び安定性を高く具現すると同時に、リード200とバンプ110間の接合連結の安定性及び信頼性が高く具現できる。したがって、製品ユーザーのリードへの金メッキに対する要求に効果的に相応できる。
以上、本発明を具体的な実施例を通じて詳細に説明したが、本発明はこれに限定されず、本発明の技術的思想内で当業者によってその変形や改良が可能であることが明白である。
本発明の金メッキされたリードと金バンプ間のボンディングを有するパッケージ及びその製造方法は例えば、半導体素子のチップに利用できる。
本発明の実施例によるパッケージを説明するために概略的に示した平面図である。 本発明の実施例によるパッケージを説明するために概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。 本発明の実施例によるパッケージを説明するために工程順序によって概略的に示した断面図である。
符号の説明
100 半導体チップ
110 バンプ
111 金層
115 メッキされた錫層
120 電極
200 連結リード
201 内側リード
203 外側リード
250 金−錫共融点合金
400 テープ

Claims (10)

  1. 金層がメッキされた連結リードと、
    前記金層に比べて融点の低い低融点金属層が表面にメッキされたバンプと、
    前記低融点金属層と前記金層との共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部と、を含むことを特徴とするチップパッケージ。
  2. 前記低融点金属層は錫層であることを特徴とする請求項1に記載のチップパッケージ。
  3. 前記バンプは金層であることを特徴とする請求項1に記載のチップパッケージ。
  4. テープキャリア上で外側リードボンディング部で内側リードボンディング部に配線として延び、全体露出される表面に金層がメッキされた連結リードと、
    前記内側リードボンディング部の前記リード表面に対向する上側表面に前記金層に比べて融点の低い低融点金属層がメッキされたバンプを有するチップと、
    前記低融点金属層と前記金層との共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部と、を含むことを特徴とするチップパッケージ。
  5. 前記低融点金属層は錫層であることを特徴とする請求項4に記載のチップパッケージ。
  6. 前記バンプは金層を含むことを特徴とする請求項4に記載のチップパッケージ。
  7. 前記チップと前記テープキャリア間には前記ボンディング部を密封する絶縁物が満たされることを特徴とする請求項4に記載のチップパッケージ。
  8. 表面が金層でメッキされた連結リードを有するテープキャリアを形成する段階と、
    チップ上に製作されたバンプの上側表面に前記金層に比べて融点の低い低融点金属層をメッキする段階と、
    前記低融点金属層と前記金層との共融点合金形成によって前記リードと前記バンプとを電気的に接合連結するボンディング部を形成する段階と、を含むことを特徴とするチップパッケージ製造方法。
  9. 前記低融点金属層は錫層を含んで形成されることを特徴とする請求項8に記載のチップパッケージ製造方法。
  10. 前記バンプは金層を含んで形成されることを特徴とする請求項8に記載のチップパッケージ製造方法。


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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010089882A1 (ja) 2009-02-06 2010-08-12 Dewaki Kenji 銀含有合金メッキ浴、およびこれを用いた電解メッキ方法
JP2014192298A (ja) * 2013-03-27 2014-10-06 Seiko Epson Corp 半導体装置
US9080247B2 (en) 2009-07-31 2015-07-14 Shinji Dewaki Tin-containing alloy plating bath, electroplating method using same, and substrate with the electroplating deposited thereon

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294560A (ja) * 2006-04-24 2007-11-08 Nec Electronics Corp 半導体装置およびその製造方法
US7939939B1 (en) * 2007-06-11 2011-05-10 Texas Instruments Incorporated Stable gold bump solder connections
KR101057699B1 (ko) * 2008-05-15 2011-08-19 매그나칩 반도체 유한회사 원-타임 프로그래머블 기능을 갖는 메모리 장치, 이를구비한 표시패널 구동 칩 및 표시장치
CH701507A1 (fr) * 2009-07-31 2011-01-31 Roth & Genta Haute Horlogerie Procédé d'assemblage de pièces en alliage d'or.
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
CN102764922B (zh) * 2012-07-13 2015-05-06 中国电子科技集团公司第十一研究所 一种大面积焊接方法
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
WO2015046326A1 (ja) * 2013-09-26 2015-04-02 デクセリアルズ株式会社 発光装置、異方性導電接着剤、発光装置製造方法
CN103551690B (zh) * 2013-11-01 2016-05-25 安徽华东光电技术研究所 一种限幅器的制作方法
CN103722303A (zh) * 2013-12-23 2014-04-16 苏州宏泉高压电容器有限公司 一种锆金银焊接材料及其制备方法
KR102233334B1 (ko) 2014-04-28 2021-03-29 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
KR102377522B1 (ko) * 2015-04-16 2022-03-22 삼성디스플레이 주식회사 가요성 표시 장치
KR102534735B1 (ko) 2016-09-29 2023-05-19 삼성전자 주식회사 필름형 반도체 패키지 및 그 제조 방법
TWI685074B (zh) * 2016-10-25 2020-02-11 矽創電子股份有限公司 晶片封裝結構及相關引腳接合方法
TWI720728B (zh) * 2019-12-12 2021-03-01 南茂科技股份有限公司 薄膜覆晶封裝結構和其製作方法
CN117238781B (zh) * 2023-11-16 2024-02-23 江苏芯德半导体科技有限公司 一种晶圆级超薄四边无引脚芯片封装方法及芯片封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121670A (en) * 1978-03-15 1979-09-20 Hitachi Ltd Semiconductor device and its manufacture
JPS6329530A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5061985A (en) * 1988-06-13 1991-10-29 Hitachi, Ltd. Semiconductor integrated circuit device and process for producing the same
JP3859403B2 (ja) * 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54121670A (en) * 1978-03-15 1979-09-20 Hitachi Ltd Semiconductor device and its manufacture
JPS6329530A (ja) * 1986-07-23 1988-02-08 Hitachi Ltd 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010089882A1 (ja) 2009-02-06 2010-08-12 Dewaki Kenji 銀含有合金メッキ浴、およびこれを用いた電解メッキ方法
US9574281B2 (en) 2009-02-06 2017-02-21 M-Tech Japan Co., Ltd. Silver-containing alloy plating bath and method for electrolytic plating using same
US9080247B2 (en) 2009-07-31 2015-07-14 Shinji Dewaki Tin-containing alloy plating bath, electroplating method using same, and substrate with the electroplating deposited thereon
JP2014192298A (ja) * 2013-03-27 2014-10-06 Seiko Epson Corp 半導体装置

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